JP2015230932A - Silicon carbide semiconductor device and silicon carbide semiconductor device manufacturing method - Google Patents
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Abstract
Description
本発明は炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関し、特に、電力用半導体装置として用いられるトレンチゲート型炭化珪素半導体装置およびその製造方法に関するものである。 The present invention relates to a silicon carbide semiconductor device and a method for manufacturing a silicon carbide semiconductor device, and more particularly to a trench gate type silicon carbide semiconductor device used as a power semiconductor device and a method for manufacturing the same.
パワーエレクトロニクス機器においては、電気モータなどの負荷を駆動するための電力供給の実行と停止とを切り替える必要がある。そのために、シリコンを用いたｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）、または、ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）などのスイッチング素子が使用される。特に、近年では、次世代の高耐圧かつ低損失なスイッチングデバイスとして、炭化珪素（ＳｉＣ）を用いたＭＯＳＦＥＴが注目されている。 In power electronics equipment, it is necessary to switch between execution and stop of power supply for driving a load such as an electric motor. For this purpose, a switching element such as an insulated gate bipolar transistor (IGBT) using silicon or a metal-oxide-semiconductor field-effect transistor (MOSFET) is used. In particular, in recent years, MOSFETs using silicon carbide (SiC) have attracted attention as next-generation high-breakdown-voltage and low-loss switching devices.
電力用半導体装置としての使用が想定される場合には、縦型構造のＭＯＳＦＥＴ（縦型ＭＯＳＦＥＴ）が採用されることが多い。縦型ＭＯＳＦＥＴには、そのゲート構造によってプレーナ型、または、トレンチ型（トレンチゲート型）などがある（特許文献１および特許文献２参照）。
When use as a power semiconductor device is assumed, a MOSFET having a vertical structure (vertical MOSFET) is often employed. Vertical MOSFETs include a planar type or a trench type (trench gate type) depending on the gate structure (see
ＳｉＣを用いたトレンチゲート型ＭＯＳＦＥＴでは、その構造上、オフ時にトレンチ底面のゲート絶縁膜に高電界がかかり、トレンチ底面においてゲート絶縁膜破壊が起こる恐れがある。この問題に対し、例えば特許文献１では、トレンチ底面において不純物濃度の高い電界緩和領域（トレンチ底面電界緩和領域）を設けることで、トレンチ底面のゲート絶縁膜にかかる電界を緩和している。
In a trench gate type MOSFET using SiC, due to its structure, a high electric field is applied to the gate insulating film on the bottom surface of the trench at the time of off, and there is a possibility that the gate insulating film is broken on the bottom surface of the trench. To solve this problem, for example, in
しかし、同構造によれば、オフ状態において、セル領域の最外周に位置するトレンチ底面電界緩和領域に集中して高電界がかかり、想定よりも低いドレイン電圧でアバランシェ破壊が発生してしまう。 However, according to the structure, in the off state, a high electric field is applied to the trench bottom surface electric field relaxation region located at the outermost periphery of the cell region, and avalanche breakdown occurs at a drain voltage lower than expected.
この問題に対し、例えば、セル領域を囲む終端領域において形成される電界緩和領域（終端電界緩和領域）を、トレンチと同じ程度の深さまでドリフト領域をエッチングしてから形成することによって、セル領域の最外周に位置するトレンチ底面電界緩和領域における電界集中を和らげ、耐圧性能を向上させることが可能である。 To solve this problem, for example, by forming the electric field relaxation region (termination electric field relaxation region) formed in the terminal region surrounding the cell region after etching the drift region to the same depth as the trench, It is possible to alleviate the electric field concentration in the trench bottom surface electric field relaxation region located at the outermost periphery and improve the withstand voltage performance.
一方で、ＳｉＣを用いたトレンチゲート型ＭＯＳＦＥＴでは、トレンチのソース領域の表面における角部では、ゲート電極とソース電極との間に位置するゲート絶縁膜にかかる電界にも注意する必要がある。特許文献２に記載されるように、ゲート電極とソース電極との間に電圧が印加された状態では、トレンチのソース領域の表面における角部のゲート絶縁膜に電界が集中し、その信頼性が低下する恐れがある。
On the other hand, in the trench gate type MOSFET using SiC, it is necessary to pay attention to the electric field applied to the gate insulating film located between the gate electrode and the source electrode at the corner portion of the surface of the source region of the trench. As described in
特許文献２では、この問題に対し、トレンチのソース領域の表面における角部を、断面が丸みを帯びたラウンド形状とすることによって、トレンチのソース領域の表面における角部の電界集中を緩和している。
In
しかし、トレンチのソース領域の表面における角部をラウンド形状とする場合、ソースコンタクトとゲート電極との間の短絡を防ぐためには、ラウンド形状とした分だけセルピッチを増加させる必要があり、トレンチゲート型ＭＯＳＦＥＴの利点である、セル高密度化を阻害する。 However, when the corner of the surface of the source region of the trench is rounded, it is necessary to increase the cell pitch by the rounded shape in order to prevent a short circuit between the source contact and the gate electrode. Density of cell density, which is an advantage of MOSFET, is hindered.
本発明は、上記のような問題を解決するためになされたものであり、セルピッチの増大を生じさせずに、高い耐圧を確保することができる技術を提供することを目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a technique capable of ensuring a high breakdown voltage without causing an increase in cell pitch.
本発明の一態様に関する炭化珪素半導体装置は、炭化珪素半導体基板の表面に形成される第１導電型のドリフト領域と、前記ドリフト領域の表層に形成される第２導電型のウェル領域と、前記ウェル領域の表層に部分的に形成される、第１導電型の複数のソース領域と、複数の前記ソース領域の表面から前記ウェル領域を貫通し、前記ドリフト領域の内部まで達するトレンチと、平面視において、複数の前記ソース領域を囲んで形成される、複数の前記ソース領域の表面から前記ウェル領域を貫通し前記ドリフト領域の内部まで達する外部トレンチと、前記トレンチの内部および前記トレンチの周辺と、前記外部トレンチの内部および前記外部トレンチの周辺とをそれぞれ覆って形成されるゲート絶縁膜と、前記トレンチの内部において、前記ゲート絶縁膜を介して形成されるゲート電極と、前記外部トレンチの内部および前記外部トレンチの周辺において、前記ゲート絶縁膜を介して形成されるゲート配線引き出し接続部と、各前記ソース領域に接触して形成されるソース電極と、前記炭化珪素半導体基板の前記表面の反対側の面である裏面に形成されるドレイン電極とを備え、前記ゲート電極の上面は、複数の前記ソース領域の表面よりも深く位置し、前記ゲート電極と前記ゲート配線引き出し接続部とは、電気的に接続され、前記ゲート絶縁膜は、前記外部トレンチの内部および前記外部トレンチの周辺を覆って形成される厚さが、前記トレンチの内部および前記トレンチの周辺を覆って形成される厚さよりも厚い。 A silicon carbide semiconductor device according to an aspect of the present invention includes a first conductivity type drift region formed on a surface of a silicon carbide semiconductor substrate, a second conductivity type well region formed on a surface layer of the drift region, A plurality of source regions of a first conductivity type partially formed on the surface layer of the well region, a trench that penetrates the well region from the surface of the plurality of source regions and reaches the inside of the drift region, and a plan view An outer trench extending from the surface of the plurality of source regions through the well region to reach the inside of the drift region, and the inside of the trench and the periphery of the trench. A gate insulating film formed to cover the inside of the external trench and the periphery of the external trench, and the inside of the trench; A gate electrode formed through a gate insulating film, a gate wiring lead-out connection portion formed through the gate insulating film in and around the outer trench, and in contact with each source region And a drain electrode formed on a back surface opposite to the surface of the silicon carbide semiconductor substrate, the upper surface of the gate electrode being more than the surfaces of the plurality of source regions Deeply located, the gate electrode and the gate wiring lead-out connection portion are electrically connected, and the gate insulating film has a thickness formed to cover the inside of the external trench and the periphery of the external trench, It is thicker than the thickness formed to cover the inside of the trench and the periphery of the trench.
本発明の一態様に関する炭化珪素半導体装置の製造方法は、炭化珪素半導体基板の表面に第１導電型のドリフト領域を形成し、前記ドリフト領域の表層に第２導電型のウェル領域を形成し、前記ウェル領域の表層に、第１導電型の複数のソース領域を部分的に形成し、複数の前記ソース領域の表面から前記ウェル領域を貫通し前記ドリフト領域の内部まで達するトレンチを形成し、平面視において、複数の前記ソース領域を囲み、かつ、複数の前記ソース領域の表面から前記ウェル領域を貫通し前記ドリフト領域の内部まで達する外部トレンチを形成し、前記トレンチの内部および前記トレンチの周辺と、前記外部トレンチの内部および前記外部トレンチの周辺とをそれぞれ覆うゲート絶縁膜を形成し、前記トレンチの内部において、前記ゲート絶縁膜を介するゲート電極を形成し、前記外部トレンチの内部および前記外部トレンチの周辺において、前記ゲート絶縁膜を介するゲート配線引き出し接続部を形成し、各前記ソース領域に接触するソース電極を形成し、前記炭化珪素半導体基板の前記表面の反対側の面である裏面にドレイン電極を形成し、前記ゲート電極の上面は、複数の前記ソース領域の表面よりも深く位置し、前記ゲート電極と前記ゲート配線引き出し接続部とは、電気的に接続され、前記ゲート絶縁膜は、前記外部トレンチの内部および前記外部トレンチの周辺を覆って形成される厚さが、前記トレンチの内部および前記トレンチの周辺を覆って形成される厚さよりも厚い。 A method for manufacturing a silicon carbide semiconductor device according to an aspect of the present invention includes: forming a first conductivity type drift region on a surface of a silicon carbide semiconductor substrate; forming a second conductivity type well region on a surface layer of the drift region; A plurality of first conductivity type source regions are partially formed on a surface layer of the well region, and trenches extending from the surface of the plurality of source regions to the inside of the drift region through the well region are formed. In view, an external trench is formed that surrounds the plurality of source regions and extends from the surface of the plurality of source regions to the inside of the drift region through the well region, and the inside of the trench and the periphery of the trench. Forming a gate insulating film covering each of the inside of the external trench and the periphery of the external trench. Forming a gate electrode through the gate insulating film, forming a gate wiring lead-out connection portion through the gate insulating film inside and around the outer trench, and forming a source electrode in contact with each source region And forming a drain electrode on a back surface opposite to the surface of the silicon carbide semiconductor substrate, wherein the top surface of the gate electrode is located deeper than the surfaces of the plurality of source regions, and the gate electrode and the A gate wiring lead-out connection portion is electrically connected, and the gate insulating film is formed to cover the inside of the external trench and the periphery of the external trench, and has a thickness within the trench and the periphery of the trench It is thicker than the thickness formed over the
本発明の上記態様によれば、外部トレンチのソース領域の表面における角部の絶縁膜の厚さが厚く形成されるため、高い耐圧を確保することができる。また、セル領域のゲート電極の上面が複数のソース領域の表面よりも深く位置していることで、セルピッチの増大を生じさせずに、高い耐圧を確保することができる。 According to the above aspect of the present invention, since the corner insulating film on the surface of the source region of the external trench has a large thickness, a high breakdown voltage can be ensured. Further, since the upper surface of the gate electrode in the cell region is located deeper than the surfaces of the plurality of source regions, a high breakdown voltage can be ensured without causing an increase in the cell pitch.
本発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。 The objects, features, aspects and advantages of the present invention will become more apparent from the following detailed description and the accompanying drawings.
以下、添付の図面を参照しながら実施形態について説明する。なお、図面は模式的に示されたものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されたものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。 Hereinafter, embodiments will be described with reference to the accompanying drawings. Note that the drawings are schematically shown, and the mutual relationship between the sizes and positions of the images shown in the different drawings is not necessarily described accurately, and can be appropriately changed. Moreover, in the following description, the same code | symbol is attached | subjected and shown in the same component, and those names and functions are also the same. Therefore, the detailed description about them may be omitted.
また、以下の説明では、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。 In the following description, terms that mean a specific position and direction such as “top”, “bottom”, “side”, “bottom”, “front” or “back” may be used. Is used for convenience in order to facilitate understanding of the contents of the embodiment, and is not related to the direction in which it is actually implemented.
＜第１実施形態＞
＜構成＞
まず、本実施形態に関する炭化珪素半導体装置の構成を説明する。以下では、第１導電型をｎ型、第２導電型をｐ型として説明するが、逆の導電型であってもよい。
<First Embodiment>
<Configuration>
First, the structure of the silicon carbide semiconductor device regarding this embodiment is demonstrated. In the following description, the first conductivity type is n-type and the second conductivity type is p-type, but the opposite conductivity type may be used.
図１は、本実施形態に関する炭化珪素半導体装置の構造を模式的に示す断面図である。また、図２は、図１に示された炭化珪素半導体装置の構造を模式的に示す平面俯瞰図である。図１は、図２のＡ−Ａ’破線部の断面図である。図１および図２においては、炭化珪素半導体装置として縦型のトレンチゲート型ＭＯＳＦＥＴが示されている。なお、図２においては、下敷き絶縁膜１６の配置をより容易に理解する観点から、一部の構成が省略されている。
FIG. 1 is a cross-sectional view schematically showing the structure of the silicon carbide semiconductor device according to this embodiment. FIG. 2 is a plan overhead view schematically showing the structure of the silicon carbide semiconductor device shown in FIG. 1 is a cross-sectional view taken along a broken line A-A ′ of FIG. 2. 1 and 2 show a vertical trench gate type MOSFET as a silicon carbide semiconductor device. In FIG. 2, a part of the configuration is omitted from the viewpoint of easier understanding of the arrangement of the underlying
図１に示されるように、４Ｈのポリタイプを有する炭化珪素半導体基板１の表面２に、炭化珪素で構成されるｎ型のドリフト領域３が形成される。ドリフト領域３の表層には、炭化珪素で構成されるｐ型のウェル領域４が形成される。ウェル領域４の表層には、選択的（部分的）に、ｎ型のソース領域５およびｐ型のウェルコンタクト領域１７が形成される。ウェルコンタクト領域１７は、平面視においてソース領域５に囲まれる。
As shown in FIG. 1, n-
ソース領域５の表面からウェル領域４を貫通し、さらにドリフト領域３の内部に達して、トレンチ６が形成される。トレンチ６の内部には、ゲート絶縁膜７を介してゲート電極８が形成される。ゲート電極８は、トレンチ６に埋め込まれる。すなわち、ゲート電極８の上面は、ソース領域５の表面よりも深い位置にある。
A
平面視において複数のソース領域５を囲んで、外部トレンチ６ａが形成される。外部トレンチ６ａは、複数のソース領域５の表面からウェル領域４を貫通し、ドリフト領域３の内部まで達する。ゲート絶縁膜７は、トレンチ６の内部およびトレンチ６の周辺と、外部トレンチ６ａの内部および外部トレンチ６ａの周辺とをそれぞれ覆って形成される。また、外部トレンチ６ａの内部および外部トレンチ６ａの周辺を覆う部分には、下敷き絶縁膜１６が、ゲート絶縁膜７と外部トレンチ６ａとの間において配置される。よって、ゲート絶縁膜７と下敷き絶縁膜１６とを合わせた絶縁膜は、外部トレンチ６ａの内部および外部トレンチ６ａの周辺を覆って形成される厚さが、トレンチ６の内部およびトレンチ６の周辺を覆って形成される厚さよりも厚い。
An
また、ゲート絶縁膜７およびゲート電極８を覆って層間絶縁膜９が形成され、層間絶縁膜９の一部を除去した位置に、ソースコンタクト１８を介してソース領域５とウェルコンタクト領域１７とに接触する、ソース電極１０が形成される。さらに、炭化珪素半導体基板１の表面２の反対側の面に接触してドレイン電極１１が形成される。
Further, an
セル領域においては、トレンチ６の底面の下方側であり、かつ、ゲート絶縁膜７に接触する部分に、ｐ型のトレンチ底面電界緩和領域１３が形成される。また、終端領域においては、トレンチ６と同じ程度の深さまでエッチングされた外部トレンチ６ａの底面の下方側に、ｐ型のトレンチ底面電界緩和領域１３およびｐ型の終端電界緩和領域１２が形成される。
In the cell region, a p-type trench bottom surface electric
ゲート電極８は、ゲート配線引き出し接続部１４を介してセル領域から終端領域へ配線接続され、さらに、ゲートコンタクト１５を介してゲートパッドへと接続される。
The
ゲート配線引き出し接続部１４は、外部トレンチ６ａの内部および外部トレンチ６ａの周辺において、ゲート絶縁膜７および下敷き絶縁膜１６を介して形成される。また、ゲート電極８とゲート配線引き出し接続部１４とは、電気的に接続される。
The gate wiring lead-
なお、外部トレンチ６ａのソース領域５の表面における角部の電界集中を抑制するという観点からは、当該箇所における絶縁膜を厚く形成することが必要であり、当該目的を達成する構成として、ゲート絶縁膜７上に下敷き絶縁膜１６が形成される場合も当然想定できる。
Note that, from the viewpoint of suppressing the electric field concentration at the corners on the surface of the
図３は、図２のＢ−Ｂ’破線部の断面図である。図３においては、トレンチ６の内部におけるゲート電極８、外部トレンチ６ａの周辺における下敷き絶縁膜１６およびゲート配線引き出し接続部１４の配置関係が示されている。
FIG. 3 is a cross-sectional view taken along the broken line B-B ′ of FIG. 2. FIG. 3 shows the positional relationship between the
図３に示されるように、ゲート電極８と連続するゲート配線引き出し接続部１４に覆われる外部トレンチ６ａの内部および外部トレンチ６ａの周辺では、ゲート絶縁膜７に加えて下敷き絶縁膜１６が形成される。
As shown in FIG. 3, an underlying insulating
図４は、図２のＣ−Ｃ’破線部の断面図である。図４においては、トレンチ６の内部におけるゲート電極８、外部トレンチ６ａの周辺における下敷き絶縁膜１６およびゲート絶縁膜７の配置関係が示されている。トレンチ６は、ゲート配線引き出し接続部１４に覆われていない。また、トレンチ６の底面には、下敷き絶縁膜１６が形成されている。
FIG. 4 is a cross-sectional view taken along a broken line C-C ′ in FIG. 2. FIG. 4 shows the positional relationship between the
図４に示されるように、この部分では、ゲート電極８はトレンチ６内部にのみ埋め込まれており、トレンチ６の周辺（ソース領域５の表面）には存在しない。
As shown in FIG. 4, in this portion, the
図５は、図２のＤ−Ｄ’破線部の断面図である。図５においては、外部トレンチ６ａの内部におけるゲート配線引き出し接続部１４、外部トレンチ６ａの周辺における下敷き絶縁膜１６およびゲート絶縁膜７の配置関係が示されている。外部トレンチ６ａは、ゲート配線引き出し接続部１４に覆われている。また、外部トレンチ６ａの底部には、下敷き絶縁膜１６が形成されている。
FIG. 5 is a cross-sectional view taken along the broken line D-D ′ of FIG. 2. FIG. 5 shows the positional relationship between the gate wiring lead-
図５に示されるように、この部分では、外部トレンチ６ａの内部および外部トレンチ６ａの周辺は、ゲート配線引き出し接続部１４に覆われている。
As shown in FIG. 5, in this portion, the inside of the
＜作用＞
次に、本実施形態に関する炭化珪素半導体装置としてのトレンチゲート型ＭＯＳＦＥＴの作用について説明する。
<Action>
Next, the operation of the trench gate type MOSFET as the silicon carbide semiconductor device according to the present embodiment will be described.
まず、終端領域のトレンチ６と同じ程度の深さまでエッチングされた部分（外部トレンチ６ａ）に形成された、終端電界緩和領域１２の作用について述べる。
First, the action of the termination electric
終端電界緩和領域１２がトレンチ６と同じ程度の深さまでエッチングされていない部分に形成される場合、オフ状態において、セル領域の最外周に位置するトレンチ底面電界緩和領域１３において局所的な電界集中が生じる。そして、想定よりも低いドレイン電圧でアバランシェ破壊が生じてしまう恐れがある。
When the termination electric
終端電界緩和領域１２が終端領域のトレンチ６と同じ程度の深さまでエッチングされた部分（外部トレンチ６ａ）に形成される場合には、この局所的な電界集中は緩和され、十分なアバランシェ耐圧が確保される。
When the termination electric
一方で、セル領域内に配置されたゲート電極８は、ゲート配線を断線させずにゲートコンタクト１５からゲートパッドに引き出す必要がある。このとき、トレンチ６のソース領域５の表面における角部の、ゲート電極８とソース電極１０との間に位置するゲート絶縁膜７への電界集中を防ぐためには、セル領域内では、エッチバック法によってトレンチ６の内部にのみゲート電極８を埋め込むことが望ましい。このようにすることで、セルピッチを増大させずに、ゲート絶縁膜７への電界集中を防ぐことができる。
On the other hand, the
ここで、ゲート配線引き出し接続部１４におけるゲート配線の断線を確実に防ぐためには、外部トレンチ６ａの周辺に至るまでゲート配線引き出し接続部１４を形成し、ゲート電極８のためのエッチング時には、レジストなどによりゲート配線引き出し接続部１４を保護しておく必要がある。しかし、このように形成することで、上記のように、外部トレンチ６ａのソース領域５の表面における角部では、ゲート電極８とソース電極１０との間に位置するゲート絶縁膜７への電界集中が起こる恐れがある。本実施形態においては、当該部分では、下敷き絶縁膜１６を形成することによって、その電界集中を緩和している。
Here, in order to surely prevent disconnection of the gate wiring in the gate wiring lead-
下敷き絶縁膜１６の材料としては、例えばＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３またはＨｆＯ２などが挙げられるが、他の絶縁材料であってもよい。
Examples of the material of the underlying insulating
下敷き絶縁膜１６の膜厚の上限について述べる。ゲート配線が断線されないためには、外部トレンチ６ａ内を下敷き絶縁膜１６によって完全に埋め込まない程度の膜厚に、下敷き絶縁膜１６の膜厚を抑える必要がある。また、下敷き絶縁膜１６の膜厚の下限については、外部トレンチ６ａのソース領域５の表面における角部の電界集中を緩和できる０より大きい範囲であればいくらでもよい。
The upper limit of the thickness of the underlying insulating
＜製造方法＞
次に、本実施形態に関する炭化珪素半導体装置としてのトレンチゲート型ＭＯＳＦＥＴの製造方法について、図６から図１０を参照しつつ説明する。
<Manufacturing method>
Next, a method for manufacturing a trench gate type MOSFET as a silicon carbide semiconductor device according to the present embodiment will be described with reference to FIGS.
まず、４Ｈのポリタイプを有するｎ型の炭化珪素半導体基板１の表面２に、ｎ型で比較的高抵抗（ｎ−型）の炭化珪素のドリフト領域３をエピタキシャル成長させる。
First, an n-type and relatively high resistance (n-type) silicon
次に、図示しないアライメント用マークを反応性イオンエッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ、ＲＩＥ）法によって形成する。その後、このアライメント用マークを基準とし、ドリフト領域３の表層にｐ型のウェル領域４、低抵抗ｎ型（ｎ＋型）のソース領域５、さらには、ｐ型のウェルコンタクト領域１７をイオン注入によって形成する。このとき、ソース領域５は１×１０１９［ｃｍ−３］以上のドナー不純物濃度、ウェル領域４は１×１０１６［ｃｍ−３］以上１×１０１８［ｃｍ−３］以下程度のアクセプタ不純物濃度、ウェルコンタクト領域１７は１×１０２０［ｃｍ−３］以上のアクセプタ不純物濃度として形成すればよい。
Next, alignment marks (not shown) are formed by a reactive ion etching (RIE) method. Thereafter, using this alignment mark as a reference, a p-
次に、トレンチ６および外部トレンチ６ａ形成用のエッチングマスク２０を、レジストマスクを用いてパターニングする。その後、ウェル領域４よりも深く、ドリフト領域３まで達するトレンチ６および外部トレンチ６ａをＲＩＥ法によって形成すると、図６に示される構造となる。このとき、終端電界緩和領域１２を形成する部分も同時にエッチングされる。
Next, the
次に、図７に示されるように、エッチングマスク２０を残したまま、レジストマスク２１を終端領域において部分的に形成し、トレンチ底面電界緩和領域１３をイオン注入により形成する。その後、レジストマスク２１を除去し、再度、セル領域全体、および、終端領域のトレンチ底面電界緩和領域１３を形成した箇所を含む領域にレジストマスク２１ａをパターニングする。そして、図８に示されるような終端電界緩和領域１２を形成する。その後、レジストマスク２１ａを除去する。
Next, as shown in FIG. 7, with the
次に、１５００℃以上２２００℃以下の温度範囲で、０．５分以上６０分以下の範囲での活性化アニールを行う。 Next, activation annealing is performed in a temperature range of 1500 ° C. or more and 2200 ° C. or less in a range of 0.5 minutes or more and 60 minutes or less.
次に、下敷き絶縁膜１６をウェハ全面に形成する。このとき、下敷き絶縁膜１６の形成方法としては、例えば、熱酸化法または化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）法などが挙げられる。
Next, an underlying insulating
ここで、下敷き絶縁膜１６によって外部トレンチ６ａ内が埋め込まれてしまうと、ゲート電極８のエッチング時にゲート配線が断線されてしまう。そのため、形成する下敷き絶縁膜１６の膜厚については、例えば５［ｎｍ］以上３００［ｎｍ］以下程度が望ましい。
Here, if the inside of the
その後、図９に示されるように、終端領域からセル領域の一部に跨るレジストマスク２１ｂによって、外部絶縁層としての下敷き絶縁膜１６をパターンエッチングする。
Thereafter, as shown in FIG. 9, the underlying insulating
次に、熱酸化法または化学気相成長法などによって、トレンチ６の内部および周辺と、外部トレンチ６ａの内部および周辺とに全域絶縁層としてのゲート絶縁膜７を形成する。その後、不純物ドーピングが行われたポリシリコン材料からなる電極層８０を、化学気相成長法などにより形成する。このとき、トレンチ６の内部および外部トレンチ６ａの内部は電極層８０で十分に埋められている。
Next, a
その後、図１０に示されるように、終端領域の一部からセル領域の一部に跨るレジストマスク２１ｃをパターニングし、ポリシリコンをゲート絶縁膜７の表面までエッチバックする。このとき、セル領域の表面に形成されたポリシリコンはエッチングによって除去されるが、トレンチ６の内部に埋められたポリシリコンは残存する。こうして、ゲート電極８およびゲート配線引き出し接続部１４が形成される。
Thereafter, as shown in FIG. 10, the resist
次に、レジストマスク２１ｃを除去し、終端領域およびセル領域において層間絶縁膜９を形成した後、ソースコンタクト１８をドライエッチングなどにより形成し、ゲートコンタクト１５をドライエッチングまたはウェットエッチングなどにより形成する。
Next, after removing the resist
その後、少なくとも、ｐ型のウェルコンタクト領域１７の上部およびｎ型のソース領域５の上部に、ソース電極１０を形成する。また、ゲートコンタクト１５の上部には、ゲートパッドに繋がるゲート配線を形成する。
Thereafter, the
最後に、炭化珪素半導体基板１の裏面にドレイン電極１１を形成することで、図１に示されるセル構造を持つ炭化珪素半導体装置としてのトレンチゲート型ＭＯＳＦＥＴを作製できる。
Finally, by forming
なお、本実施形態では、炭化珪素半導体基板１の表面２を［１１−２０］軸方向へ傾斜するオフ角θを有する（０００１）面としたが、表面２を［１１−２０］軸方向へ傾斜するオフ角θを有する（０００−１）面とした場合においても、同様の構造を備えるトレンチゲート型ＭＯＳＦＥＴを作製することができる。そして、そのような構成によっても、本発明の効果が得られる。
In the present embodiment,
また、本実施形態においては、平面視において正方形などの矩形のセル構造のトレンチゲート型ＭＯＳＦＥＴを用いて説明を行ったが、セル構造はこれに限られるものではない。例えば、図１１および図１２に示されるようなストライプ形状であってもよいし、他にも多角形または波型などであってもよい。 In this embodiment, the trench gate type MOSFET having a rectangular cell structure such as a square in the plan view is described, but the cell structure is not limited to this. For example, a stripe shape as shown in FIGS. 11 and 12 may be used, and a polygon or a wave shape may be used.
図１１は、変形例に関する炭化珪素半導体装置の構造を模式的に示す断面図である。図１２は、図１１に示された炭化珪素半導体装置の構造を模式的に示す平面俯瞰図である。なお、図１２においては、下敷き絶縁膜１６の配置をより容易に理解する観点から、一部の構成が省略されている。
FIG. 11 is a cross sectional view schematically showing a structure of the silicon carbide semiconductor device according to the modification. 12 is a plan overhead view schematically showing the structure of the silicon carbide semiconductor device shown in FIG. In FIG. 12, a part of the configuration is omitted from the viewpoint of easier understanding of the arrangement of the underlying insulating
図１１に示された構造において、図１に示された構造と異なるのは、セル領域におけるセル構造がストライプ形状であることである。当該構造の差異に伴って、ウェルコンタクト領域１７ａ、ソースコンタクト１８ａおよび層間絶縁膜９ａの形状がそれぞれ異なっている。
The structure shown in FIG. 11 is different from the structure shown in FIG. 1 in that the cell structure in the cell region has a stripe shape. With the difference in structure, the shapes of the
なお、本実施形態においては、トレンチゲート型ＭＯＳＦＥＴについて説明してきたが、本発明は、ＭＯＳＦＥＴに限られるものではない。例えば、炭化珪素半導体基板１を除去し、代わりに、ドリフト領域３の裏面にｐ型の不純物を注入して裏面不純物領域を形成することによって、または、炭化珪素半導体基板１をｐ型にすることによって製造されたＩＧＢＴであっても、ＭＯＳＦＥＴの場合と同様の効果を奏する。
In this embodiment, the trench gate type MOSFET has been described. However, the present invention is not limited to the MOSFET. For example, silicon
なお、本実施形態においては、ｎ型の不純物としては窒素またはリンなど、ｐ型の不純物としてはアルミニウムまたはボロンなどがそれぞれ想定できる。 In this embodiment, nitrogen or phosphorus can be assumed as the n-type impurity, and aluminum or boron can be assumed as the p-type impurity.
図１においては、ゲート絶縁膜７と下敷き絶縁膜１６とが、外部トレンチ６ａの内部および外部トレンチ６ａの周辺において積層された構造が示されているが、図２３に示されるような構造であってもよい。
FIG. 1 shows a structure in which the
図２３は、変形例に関する炭化珪素半導体装置の構造を模式的に示す断面図である。 FIG. 23 is a cross sectional view schematically showing a structure of the silicon carbide semiconductor device according to the modification.
図２３に示された構造において、図１に示された構造と異なるのは、外部トレンチ６ａの内部および外部トレンチ６ａの周辺において形成されるゲート絶縁膜７ｄである。ゲート絶縁膜７ｄは、外部トレンチ６ａの内部および外部トレンチ６ａの周辺を覆って形成される厚さが、トレンチ６の内部およびトレンチ６の周辺を覆って形成される厚さよりも厚い。
The structure shown in FIG. 23 is different from the structure shown in FIG. 1 in a
図２３に示された構造を製造する場合の、ゲート絶縁膜７ｄを製造する工程は、トレンチ６の内部およびトレンチ６の周辺と、外部トレンチ６ａの内部および外部トレンチ６ａの周辺とをそれぞれ覆う絶縁層を形成し、その後、トレンチ６の内部およびトレンチ６の周辺に形成された絶縁層をエッチングする工程とすることができる。
In the case of manufacturing the structure shown in FIG. 23, the step of manufacturing the
＜効果＞
以下に、本実施形態による効果を例示する。
<Effect>
Below, the effect by this embodiment is illustrated.
本実施形態によれば、炭化珪素半導体装置が、第１導電型のドリフト領域３と、第２導電型のウェル領域４と、第１導電型の複数のソース領域５と、トレンチ６と、外部トレンチ６ａと、ゲート絶縁膜と、ゲート電極８と、ゲート配線引き出し接続部１４と、ソース電極１０と、ドレイン電極１１とを備える。
According to the present embodiment, the silicon carbide semiconductor device includes a first conductivity
ドリフト領域３は、炭化珪素半導体基板１の表面２に形成される。ウェル領域４は、ドリフト領域３の表層に形成される。複数のソース領域５は、ウェル領域４の表層に部分的に形成される。トレンチ６は、複数のソース領域５に挟まれて形成され、かつ、ドリフト領域３の表面からウェル領域４を貫通しドリフト領域３の内部まで達する。外部トレンチ６ａは、平面視において、複数のソース領域５を囲んで形成され、かつ、ドリフト領域３の表面からウェル領域４を貫通しドリフト領域３の内部まで達する。ゲート絶縁膜は、トレンチ６の内部およびトレンチ６の周辺と、外部トレンチ６ａの内部および外部トレンチ６ａの周辺とをそれぞれ覆って形成される。ゲート電極８は、トレンチ６の内部において、ゲート絶縁膜を介して形成される。ゲート配線引き出し接続部１４は、外部トレンチ６ａの内部および外部トレンチ６ａの周辺において、ゲート絶縁膜を介して形成される。ソース電極１０は、各ソース領域５に接触して形成される。ドレイン電極１１は、炭化珪素半導体基板１の表面２の反対側の面である裏面に形成される。
ここで、ゲート電極８の上面は、複数のソース領域５の表面よりも深く位置する。また、ゲート電極８とゲート配線引き出し接続部１４とは、電気的に接続される。また、ゲート絶縁膜は、外部トレンチ６ａの内部および外部トレンチ６ａの周辺を覆って形成される厚さが、トレンチ６の内部およびトレンチ６の周辺を覆って形成される厚さよりも厚い。
Here, the upper surface of the
なお、上記のゲート絶縁膜は、ゲート絶縁膜７ｄに対応するが、ゲート絶縁膜７と下敷き絶縁膜１６とを合わせた絶縁膜全体を上述のゲート絶縁膜に対応させることも可能である。
The gate insulating film corresponds to the
このような構成によれば、外部トレンチ６ａのソース領域５の表面における角部の絶縁膜の厚さが厚く形成されるため、高い耐圧を確保することができる。また、外部トレンチ６ａの周辺に至るまでゲート配線引き出し接続部１４を形成しているため、ゲート配線引き出し接続部１４におけるゲート配線の断線も防ぐことができる。
According to such a configuration, the insulating film at the corners on the surface of the
また、セル領域のゲート電極８の上面が複数のソース領域５の表面よりも深く位置していることで、トレンチ６のソース領域５の表面における角部をラウンド形状にした場合のデメリット（セルピッチの増大）を生じさせずに、高い耐圧を確保することができる。ゲート配線を断線させずに当該配線をゲートパッドに引き出すことができる。
Further, since the upper surface of the
なお、これらの構成以外の構成については適宜省略することができるが、本明細書に示された任意の構成を適宜追加した場合でも、上記の効果を生じさせることができる。 In addition, although structures other than these structures can be omitted as appropriate, the above-described effects can be produced even when any structure shown in this specification is appropriately added.
また、本実施形態によれば、炭化珪素半導体装置の製造方法において、炭化珪素半導体基板１の表面２に第１導電型のドリフト領域３を形成する。そして、ドリフト領域３の表層に第２導電型のウェル領域４を形成する。そして、ウェル領域４の表層に、第１導電型の複数のソース領域５を部分的に形成する。そして、複数のソース領域５に挟まれ、かつ、ドリフト領域３の表面からウェル領域４を貫通しドリフト領域３の内部まで達するトレンチ６を形成する。そして、平面視において、複数のソース領域５を囲み、かつ、ドリフト領域３の表面からウェル領域４を貫通しドリフト領域３の内部まで達する外部トレンチ６ａを形成する。そして、トレンチ６の内部およびトレンチ６の周辺と、外部トレンチ６ａの内部および外部トレンチ６ａの周辺とをそれぞれ覆うゲート絶縁膜を形成する。そして、トレンチ６の内部において、ゲート絶縁膜を介するゲート電極８を形成する。そして、外部トレンチ６ａの内部および外部トレンチ６ａの周辺において、ゲート絶縁膜を介するゲート配線引き出し接続部１４を形成する。そして、各ソース領域５に接触するソース電極１０を形成する。そして、炭化珪素半導体基板１の表面２の反対側の面である裏面にドレイン電極１１を形成する。
In addition, according to the present embodiment, in the method for manufacturing a silicon carbide semiconductor device, first conductivity
ここで、ゲート電極８の上面は、複数のソース領域５の表面よりも深く位置する。また、ゲート電極８とゲート配線引き出し接続部１４とは、電気的に接続される。また、ゲート絶縁膜は、外部トレンチ６ａの内部および外部トレンチ６ａの周辺を覆って形成される厚さが、トレンチ６の内部およびトレンチ６の周辺を覆って形成される厚さよりも厚い。
Here, the upper surface of the
なお、上記のゲート絶縁膜は、ゲート絶縁膜７ｄに対応するが、ゲート絶縁膜７と下敷き絶縁膜１６とを合わせた絶縁膜全体を上述のゲート絶縁膜に対応させることも可能である。
The gate insulating film corresponds to the
このような構成によれば、外部トレンチ６ａのソース領域５の表面における角部の絶縁膜の厚さが厚く形成されるため、高い耐圧を確保することができる。また、外部トレンチ６ａの周辺に至るまでゲート配線引き出し接続部１４を形成しているため、ゲート配線引き出し接続部１４におけるゲート配線の断線も防ぐことができる。
According to such a configuration, the insulating film at the corners on the surface of the
また、セル領域のゲート電極８の上面が複数のソース領域５の表面よりも深く位置していることで、トレンチ６のソース領域５の表面における角部をラウンド形状にした場合のデメリット（セルピッチの増大）を生じさせずに、高い耐圧を確保することができる。ゲート配線を断線させずに当該配線をゲートパッドに引き出すことができる。
Further, since the upper surface of the
＜第２実施形態＞
＜構成＞
以下では、上記実施形態で説明した構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
Second Embodiment
<Configuration>
In the following, the same components as those described in the above embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted as appropriate.
本実施形態に関する炭化珪素半導体装置の構成を説明する。図１３および図１６は、本実施形態に関する炭化珪素半導体装置としてのトレンチゲート型ＭＯＳＦＥＴの構造を模式的に示す断面図である。 The configuration of the silicon carbide semiconductor device according to this embodiment will be described. 13 and 16 are cross-sectional views schematically showing the structure of a trench gate type MOSFET as a silicon carbide semiconductor device according to this embodiment.
図１３に示されるように、ゲート配線引き出し接続部１４ｂの、外部トレンチ６ａのソース領域５ｂの表面における角部の形状は、丸みを帯びた形状となっている。層間絶縁膜９ｂについても、あわせて丸みを帯びた形状となっている。一方で、セル領域におけるトレンチ６のソース領域５ｂの表面における角部は、トレンチエッチング後の形状をそのまま維持している。すなわち、丸みを帯びた形状とはなっていない。
As shown in FIG. 13, the shape of the corner of the gate wiring lead-
このような構造を採用することによって、外部トレンチ６ａのソース領域５ｂの表面における角部の、下敷き絶縁膜１６ｂへの電界集中を緩和することが可能となる。また、セル領域におけるトレンチ６のソース領域５ｂの表面における角部については、エッチバック法によってゲート電極８が埋め込まれているため、ゲート絶縁膜７ｂへの電界集中は生じない。また、セル領域におけるトレンチ６のソース領域５ｂの表面における角部を丸みを帯びた形状としていないため、単位セルピッチの拡大による電流密度の減少を抑えることができる。
By adopting such a structure, it is possible to alleviate the electric field concentration on the underlying insulating
＜製造方法＞
図１３に示される構造について、図１４および図１５を参照しつつその作成方法について述べる。
<Manufacturing method>
A method of creating the structure shown in FIG. 13 will be described with reference to FIGS.
まず、第１実施形態における図６から図８までの工程を行う。 First, the steps from FIG. 6 to FIG. 8 in the first embodiment are performed.
次に、ガスアニールによってＳｉＣの形状制御を行う。図１４に示されるように、まず、ガスアニール用のアニールマスク２２をセル領域および終端領域に形成した後、ゲート配線引き出し接続部１４ｂが外部トレンチ６ａのソース領域５ｂの表面における角部を覆って形成される箇所だけを開口するレジストマスク２１ｄを形成する。
Next, SiC shape control is performed by gas annealing. As shown in FIG. 14, first, after forming an
その後、エッチング処理により、レジストマスク２１ｄの開口部に形成されているアニールマスク２２のみを除去する。その後、ガスアニール処理として、例えばＡｒ雰囲気下またはＨ２雰囲気下における１２００℃以上１８００℃以下程度の処理を行う。なお、アニールマスク２２に使用される材料としては、例えばグラファイト薄膜などが挙げられる。
Thereafter, only the
図１４に示される構造に対し、上記のようなガスアニール処理を行うことで、図１５に示されるような形状制御、すなわち、ゲート配線引き出し接続部１４ｂが覆う外部トレンチ６ａのソース領域５ｂの表面における角部が、丸みを帯びた形状に制御される。
The structure shown in FIG. 14 is subjected to the gas annealing process as described above, whereby the shape control as shown in FIG. 15, that is, the surface of the
なお、外部トレンチ６ａのソース領域５ｂの表面における角部の形状は、上記の場合に限られるものではない。例えば、図１６に示されるような、斜面状のメサ形状、すなわち、外部トレンチ６ａの深さが、複数のソース領域５ｃから離れるにつれて深くなる場合であっても、それらの組み合わせであっても、ゲート絶縁膜７ｃへの電界集中を緩和することができる。
In addition, the shape of the corner | angular part in the surface of the
図１６に示される構造について、図１７から図１９を参照しつつその作成方法について述べる。 A method of creating the structure shown in FIG. 16 will be described with reference to FIGS.
トレンチエッチングの直前までの工程を終えた段階で、セル領域においてテーパの付けられていないレジストパターン２０ａを形成する。レジストパターン２０ａは、トレンチ６が形成される位置において開口を有する。
At the stage where the process up to just before the trench etching is completed, a resist
その後、図１７に示されるように、レジストパターン２０ａの上に、外部トレンチ６ａが形成される位置においてテーパが付けられているレジストマスク２１を形成する。そして、図１８に示されるように、外部トレンチ６ａが形成される位置においてテーパが付けられているエッチングマスク２０ｂを形成する。
After that, as shown in FIG. 17, a resist
その後、ＳｉＣのドライエッチングを行い、さらに、残存したエッチングマスク２０ｂを注入マスクとして利用し、トレンチ底面電界緩和領域１３およびトレンチ底面電界緩和領域１３ｃを形成する。
Thereafter, SiC is dry-etched, and the remaining
さらに、ゲート絶縁膜７および下敷き絶縁膜１６ｃを形成し、ゲート配線引き出し接続部１４ｃおよび層間絶縁膜９ｃを形成することによって、図１９に示される構造が得られる。
Furthermore, the structure shown in FIG. 19 is obtained by forming the
＜効果＞
以下に、本実施形態による効果を例示する。
<Effect>
Below, the effect by this embodiment is illustrated.
本実施形態によれば、外部トレンチ６ａの、各ソース領域５の表面における角部は、丸みを帯びた形状の角部である。
According to the present embodiment, the corner of the
このような構成によれば、外部トレンチ６ａのソース領域５ｂの表面における角部の、下敷き絶縁膜１６ｂへの電界集中を緩和することが可能となる。また、セル領域におけるトレンチ６のソース領域５ｂの表面における角部を丸みを帯びた形状としていないため、単位セルピッチの拡大による電流密度の減少を抑えることができる。
According to such a configuration, it is possible to alleviate the electric field concentration on the underlying insulating
また、本実施形態によれば、外部トレンチ６ａの深さは、複数のソース領域５ｃから離れるにつれて深くなる。
Further, according to the present embodiment, the depth of the
このような構成によれば、ゲート絶縁膜７ｃへの電界集中を緩和することができる。
According to such a configuration, electric field concentration on the
＜第３実施形態＞
＜構成＞
本実施形態に関する炭化珪素半導体装置の構成を説明する。図２０は、本実施形態に関する炭化珪素半導体装置としてのトレンチゲート型ＭＯＳＦＥＴの構造を模式的に示す断面図である。
<Third Embodiment>
<Configuration>
The configuration of the silicon carbide semiconductor device according to this embodiment will be described. FIG. 20 is a cross-sectional view schematically showing the structure of a trench gate type MOSFET as a silicon carbide semiconductor device according to this embodiment.
図２０に示されるように、ゲート配線引き出し接続部１４が覆う外部トレンチ６ａに接触するウェル領域４の表層に、トレンチ角部電界緩和領域１９が形成される。トレンチ角部電界緩和領域１９は、平面視において複数のソース領域５を囲んで形成される。また、トレンチ角部電界緩和領域１９は、下敷き絶縁膜１６に覆われ、さらに、ゲート絶縁膜７に覆われる。第１導電型をｎ型、第２導電型をｐ型とした場合、トレンチ角部電界緩和領域１９はｐ＋型に設定することができる。
As shown in FIG. 20, a trench corner electric
ゲート配線引き出し接続部１４が覆う外部トレンチ６ａに接触するウェル領域４の表層に、ｐ型の半導体層であるトレンチ角部電界緩和領域１９を設けることによって、外部トレンチ６ａのソース領域５の表面における角部の、ゲート絶縁膜７および下敷き絶縁膜１６への電界集中を緩和することができる。
By providing a trench corner portion electric
このような構造は比較的簡単に形成することができ、例えば外部トレンチ６ａの開口前にレジストパターニングおよびイオン注入によって形成すればよい。
Such a structure can be formed relatively easily. For example, it may be formed by resist patterning and ion implantation before opening the
＜効果＞
以下に、本実施形態による効果を例示する。
<Effect>
Below, the effect by this embodiment is illustrated.
本実施形態によれば、炭化珪素半導体装置が、ウェル領域４の表層において、平面視において複数のソース領域５を囲んで形成される、第２導電型のトレンチ角部電界緩和領域１９を備える。
According to the present embodiment, the silicon carbide semiconductor device includes the second conductivity type trench corner electric
このような構成によれば、外部トレンチ６ａのソース領域５の表面における角部の、ゲート絶縁膜７および下敷き絶縁膜１６への電界集中を緩和することができる。
According to such a configuration, electric field concentration on the
＜第４実施形態＞
＜構成＞
本実施形態に関する炭化珪素半導体装置の構成を説明する。図２１は、本実施形態に関する炭化珪素半導体装置としてのトレンチゲート型ＭＯＳＦＥＴの構造を模式的に示す断面図である。
<Fourth embodiment>
<Configuration>
The configuration of the silicon carbide semiconductor device according to this embodiment will be described. FIG. 21 is a cross-sectional view schematically showing the structure of a trench gate type MOSFET as a silicon carbide semiconductor device according to this embodiment.
図２１に示されるように、ゲート配線引き出し接続部１４の直下で、かつ、下敷き絶縁膜１６に接触するソース領域５およびウェル領域４に対しては、ソースコンタクトを形成せず浮遊電位としている。すなわち、ウェル領域４の表層に部分的に形成される複数のウェルコンタクト領域１７は、平面視において、各ソース領域５に囲まれ、かつ、さらに各ソース領域５の外側をトレンチ６に囲まれる領域にのみ形成される。そして、ウェルコンタクト領域１７は、平面視において、各ソース領域５に囲まれ、かつ、さらに外部トレンチ６ａに囲まれる領域には形成されない。
As shown in FIG. 21, the
本構造においては、ゲート配線引き出し接続部１４の直下の最外周セルは浮遊電位となるため、当該セルを接地電位とした場合と比較して、ゲートバイアス印加時に、当該セルに隣接するゲート絶縁膜７および下敷き絶縁膜１６へ印加される電界が緩和される。ここで、このようなソースコンタクトを間引いて浮遊電位とするセルは、図２２に示されるように、すべての最外周セルに対応していてもよいし、部分的に間引いて形成されてもよい。ここで、図２２は、図２１に示された炭化珪素半導体装置の構造を模式的に示す平面俯瞰図である。なお、図２２においては、下敷き絶縁膜１６の配置をより容易に理解する観点から、一部の構成が省略されている。
In this structure, since the outermost peripheral cell immediately below the gate wiring lead-
＜効果＞
以下に、本実施形態による効果を例示する。
<Effect>
Below, the effect by this embodiment is illustrated.
本実施形態によれば、炭化珪素半導体装置が、ウェル領域４の表層に部分的に形成される、第２導電型の複数のウェルコンタクト領域１７を備える。
According to the present embodiment, the silicon carbide semiconductor device includes the plurality of
各ウェルコンタクト領域１７は、平面視において、各ソース領域５に囲まれ、かつ、さらに各ソース領域５の外側をトレンチ６に囲まれる領域にのみ形成される。また、ソース電極１０は、各ウェルコンタクト領域１７および各ソース領域５に接触して形成される。
Each well contact
このような構成によれば、ゲート配線引き出し接続部１４の直下で、かつ、下敷き絶縁膜１６に接触するソース領域５およびウェル領域４、すなわち、最外周セルは浮遊電位となる。そのため、ゲートバイアス印加時に、当該領域に隣接するゲート絶縁膜７および下敷き絶縁膜１６へ印加される電界が緩和される。よって、外部トレンチ６ａのソース領域５の表面の角部において、ゲート絶縁膜の信頼性を向上させることができる。
According to such a configuration, the
＜変形例＞
上記各実施形態では、各構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載している場合があるが、これらはすべての局面において例示であって、本発明が記載されたものに限られることはない。よって、例示されていない無数の変形例が、本発明の範囲内において想定される。例えば、任意の構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施形態における少なくとも１つの構成要素を抽出し、他の実施形態の構成要素と組み合わせる場合が含まれる。
<Modification>
In each of the above embodiments, the material, material, dimension, shape, relative arrangement relationship, or implementation condition of each component may be described, but these are examples in all aspects, and The invention is not limited to that described. Thus, countless variations not illustrated are envisaged within the scope of the present invention. For example, a case where an arbitrary component is deformed, added or omitted, and at least one component in at least one embodiment is extracted and combined with a component in another embodiment are included. .
また、矛盾が生じない限り、上記各実施形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよい。さらに、発明を構成する構成要素は概念的な単位であって、１つの構成要素が複数の構造物から成る場合、および１つの構成要素がある構造物の一部に対応する場合を含む。 In addition, as long as no contradiction occurs, “one or more” components described as being provided with “one” in each of the above embodiments may be provided. Furthermore, a constituent element constituting the invention is a conceptual unit, and includes a case where one constituent element includes a plurality of structures and a case where one constituent element corresponds to a part of the structure.
また、本明細書における説明は、本発明のすべての目的のために参照され、いずれも、従来技術であると認めるものではない。 Also, the description herein is referred to for all purposes of the present invention, and none is admitted to be prior art.
１ 炭化珪素半導体基板、２ 表面、３ ドリフト領域、４ ウェル領域、５，５ｂ，５ｃ ソース領域、６ トレンチ、６ａ 外部トレンチ、７，７ｂ，７ｃ，７ｄ ゲート絶縁膜、８ ゲート電極、９，９ａ，９ｂ，９ｃ 層間絶縁膜、１０ ソース電極、１１ ドレイン電極、１２ 終端電界緩和領域、１３，１３ｃ トレンチ底面電界緩和領域、１４，１４ｂ，１４ｃ ゲート配線引き出し接続部、１５ ゲートコンタクト、１６，１６ｂ，１６ｃ 下敷き絶縁膜、１７，１７ａ ウェルコンタクト領域、１８，１８ａ ソースコンタクト、１９ トレンチ角部電界緩和領域、２０，２０ｂ エッチングマスク、２０ａ レジストパターン、２１，２１ａ，２１ｂ，２１ｃ，２１ｄ レジストマスク、２２ アニールマスク、８０ 電極層。 1 silicon carbide semiconductor substrate, 2 surface, 3 drift region, 4 well region, 5, 5b, 5c source region, 6 trench, 6a external trench, 7, 7b, 7c, 7d gate insulating film, 8 gate electrode, 9, 9a , 9b, 9c Interlayer insulating film, 10 source electrode, 11 drain electrode, 12 termination electric field relaxation region, 13, 13c trench bottom surface electric field relaxation region, 14, 14b, 14c gate wiring lead-out connection portion, 15 gate contact, 16, 16b, 16c Underlying insulating film, 17, 17a well contact region, 18, 18a source contact, 19 trench corner electric field relaxation region, 20, 20b etching mask, 20a resist pattern, 21, 21a, 21b, 21c, 21d resist mask, 22 annealing Mask, 80 electrode layer.
Claims (14)
前記ドリフト領域の表層に形成される第２導電型のウェル領域と、
前記ウェル領域の表層に部分的に形成される、第１導電型の複数のソース領域と、
複数の前記ソース領域の表面から前記ウェル領域を貫通し、前記ドリフト領域の内部まで達するトレンチと、
平面視において、複数の前記ソース領域を囲んで形成される、複数の前記ソース領域の表面から前記ウェル領域を貫通し前記ドリフト領域の内部まで達する外部トレンチと、
前記トレンチの内部および前記トレンチの周辺と、前記外部トレンチの内部および前記外部トレンチの周辺とをそれぞれ覆って形成されるゲート絶縁膜と、
前記トレンチの内部において、前記ゲート絶縁膜を介して形成されるゲート電極と、
前記外部トレンチの内部および前記外部トレンチの周辺において、前記ゲート絶縁膜を介して形成されるゲート配線引き出し接続部と、
各前記ソース領域に接触して形成されるソース電極と、
前記炭化珪素半導体基板の前記表面の反対側の面である裏面に形成されるドレイン電極とを備え、
前記ゲート電極の上面は、複数の前記ソース領域の表面よりも深く位置し、
前記ゲート電極と前記ゲート配線引き出し接続部とは、電気的に接続され、
前記ゲート絶縁膜は、前記外部トレンチの内部および前記外部トレンチの周辺を覆って形成される厚さが、前記トレンチの内部および前記トレンチの周辺を覆って形成される厚さよりも厚い、
炭化珪素半導体装置。 A drift region of a first conductivity type formed on the surface of the silicon carbide semiconductor substrate;
A second conductivity type well region formed in a surface layer of the drift region;
A plurality of first conductivity type source regions partially formed on a surface layer of the well region;
A trench that penetrates the well region from the surface of the plurality of source regions and reaches the inside of the drift region;
In a plan view, an external trench that is formed to surround the plurality of source regions and extends from the surface of the plurality of source regions to the inside of the drift region through the well region;
Gate insulating films formed to cover the inside of the trench and the periphery of the trench, and the inside of the external trench and the periphery of the external trench, respectively.
A gate electrode formed through the gate insulating film inside the trench;
Inside the outer trench and around the outer trench, a gate wiring lead-out connection portion formed through the gate insulating film,
A source electrode formed in contact with each of the source regions;
A drain electrode formed on the back surface of the silicon carbide semiconductor substrate that is the surface opposite to the surface;
An upper surface of the gate electrode is positioned deeper than surfaces of the plurality of source regions;
The gate electrode and the gate wiring lead-out connection portion are electrically connected,
The gate insulating film has a thickness formed so as to cover the inside of the external trench and the periphery of the external trench, and is thicker than a thickness formed to cover the inside of the trench and the periphery of the trench.
Silicon carbide semiconductor device.
請求項１に記載の炭化珪素半導体装置。 The gate insulating film has a laminated structure in a portion covering the inside of the external trench and the periphery of the external trench.
The silicon carbide semiconductor device according to claim 1.
各前記ウェルコンタクト領域は、平面視において、各前記ソース領域に囲まれ、かつ、さらに各前記ソース領域の外側を前記トレンチに囲まれる領域にのみ形成され、
前記ソース電極は、各前記ウェルコンタクト領域および各前記ソース領域に接触して形成される、
請求項１または２に記載の炭化珪素半導体装置。 A plurality of well contact regions of a second conductivity type partially formed on a surface layer of the well region;
Each of the well contact regions is formed only in a region surrounded by each of the source regions in a plan view and further surrounded by the trench outside the source regions.
The source electrode is formed in contact with each well contact region and each source region.
The silicon carbide semiconductor device according to claim 1 or 2.
請求項１から３のうちのいずれか１項に記載の炭化珪素半導体装置。 Further comprising a second conductivity type trench bottom surface electric field relaxation region formed on a lower side of the bottom surface of the trench,
The silicon carbide semiconductor device according to any one of claims 1 to 3.
請求項１から４のうちのいずれか１項に記載の炭化珪素半導体装置。 A termination electric field relaxation region of a second conductivity type formed on the lower side of the bottom surface of the external trench;
The silicon carbide semiconductor device according to any one of claims 1 to 4.
請求項１から５のうちのいずれか１項に記載の炭化珪素半導体装置。 The corner of the outer trench on the surface of each source region is a rounded corner.
The silicon carbide semiconductor device according to any one of claims 1 to 5.
請求項１から６のうちのいずれか１項に記載の炭化珪素半導体装置。 The depth of the outer trench increases as the distance from the plurality of source regions increases.
The silicon carbide semiconductor device according to any one of claims 1 to 6.
請求項１から７のうちのいずれか１項に記載の炭化珪素半導体装置。 The surface layer of the well region further includes a second conductivity type trench corner portion electric field relaxation region formed so as to surround the plurality of source regions in plan view.
The silicon carbide semiconductor device according to any one of claims 1 to 7.
請求項１から８のうちのいずれか１項に記載の炭化珪素半導体装置。 In place of the silicon carbide semiconductor substrate, an impurity region of a second conductivity type is provided.
The silicon carbide semiconductor device according to any one of claims 1 to 8.
前記ドリフト領域の表層に第２導電型のウェル領域を形成し、
前記ウェル領域の表層に、第１導電型の複数のソース領域を部分的に形成し、
複数の前記ソース領域の表面から前記ウェル領域を貫通し前記ドリフト領域の内部まで達するトレンチを形成し、
平面視において、複数の前記ソース領域を囲み、かつ、複数の前記ソース領域の表面から前記ウェル領域を貫通し前記ドリフト領域の内部まで達する外部トレンチを形成し、
前記トレンチの内部および前記トレンチの周辺と、前記外部トレンチの内部および前記外部トレンチの周辺とをそれぞれ覆うゲート絶縁膜を形成し、
前記トレンチの内部において、前記ゲート絶縁膜を介するゲート電極を形成し、
前記外部トレンチの内部および前記外部トレンチの周辺において、前記ゲート絶縁膜を介するゲート配線引き出し接続部を形成し、
各前記ソース領域に接触するソース電極を形成し、
前記炭化珪素半導体基板の前記表面の反対側の面である裏面にドレイン電極を形成し、
前記ゲート電極の上面は、複数の前記ソース領域の表面よりも深く位置し、
前記ゲート電極と前記ゲート配線引き出し接続部とは、電気的に接続され、
前記ゲート絶縁膜は、前記外部トレンチの内部および前記外部トレンチの周辺を覆って形成される厚さが、前記トレンチの内部および前記トレンチの周辺を覆って形成される厚さよりも厚い、
炭化珪素半導体装置の製造方法。 Forming a drift region of the first conductivity type on the surface of the silicon carbide semiconductor substrate;
Forming a second conductivity type well region on a surface layer of the drift region;
A plurality of first conductivity type source regions are partially formed on a surface layer of the well region;
Forming a trench extending from the surface of the plurality of source regions to the inside of the drift region through the well region;
In plan view, an external trench is formed that surrounds the plurality of source regions and extends from the surface of the plurality of source regions to the inside of the drift region through the well region,
Forming a gate insulating film covering the inside of the trench and the periphery of the trench, and the inside of the external trench and the periphery of the external trench, respectively;
Forming a gate electrode through the gate insulating film inside the trench;
Forming a gate wiring lead-out connection portion through the gate insulating film inside the outer trench and around the outer trench,
Forming a source electrode in contact with each said source region;
Forming a drain electrode on the back surface of the silicon carbide semiconductor substrate opposite to the surface;
An upper surface of the gate electrode is positioned deeper than surfaces of the plurality of source regions;
The gate electrode and the gate wiring lead-out connection portion are electrically connected,
The gate insulating film has a thickness formed so as to cover the inside of the external trench and the periphery of the external trench, and is thicker than a thickness formed to cover the inside of the trench and the periphery of the trench.
A method for manufacturing a silicon carbide semiconductor device.
前記トレンチの内部および前記トレンチの周辺と、前記外部トレンチの内部および前記外部トレンチの周辺とをそれぞれ覆う絶縁層を形成し、
前記トレンチの内部および前記トレンチの周辺に形成された前記絶縁層をエッチングすることである、
請求項１０に記載の炭化珪素半導体装置の製造方法。 Forming the gate insulating film includes
Forming an insulating layer covering the inside of the trench and the periphery of the trench, and the inside of the external trench and the periphery of the external trench, respectively;
Etching the insulating layer formed in and around the trench;
A method for manufacturing a silicon carbide semiconductor device according to claim 10.
前記外部トレンチの内部および前記外部トレンチの周辺を覆う外部絶縁層を形成した後、前記トレンチの内部および前記トレンチの周辺と、前記外部トレンチの内部および前記外部トレンチの周辺とをそれぞれ覆う全域絶縁層を形成すること、または、
前記トレンチの内部および前記トレンチの周辺と、前記外部トレンチの内部および前記外部トレンチの周辺とをそれぞれ覆う全域絶縁層を形成した後、前記外部トレンチの内部および前記外部トレンチの周辺を覆う外部絶縁層を形成することである、
請求項１０に記載の炭化珪素半導体装置の製造方法。 Forming the gate insulating film includes
After forming an external insulating layer covering the inside of the external trench and the periphery of the external trench, a global insulating layer covering the inside of the trench and the periphery of the trench, and the interior of the external trench and the periphery of the external trench, respectively Forming, or
After forming a whole area insulating layer covering the inside of the trench and the periphery of the trench, and the inside of the external trench and the periphery of the external trench, respectively, an external insulating layer covering the inside of the external trench and the periphery of the external trench Is to form a
A method for manufacturing a silicon carbide semiconductor device according to claim 10.
ガスアニールによって、前記外部トレンチの各前記ソース領域の表面における角部を丸みを帯びた形状とすることである、
請求項１０から１２のうちのいずれか１項に記載の炭化珪素半導体装置の製造方法。 Forming the external trench includes:
The gas annealing is to form a rounded corner at the surface of each source region of the external trench.
A method for manufacturing a silicon carbide semiconductor device according to any one of claims 10 to 12.
テーパが付けられているエッチングマスクを用いて、前記外部トレンチの深さを、複数の前記ソース領域から離れるにつれて深くすることである、
請求項１０から１３のうちのいずれか１項に記載の炭化珪素半導体装置の製造方法。 Forming the external trench includes:
Using a tapered etching mask to increase the depth of the outer trench as it moves away from the plurality of source regions;
A method for manufacturing a silicon carbide semiconductor device according to any one of claims 10 to 13.
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