JP2012209344A

JP2012209344A - Semiconductor device

Info

Publication number: JP2012209344A
Application number: JP2011072397A
Authority: JP
Inventors: Yoshifumi Yasuda; 佳史安田
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 2011-03-29
Filing date: 2011-03-29
Publication date: 2012-10-25

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which inhibits electrolytic concentration on a side end part of a trench gate.SOLUTION: A semiconductor device comprises a semiconductor substrate having a cell region and a non-cell region, and a trench gate formed at least on the cell region of the semiconductor substrate and including a trench, a gate insulation film formed on an inside wall of the trench and a gate electrode filled in the trench in a state of being covered with the gate insulation film. In the semiconductor device, an end part of the trench gate in a longer direction has a trench depth that decreases from the cell region side towards the non-cell region side.

Description

本発明は、トレンチゲート型の半導体素子を有する半導体装置に関する。 The present invention relates to a semiconductor device having a trench gate type semiconductor element.

トレンチゲート型の半導体素子を有する半導体装置では、トレンチゲートの長手方向の端部（トレンチゲート側端部）に電解集中が発生し易く、半導体装置の特性低下を引き起こす要因となる。このため、トレンチゲート側端部に電解集中が発生することを防ぐ技術が提案されている。例えば特許文献１では、トレンチゲート側端部の端面の上端角部のゲート絶縁膜を厚くするとともに、上端角部に接する半導体層の不純物濃度を高くしている。 In a semiconductor device having a trench gate type semiconductor element, electrolytic concentration is likely to occur at an end portion in the longitudinal direction of the trench gate (end portion on the trench gate side), which causes a deterioration in characteristics of the semiconductor device. For this reason, a technique for preventing the occurrence of electrolytic concentration at the end portion on the trench gate side has been proposed. For example, in Patent Document 1, the gate insulating film at the upper end corner of the end surface on the trench gate side end is thickened, and the impurity concentration of the semiconductor layer in contact with the upper end corner is increased.

特開平７−２４９７６９号公報JP 7-249769 A

トレンチゲート側端部での電解集中は、端面の上端角部のみならず下端角部でも発生し易い。特許文献１では、下端角部での電解集中を緩和することができないという課題がある。 Electrolytic concentration at the trench gate side end tends to occur not only at the upper end corner of the end face but also at the lower end corner. In patent document 1, there exists a subject that the electrolytic concentration in a lower end corner | angular part cannot be relieve | moderated.

本願に係る半導体装置は、セル領域と、非セル領域を有する半導体基板と、少なくとも半導体基板のセル領域に形成されており、トレンチと、トレンチの内壁に形成されているゲート絶縁膜と、ゲート絶縁膜に覆われた状態でトレンチ内に充填されているゲート電極とを有するトレンチゲートを備えている。この半導体装置では、トレンチゲートの長手方向の端部は、セル領域側から非セル領域側に向かう方向にトレンチ深さが浅くなっている。 A semiconductor device according to the present application is formed in a cell region, a semiconductor substrate having a non-cell region, at least a cell region of the semiconductor substrate, a trench, a gate insulating film formed on an inner wall of the trench, and gate insulation A trench gate having a gate electrode filled in the trench in a state of being covered with a film is provided. In this semiconductor device, the end of the trench gate in the longitudinal direction has a shallow trench depth in the direction from the cell region side to the non-cell region side.

上記の半導体装置では、トレンチゲートの長手方向の端部（本明細書では、トレンチゲート側端部という）のトレンチ深さがセル領域側から非セル領域側に向かう方向に浅くなっており、トレンチゲートの長手方向の端面（本明細書では、トレンチゲート側端面という）がトレンチゲートの底面および半導体基板の表面に対して傾斜している。これによって、トレンチゲート側端面から半導体基板の表面側に連なるトレンチゲート側端部の上端曲がり部、およびトレンチゲートの底面からトレンチゲート側端面に連なるトレンチゲート側端部の下端曲がり部が、緩やかに湾曲した状態となるため、トレンチゲート側端部の下端曲がり部または上端曲がり部に電解が集中することが抑制される。 In the above semiconductor device, the trench depth of the end portion in the longitudinal direction of the trench gate (referred to as the trench gate side end portion in this specification) is shallow in the direction from the cell region side to the non-cell region side. An end face in the longitudinal direction of the gate (referred to herein as an end face on the trench gate side) is inclined with respect to the bottom face of the trench gate and the surface of the semiconductor substrate. As a result, the upper end bent portion of the trench gate side end portion continuous from the trench gate side end surface to the surface side of the semiconductor substrate, and the lower end bent portion of the trench gate side end portion continuous from the bottom surface of the trench gate to the trench gate side end surface are gently reduced. Since it is in a curved state, the concentration of electrolysis at the lower end bent portion or the upper end bent portion of the trench gate side end portion is suppressed.

上記の半導体装置では、セル領域側から非セル領域側に向かう方向にトレンチ幅が狭くなるとともに、トレンチゲート側端部のトレンチ幅は、セル領域側から非セル領域側に向かう方向に狭くなっていてもよい。エッチングによってトレンチを形成する場合、トレンチ幅が狭いほど、トレンチ深さが浅くなる性質を利用して、簡易にトレンチゲート側端面を傾斜させることができる。簡易な製造工程で製造可能な、電解集中を抑制できるトレンチゲートを備えた半導体装置を提供することができる。 In the above semiconductor device, the trench width is narrowed in the direction from the cell region side to the non-cell region side, and the trench width at the end portion on the trench gate side is narrowed in the direction from the cell region side to the non-cell region side. May be. When a trench is formed by etching, the trench gate side end face can be easily inclined by utilizing the property that the trench depth becomes shallower as the trench width becomes narrower. It is possible to provide a semiconductor device including a trench gate that can be manufactured by a simple manufacturing process and can suppress concentration of electrolysis.

トレンチゲートの長手方向の端面とトレンチゲートの底面によってトレンチゲートの内側に成される角の角度はθ_１であり、トレンチゲートの長手方向の端面と半導体基板の表面によってトレンチゲートの外側に成される角の角度はθ_２であり、トレンチゲートの長手方向に沿って伸びる側面と半導体基板の表面によってトレンチゲートの外側に成される角の角度はθ_３である場合に、θ_１およびθ_２は、θ_３よりも大きいことが好ましい。 Longitudinal end faces and the angle of the corner to be made on the inside of the trench gate by the bottom surface of the trench gate trench gate is theta _1, made outside the trench gate by a longitudinal end face and the surface of the semiconductor substrate of the trench gate The angle of the angle is θ ₂ , and when the angle of the angle formed outside the trench gate by the side surface extending along the longitudinal direction of the trench gate and the surface of the semiconductor substrate is θ ₃ , θ ₁ and θ ₂ Is preferably larger than θ ₃ .

トレンチゲートの長手方向の端面の上端（上端曲がり部）は曲面であってもよい。また、トレンチゲートの長手方向の端面の下端（下端曲がり部）は曲面であってもよい。 The upper end (upper end bent portion) of the end face in the longitudinal direction of the trench gate may be a curved surface. The lower end (lower end bent portion) of the end surface in the longitudinal direction of the trench gate may be a curved surface.

セル領域側から非セル領域側に向かう方向に減少するトレンチ幅の減少率は、セル領域側で大きく非セル領域側で小さくてもよいし、一定であってもよい。 The decreasing rate of the trench width that decreases in the direction from the cell region side toward the non-cell region side may be large on the cell region side and small on the non-cell region side, or may be constant.

トレンチゲートの長手方向の端面のゲート絶縁膜は、その他の部分のゲート絶縁膜よりも厚くなっており、トレンチゲートの長手方向の端面に接する半導体層は、その周囲の半導体層よりも不純物濃度が高くてもよい。 The gate insulating film on the end surface in the longitudinal direction of the trench gate is thicker than the gate insulating film in other portions, and the semiconductor layer in contact with the end surface in the longitudinal direction of the trench gate has an impurity concentration higher than that of the surrounding semiconductor layer. It may be high.

本願によれば、トレンチゲート側端部の上端部分および下端部分への電解集中が抑制された半導体装置を提供することができる。 According to the present application, it is possible to provide a semiconductor device in which electrolytic concentration on the upper end portion and the lower end portion of the trench gate side end portion is suppressed.

実施例１の半導体装置の平面図である。1 is a plan view of a semiconductor device of Example 1. FIG. 図１のセル領域と非セル領域の境界近傍を拡大した図である。It is the figure which expanded the boundary vicinity of the cell area | region of FIG. 1, and a non-cell area | region. 図２のＩＩＩ−ＩＩＩ線断面図である。It is the III-III sectional view taken on the line of FIG. 図２のＩＶ−ＩＶ線断面図である。It is the IV-IV sectional view taken on the line of FIG. 図２のＶ−Ｖ線断面図である。It is the VV sectional view taken on the line of FIG. 図２のＶＩ−ＶＩ線断面図である。It is the VI-VI sectional view taken on the line of FIG. 実施例２の半導体装置の一部を示す平面図である。6 is a plan view showing a part of the semiconductor device of Example 2. FIG. 図７のＶＩＩＩ−ＶＩＩＩ線断面図である。It is the VIII-VIII sectional view taken on the line of FIG. 変形例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of a modification. 変形例の半導体装置の製造方法を説明する図である。It is a figure explaining the manufacturing method of the semiconductor device of a modification.

本願が開示する半導体装置は、セル領域と、非セル領域を有する半導体基板と、少なくとも半導体基板のセル領域に形成されているトレンチゲートを備えている。トレンチゲートは、トレンチと、ゲート絶縁膜と、ゲート電極とを有している。ゲート絶縁膜は、トレンチの内壁に形成されており、ゲート電極は、ゲート絶縁膜に覆われた状態でトレンチ内に充填されている。トレンチゲートの長手方向の端部（トレンチゲート側端部）は、セル領域側から非セル領域側に向かう方向にトレンチ深さが浅くなっている。 A semiconductor device disclosed in the present application includes a cell region, a semiconductor substrate having a non-cell region, and a trench gate formed at least in the cell region of the semiconductor substrate. The trench gate has a trench, a gate insulating film, and a gate electrode. The gate insulating film is formed on the inner wall of the trench, and the gate electrode is filled in the trench while being covered with the gate insulating film. The trench gate has a shallow trench depth in the direction from the cell region side toward the non-cell region side in the longitudinal direction end portion (trench gate side end portion) of the trench gate.

上記の半導体装置では、トレンチゲート側端部のトレンチ深さがセル領域側から非セル領域側に向かう方向に浅くなっている。トレンチゲート側端面は、トレンチゲート側端部の非セル領域側の端面であり、半導体基板に接している。トレンチゲート側端面は、トレンチゲートの底面および半導体基板の表面に対して傾斜している。トレンチゲート側端面は、セル領域側から非セル領域側に向かう方向に直線状、曲面状または多段の階段状に傾斜し、上昇する面である。 In the above semiconductor device, the trench depth at the trench gate side end portion is shallow in the direction from the cell region side to the non-cell region side. The end surface on the trench gate side is an end surface on the non-cell region side of the end portion on the trench gate side, and is in contact with the semiconductor substrate. The trench gate side end surface is inclined with respect to the bottom surface of the trench gate and the surface of the semiconductor substrate. The end surface on the trench gate side is a surface that inclines in a straight line shape, a curved surface shape, or a multi-stepped shape in the direction from the cell region side to the non-cell region side and rises.

また、上記の半導体装置では、トレンチゲート側端部のトレンチ幅がセル領域側から非セル領域側に向かう方向に狭くなっていてもよい。この場合、セル領域側から非セル領域側に向かう方向にトレンチ幅が狭くなっている部分は、セル領域側から非セル領域側に向かう方向にトレンチ深さが浅くなっている部分と一致している。セル領域側から非セル領域側に向かう方向に減少するトレンチ幅の減少率は、セル領域側から非セル領域側に向かう方向に浅くなるトレンチ深さの減少率に応じて設計され、トレンチ深さが浅い部分ほど、トレンチ幅が狭くなっている。セル領域側から非セル領域側に向かう方向に減少するトレンチ幅の減少率は、特に限定されないが、セル領域側で大きく、非セル領域側で小さくてもよく、一定であってもよい。なお、トレンチ幅の減少率が、セル領域側で大きく非セル領域側で小さいという形態は、例えば、トレンチゲート側端部において、セル領域側から非セル領域側に向かう方向に、トレンチ幅の減少率が連続的に小さくなっていくものであってもよいし、トレンチゲート側端部が、トレンチ幅の減少率が互いに相違する複数の部分（それぞれの部分におけるトレンチ幅の減少率は一定である）を有しており、この複数の部分が、トレンチ幅の減少率が大きいものほどセル領域側に、トレンチ幅の減少率が小さいものほど非セル領域側に配置されているものであってもよい。半導体基板を平面視したときに、トレンチゲート側端部のセル領域側から非セル領域側に向かう方向にトレンチ幅が狭くなっている部分の輪郭は、直線状、曲線状または多段の階段状であってよい。 In the semiconductor device described above, the trench width at the end portion on the trench gate side may be narrowed in the direction from the cell region side to the non-cell region side. In this case, the portion where the trench width is narrowed in the direction from the cell region side to the non-cell region side coincides with the portion where the trench depth is shallow in the direction from the cell region side to the non-cell region side. Yes. The reduction rate of the trench width that decreases in the direction from the cell region side to the non-cell region side is designed according to the reduction rate of the trench depth that becomes shallower in the direction from the cell region side to the non-cell region side. The shallower the portion, the narrower the trench width. The reduction rate of the trench width that decreases in the direction from the cell region side toward the non-cell region side is not particularly limited, but may be large on the cell region side, small on the non-cell region side, or constant. It should be noted that the reduction rate of the trench width is large on the cell region side and small on the non-cell region side, for example, at the trench gate side end, the trench width decreases in the direction from the cell region side to the non-cell region side. The rate may be continuously reduced, or the trench gate side end portion may have a plurality of portions with different trench width reduction rates (the trench width reduction rate in each portion is constant). The plurality of portions may be arranged on the cell region side as the trench width reduction rate increases, and on the non-cell region side as the trench width reduction rate decreases. Good. When the semiconductor substrate is viewed in plan, the outline of the portion where the trench width becomes narrower in the direction from the cell region side to the non-cell region side at the end portion on the trench gate side is linear, curved, or multi-stepped. It may be.

半導体装置の製造工程においてエッチングを行うと、トレンチ幅が広い部分ほど、トレンチ深さが深くなる。上記のようにトレンチゲート側端部において、セル領域側から非セル領域側に向かう方向にトレンチ幅が狭くなるとともに、セル領域側から非セル領域側に向かう方向にトレンチ深さが浅くなっている半導体装置を製造する場合、セル領域側から非セル領域側に向かう方向にトレンチ深さを浅くするために、数段階のエッチングを行う必要がない。少ない回数のエッチングによってトレンチゲート側端面を傾斜させることが可能となる。 When etching is performed in the manufacturing process of the semiconductor device, the trench depth increases as the trench width increases. As described above, the trench width becomes narrower in the direction from the cell region side to the non-cell region side and the trench depth becomes shallower in the direction from the cell region side to the non-cell region side at the trench gate side end. When manufacturing a semiconductor device, it is not necessary to perform several steps of etching in order to reduce the trench depth in the direction from the cell region side to the non-cell region side. The end face on the trench gate side can be inclined by a small number of etchings.

トレンチゲートは、セル領域側にのみ形成されていてもよいし、セル領域側から非セル領域側まで延びていてもよい。セル領域側から非セル領域側に向かう方向にトレンチ幅が狭くなっており、トレンチ深さが浅くなっているトレンチゲート側端部は、セル領域内に形成されていてもよいし、非セル領域内に形成されていてもよい。 The trench gate may be formed only on the cell region side, or may extend from the cell region side to the non-cell region side. The trench width narrows in the direction from the cell region side to the non-cell region side, and the trench gate side end portion where the trench depth is shallow may be formed in the cell region, or the non-cell region It may be formed inside.

トレンチゲートの側端面とトレンチゲートの底面によってトレンチゲートの内側（ゲート電極側）に成される角の角度はθ_１であり、トレンチゲートの側端面と半導体基板の表面によってトレンチゲートの外側（トレンチゲートに接する半導体基板側）に成される角の角度はθ_２であり、トレンチゲートの長手方向に沿って伸びる側面と半導体基板の表面によってトレンチゲートの外側（トレンチゲートに接する半導体基板側）に成される角の角度はθ_３である場合に、θ_１およびθ_２は、θ_３よりも大きいことが好ましい。トレンチゲートの底面からトレンチゲート側端面に連なるトレンチゲート側端部の下端曲がり部、およびトレンチゲート側端面から半導体基板の表面側に連なるトレンチゲート側端部の上端曲がり部が、緩やかに湾曲した状態となるため、トレンチゲート側端部の下端曲がり部または上端曲がり部に電解が集中することが抑制される。 Angle of the corner to be made on the inside of the trench gate (gate electrode side) by the bottom surface of the side end surface and the trench gate trench gate is theta _1, outside the trench gate by the side end face and the surface of the semiconductor substrate of the trench gate (trench The angle of the angle formed on the side of the semiconductor substrate in contact with the gate is θ ₂ , and on the outside of the trench gate (on the side of the semiconductor substrate in contact with the trench gate) by the side surface extending along the longitudinal direction of the trench gate and the surface of the semiconductor substrate When the angle formed is θ ₃ , θ ₁ and θ ₂ are preferably larger than θ ₃ . The lower end bent portion of the trench gate side end portion connected from the bottom surface of the trench gate to the trench gate side end surface, and the upper end bent portion of the trench gate side end portion connected from the trench gate side end surface to the surface side of the semiconductor substrate are gently curved. Therefore, the concentration of electrolysis at the lower end bent portion or the upper end bent portion of the end portion on the trench gate side is suppressed.

上端曲がり部は曲面であってもよい。また、下端曲がり部は曲面であってもよい。これによって、上端曲がり部または下端曲がり部をより緩やかな形状とすることができる。すなわち、上端曲がり部が曲面である場合、トレンチゲートの側端面と半導体基板の表面が成す角度θ_２をより大きくすることができる。同様に、下端曲がり部が曲面である場合、トレンチゲートの側端面とトレンチゲートの底面が成す角度θ_１を大きくすることができる。このため、上端曲がり部または下端曲がり部への電解集中を抑制する効果をより高くすることができる。 The upper end bending portion may be a curved surface. Further, the lower end bent portion may be a curved surface. As a result, the upper end bent portion or the lower end bent portion can be made more gentle. That is, when the upper end bent portion is a curved surface, the angle θ ₂ formed by the side end surface of the trench gate and the surface of the semiconductor substrate can be further increased. Similarly, when the lower end bent portion is a curved surface, the angle θ ₁ formed by the side end face of the trench gate and the bottom face of the trench gate can be increased. For this reason, the effect which suppresses the electrolytic concentration to an upper end bending part or a lower end bending part can be made higher.

トレンチゲート側端面のゲート絶縁膜は、その他の部分のゲート絶縁膜よりも厚くなっていてもよい。トレンチゲートの側端面に接する半導体層は、その周囲の半導体層よりも不純物濃度が高くてもよい。このような構成によれば、トレンチゲート側端部への電解集中を抑制する効果が大きくなる。また、高濃度の不純物層に接するゲート絶縁膜は厚くなることから、ゲート絶縁膜の厚みを変えても簡易な製造工程で製造することができる。 The gate insulating film on the end face on the trench gate side may be thicker than the gate insulating film in other portions. The semiconductor layer in contact with the side end surface of the trench gate may have a higher impurity concentration than the surrounding semiconductor layer. According to such a configuration, the effect of suppressing the electrolytic concentration on the trench gate side end portion is increased. Further, since the gate insulating film in contact with the high concentration impurity layer becomes thick, it can be manufactured by a simple manufacturing process even if the thickness of the gate insulating film is changed.

本願に係る半導体装置は、トレンチゲート型の半導体装置であればよい。トレンチゲート型の半導体装置としては、例えば、ＩＧＢＴ、ＭＯＳＦＥＴ等が挙げられる。また、半導体装置を平面視したときのトレンチゲートの全体的な形状や配置について特に限定されない。例えば、略直線状の複数のトレンチゲートが平行に配置されていてもよいし、曲線部分を含むトレンチゲートであってもよい。例えば、トレンチゲートが曲線状である場合には、トレンチゲートが描く曲線ベクトルの方向が長手方向である。 The semiconductor device according to the present application may be a trench gate type semiconductor device. Examples of the trench gate type semiconductor device include an IGBT and a MOSFET. Further, the overall shape and arrangement of the trench gate when the semiconductor device is viewed in plan are not particularly limited. For example, a plurality of substantially straight trench gates may be arranged in parallel, or may be a trench gate including a curved portion. For example, when the trench gate is curved, the direction of the curve vector drawn by the trench gate is the longitudinal direction.

図１に示すように、実施例１に係る半導体装置１０は、セル領域１１０と、非セル領域１０１とを含む半導体基板１００を備えている。セル領域１１０は、半導体基板１００の中央部に配置されており、非セル領域１０１はセル領域１１０の周囲を取り囲んでいる。半導体装置１０のセル領域１１０には、トレンチゲート型のＩＧＢＴが形成されている。非セル領域１０１の表面には、ゲート配線１０３およびゲートパッド１０５が形成されている。 As shown in FIG. 1, the semiconductor device 10 according to the first embodiment includes a semiconductor substrate 100 including a cell region 110 and a non-cell region 101. The cell region 110 is disposed in the center of the semiconductor substrate 100, and the non-cell region 101 surrounds the cell region 110. A trench gate type IGBT is formed in the cell region 110 of the semiconductor device 10. On the surface of the non-cell region 101, a gate wiring 103 and a gate pad 105 are formed.

図２に示すように、セル領域１１０には、複数のトレンチゲート１２０が形成されている。複数のトレンチゲート１２０は、半導体装置１０を平面視したときに線状であり、いずれも同じ大きさ、同じ形状である。複数のトレンチゲート１２０は、長手方向がｘ軸に平行になるように配置されている。なお、図１および図２では、半導体基板１００の表面に形成された絶縁層１１６および表面電極（エミッタ電極）については、図示を省略している。 As shown in FIG. 2, a plurality of trench gates 120 are formed in the cell region 110. The plurality of trench gates 120 are linear when the semiconductor device 10 is viewed in plan, and all have the same size and the same shape. The plurality of trench gates 120 are arranged such that the longitudinal direction is parallel to the x-axis. 1 and 2, the insulating layer 116 and the surface electrode (emitter electrode) formed on the surface of the semiconductor substrate 100 are not shown.

図３〜図６に示すように、半導体基板１００は、ｎ型のドリフト層１１１、ｐ型のボディ層１１２、ｎ^＋型のエミッタ層１１７、ｐ型の周辺層１３０を備えている。図示しないが、半導体基板１００の裏面側には、ｐ^＋型のコレクタ層がさらに備えられている。トレンチゲート１２０は、トレンチ１１５と、トレンチ１１５の内壁に形成されたゲート絶縁膜１１４と、ゲート絶縁膜１１４に覆われた状態でトレンチ１１５内に充填されているゲート電極１１３とを備えている。ゲート電極１１３は、ゲート配線１０３およびゲートパッド１０５と電気的に接続している。トレンチゲート１２０は、セル領域１１０から非セル領域１０１まで伸びている。セル領域１１０では、トレンチゲート１２０は、半導体基板１００の表面側から、ボディ層１１２およびエミッタ層１１７を貫通してドリフト層１１１に達している。エミッタ層１１７は、トレンチゲート１２０の長手方向（ｘ軸方向）に沿って延びており、トレンチゲート１２０のゲート絶縁膜１１４と接している。非セル領域１０１では、トレンチゲート１２０のトレンチ深さは、周辺層１３０よりも浅く、トレンチゲート１２０は、周辺層１３０の下方に位置するドリフト層１１１には到達していない。周辺層１３０は、ボディ層１１２よりも半導体基板１００の深い位置まで形成されている。周辺層１３０は、セル領域１１０内には形成されていない。半導体基板１００の上面には、絶縁層１１６が形成されている。なお、図３〜図６では、半導体基板１００の表面に形成された表面電極（エミッタ電極）および裏面に形成された裏面電極（コレクタ電極）についても、図示を省略している。 As shown in FIGS. 3 to 6, the semiconductor substrate 100 includes an n-type drift layer 111, a p-type body layer 112, an n ⁺ -type emitter layer 117, and a p-type peripheral layer 130. Although not shown, a p ⁺ -type collector layer is further provided on the back side of the semiconductor substrate 100. The trench gate 120 includes a trench 115, a gate insulating film 114 formed on the inner wall of the trench 115, and a gate electrode 113 filled in the trench 115 while being covered with the gate insulating film 114. The gate electrode 113 is electrically connected to the gate wiring 103 and the gate pad 105. The trench gate 120 extends from the cell region 110 to the non-cell region 101. In the cell region 110, the trench gate 120 reaches the drift layer 111 through the body layer 112 and the emitter layer 117 from the surface side of the semiconductor substrate 100. The emitter layer 117 extends along the longitudinal direction (x-axis direction) of the trench gate 120 and is in contact with the gate insulating film 114 of the trench gate 120. In the non-cell region 101, the trench depth of the trench gate 120 is shallower than that of the peripheral layer 130, and the trench gate 120 does not reach the drift layer 111 located below the peripheral layer 130. The peripheral layer 130 is formed to a position deeper in the semiconductor substrate 100 than the body layer 112. The peripheral layer 130 is not formed in the cell region 110. An insulating layer 116 is formed on the upper surface of the semiconductor substrate 100. 3 to 6, illustration of the front surface electrode (emitter electrode) formed on the surface of the semiconductor substrate 100 and the back surface electrode (collector electrode) formed on the back surface is also omitted.

図３〜図６に示すように、トレンチゲート１２０は、トレンチ深さが略一定である第１領域１２１と、セル領域１１０側から非セル領域１０１側に向かう方向（ｘ軸方向）にトレンチ深さが浅くなっている第２領域１２２とを備えている。第２領域１２２は、非セル領域１０１内に形成されており、周辺層１３０に接している。第１領域１２１では、トレンチ幅（ｙ軸方向の幅）は略一定であり、第２領域１２２では、トレンチ幅はセル領域１１０側から非セル領域１０１側に向かう方向に狭くなっている。すなわち、第２領域１２２は、トレンチゲート側端部であり、セル領域側から非セル領域側に向かう方向にトレンチ幅が狭くなるとともに、セル領域側から非セル領域側に向かう方向にトレンチ深さが浅くなっている。図２に示すように、第２領域１２２におけるトレンチ幅減少率は一定であり、直線的にトレンチ幅が狭くなっている。第２領域１２２において、トレンチ幅の減少率は、トレンチ深さの減少率に応じて設計されており、トレンチ深さが浅い部分ほど、トレンチ幅が狭くなっている。 As shown in FIGS. 3 to 6, the trench gate 120 includes a first region 121 having a substantially constant trench depth and a trench depth in the direction from the cell region 110 side to the non-cell region 101 side (x-axis direction). And a second region 122 that is shallow. The second region 122 is formed in the non-cell region 101 and is in contact with the peripheral layer 130. In the first region 121, the trench width (width in the y-axis direction) is substantially constant, and in the second region 122, the trench width is narrowed in the direction from the cell region 110 side to the non-cell region 101 side. That is, the second region 122 is an end portion on the trench gate side, the trench width decreases in the direction from the cell region side to the non-cell region side, and the trench depth in the direction from the cell region side to the non-cell region side. Is getting shallower. As shown in FIG. 2, the trench width reduction rate in the second region 122 is constant, and the trench width is linearly narrowed. In the second region 122, the reduction rate of the trench width is designed in accordance with the reduction rate of the trench depth, and the trench width becomes narrower as the trench depth becomes shallower.

図３に示すように、トレンチゲート１２０の側端面１４２は略直線状に傾斜している。トレンチゲート１２０の側端面１４２とトレンチゲート１２０の底面１４１が成す角（トレンチゲート１２０の内側に成される角）の角度はθ_１である。角度θ_１は、トレンチゲート１２０の底面１４１から側端面１４２に連なる下端曲がり部１４７（側端面１４２の下端）の角度を示している。周辺層１３０の表面１４３は半導体基板１００の表面１４４と一致しており、側端面１４２と半導体基板１００の表面１４４が成す角（トレンチゲート１２０の外側に成される角）は、側端面１４２と周辺層１３０の表面１４３が成す角に等しく、その角度はθ_２である。角度θ_２は、トレンチゲート１２０の側端面１４２から半導体基板１００の表面側に連なる上端曲がり部１４８（側端面１４２の上端）の角度を示している。図４に示すように、セル領域１１０において、トレンチゲート１２０の長手方向（ｘ軸方向）に沿って伸びる側面１４５と半導体基板１００の表面１４４が成す角（トレンチゲート１２０の内側に成される角）の角度はθ_３である。図３に示すように、本実施例では、θ_１およびθ_２は、鈍角であり、θ_３は、ほぼ直角である。θ_１およびθ_２は、θ_３よりも大きい（θ_１，θ_２＞θ_３）。 As shown in FIG. 3, the side end surface 142 of the trench gate 120 is inclined substantially linearly. Angle of the corner bottom surface 141 of the side end face 142 and the trench gate 120 forms a trench gate 120 (angle made inside the trench gate 120) is theta _1. The angle θ ₁ indicates the angle of the lower end bent portion 147 (the lower end of the side end surface 142) that continues from the bottom surface 141 of the trench gate 120 to the side end surface 142. The surface 143 of the peripheral layer 130 coincides with the surface 144 of the semiconductor substrate 100, and the angle formed by the side end surface 142 and the surface 144 of the semiconductor substrate 100 (the angle formed outside the trench gate 120) is equal to the angular surface 143 of the peripheral layer 130 forms, the angle is theta _2. The angle θ ₂ indicates the angle of the upper end bent portion 148 (the upper end of the side end surface 142) that extends from the side end surface 142 of the trench gate 120 to the surface side of the semiconductor substrate 100. As shown in FIG. 4, in the cell region 110, an angle formed by a side surface 145 extending along the longitudinal direction (x-axis direction) of the trench gate 120 and the surface 144 of the semiconductor substrate 100 (an angle formed inside the trench gate 120). ) Is θ ₃ . As shown in FIG. 3, in this example, θ ₁ and θ ₂ are obtuse angles, and θ ₃ is substantially a right angle. θ ₁ and θ ₂ are larger than θ ₃ (θ ₁ , θ ₂ > θ ₃ ).

上記のとおり、本実施例に係る半導体装置１０では、トレンチゲート１２０は、トレンチゲート側端部である第２領域１２２を備えており、第２領域１２２では、トレンチ深さがセル領域１１０側から非セル領域１０１側に向かう方向に浅くなっている。これによって、トレンチゲート１２０の側端面１４２がトレンチゲート１２０の底面１４１および半導体基板１００の表面１４４に対して直線状に傾斜している。従来のようにトレンチゲートの側端面が底面１４１および表面１４４に対してほぼ垂直に形成されていた半導体装置と比較すると、本実施例に係る半導体装置１０では、トレンチゲート１２０の下端曲がり部１４７の角度θ_１および上端曲がり部１４８の角度θ_１は鈍角となっており、従来よりも明らかに大きい。このため、下端曲がり部１４７および上端曲がり部１４８に電解が集中することを抑制することができる。 As described above, in the semiconductor device 10 according to the present embodiment, the trench gate 120 includes the second region 122 that is the end portion on the trench gate side. In the second region 122, the trench depth is from the cell region 110 side. It is shallow in the direction toward the non-cell region 101 side. As a result, the side end surface 142 of the trench gate 120 is inclined linearly with respect to the bottom surface 141 of the trench gate 120 and the surface 144 of the semiconductor substrate 100. Compared with the semiconductor device in which the side end surface of the trench gate is formed substantially perpendicular to the bottom surface 141 and the surface 144 as in the conventional case, in the semiconductor device 10 according to the present embodiment, the lower end bent portion 147 of the trench gate 120 is angle theta ₁ angle theta ₁ and upper bend 148 is obtuse, clearly greater than the prior art. For this reason, it can suppress that electrolysis concentrates on the lower end bent part 147 and the upper end bent part 148.

また、第２領域１２２では、さらに、トレンチ幅がセル領域１１０側から非セル領域１０１側に向かう方向に狭くなっており、トレンチ幅の減少率は、トレンチ深さの減少率に応じて設計されている。このように設計されているため、エッチングによってトレンチを形成する場合に、トレンチ幅が狭いほどトレンチ深さが浅くなる性質を利用して、簡易に側端面１４２を傾斜させることができる。本実施例によれば、簡易な製造工程で製造可能な、電解集中を抑制できるトレンチゲート１２０を備えた半導体装置１０を提供することができる。 Further, in the second region 122, the trench width is further narrowed in the direction from the cell region 110 side to the non-cell region 101 side, and the reduction rate of the trench width is designed according to the reduction rate of the trench depth. ing. Since it is designed in this way, when the trench is formed by etching, the side end face 142 can be easily inclined by utilizing the property that the trench depth becomes shallower as the trench width becomes narrower. According to the present embodiment, it is possible to provide the semiconductor device 10 including the trench gate 120 that can be manufactured by a simple manufacturing process and that can suppress the concentration of electrolysis.

実施例２に係る半導体装置２０は、図７，８に示すように、トレンチゲート２２０の側端部２２２，２２３の形状およびこれに接する周辺層２３０の形状が実施例１と相違している。その他の構成については、実施例１において説明した半導体装置１０と同様であるから、重複説明を省略する。 7 and 8, the semiconductor device 20 according to the second embodiment is different from the first embodiment in the shape of the side end portions 222 and 223 of the trench gate 220 and the shape of the peripheral layer 230 in contact therewith. The other configuration is the same as that of the semiconductor device 10 described in the first embodiment, and thus redundant description is omitted.

トレンチゲート２２０は、トレンチ深さが略一定である第１領域２２１と、セル領域１１０側から非セル領域１０１側に向かう方向にトレンチ深さが浅くなっている第２領域２２２および第３領域２２３を備えている。第１領域１２１では、トレンチ幅（ｙ軸方向の幅）は略一定であり、第２領域２２２および第３領域２２３では、トレンチ幅はセル領域１１０側から非セル領域１０１側に向かう方向に狭くなっている。すなわち、第２領域２２２および第３領域２２３は、トレンチゲート側端部である。図７に示すように、第２領域２２２におけるトレンチ幅減少率は一定であり、直線的にトレンチ幅が狭くなっている。また、第３領域２２３におけるトレンチ幅減少率は一定であり、直線的にトレンチ幅が狭くなっている。第２領域２２２におけるトレンチ幅減少率ａ１は、第３領域２２３におけるトレンチ幅減少率ａ２よりも大きい。第２領域２２２および第３領域２２３において、トレンチ幅の減少率はトレンチ深さの減少率に応じて設計されている。 The trench gate 220 includes a first region 221 in which the trench depth is substantially constant, and a second region 222 and a third region 223 in which the trench depth is shallow in the direction from the cell region 110 side toward the non-cell region 101 side. It has. In the first region 121, the trench width (width in the y-axis direction) is substantially constant, and in the second region 222 and the third region 223, the trench width is narrow in the direction from the cell region 110 side to the non-cell region 101 side. It has become. That is, the second region 222 and the third region 223 are trench gate side end portions. As shown in FIG. 7, the trench width reduction rate in the second region 222 is constant, and the trench width is linearly narrowed. The trench width reduction rate in the third region 223 is constant, and the trench width is linearly narrowed. The trench width reduction rate a1 in the second region 222 is larger than the trench width reduction rate a2 in the third region 223. In the second region 222 and the third region 223, the reduction rate of the trench width is designed according to the reduction rate of the trench depth.

上記のようにトレンチゲート側端部２２２，２２３を設計すると、図８に示すように、側端面２４２を緩やかな曲面状にすることができる。トレンチゲート２２０の側端部の下端曲がり部２４７（側端面２４２の下端）および上端曲がり部２４８（側端面２４２の上端）の形状をより緩やかにすることができる。 When the trench gate side end portions 222 and 223 are designed as described above, the side end surface 242 can be formed in a gently curved shape as shown in FIG. The shapes of the lower end bent portion 247 (the lower end of the side end surface 242) and the upper end bent portion 248 (the upper end of the side end surface 242) of the side end portion of the trench gate 220 can be made gentler.

上記のとおり、実施例２に係る半導体装置２０は、トレンチゲート２２０の側端部２２２，２２３の下端曲がり部２４７および上端曲がり部２４８の形状が実施例１に係る半導体装置１０より緩やかな形状となっている。図８において、トレンチゲート２２０の側端面２２４とトレンチゲート２２０の底面１４１が成す角（トレンチゲート２２０の内側に成される角）の角度は、図３に示すθ_１より大きい。同様に、図８において、側端面２２４と半導体基板１００の表面１４４が成す角（トレンチゲート２２０の外側に成される角）の角度は、図３に示すθ_２より大きい。このため、実施例２によれば、実施例１よりも、下端曲がり部２４７および上端曲がり部２４８への電解集中を抑制する効果を高くすることができる。 As described above, in the semiconductor device 20 according to the second embodiment, the shapes of the lower end bent portion 247 and the upper end bent portion 248 of the side end portions 222 and 223 of the trench gate 220 are more gradual than the semiconductor device 10 according to the first embodiment. It has become. 8, the angle formed by the side end surface 224 of the trench gate 220 and the bottom surface 141 of the trench gate 220 (the angle formed inside the trench gate 220) is larger than θ ₁ shown in FIG. Similarly, in FIG. 8, the angle formed by the side end face 224 and the surface 144 of the semiconductor substrate 100 (the angle formed outside the trench gate 220) is larger than θ ₂ shown in FIG. For this reason, according to Example 2, the effect which suppresses the electrolytic concentration to the lower end bending part 247 and the upper end bending part 248 can be made higher than Example 1.

（変形例）
上記の実施例１，２において、トレンチゲート側端面のゲート絶縁膜の一部または全部を、その他の部分のゲート絶縁膜よりも厚くしてもよい。さらに、トレンチゲートの側端面に接する半導体層は、その周囲の半導体層よりも不純物濃度が高くてもよい。このような構成によれば、トレンチゲート側端部への電解集中がより抑制された半導体装置を、簡易な製造工程で製造することができる。 (Modification)
In the first and second embodiments, a part or all of the gate insulating film on the end face on the trench gate side may be thicker than the gate insulating film in other parts. Further, the semiconductor layer in contact with the side end face of the trench gate may have a higher impurity concentration than the surrounding semiconductor layer. According to such a configuration, a semiconductor device in which the concentration of electrolysis at the trench gate side end is further suppressed can be manufactured by a simple manufacturing process.

例えば、図９に示すように、側端面３４２のゲート絶縁膜３１４が、トレンチゲート１２０のゲート絶縁膜１１４よりも厚くなっていてもよい。また、側端面３４２に接する位置に、不純物濃度が高い半導体層である高濃度層３３０が形成されていてもよい。高濃度層３３０は、ｐ型の半導体層であってもよく、ｎ型の半導体層であってもよい。ｐ型、ｎ型のいずれの半導体層である場合においても、高濃度層３３０の不純物濃度は、周辺層１３０のｐ型の不純物濃度よりも高い。その他の構成については、実施例１において説明した半導体装置１０と同様であるから、重複説明を省略する。 For example, as shown in FIG. 9, the gate insulating film 314 on the side end face 342 may be thicker than the gate insulating film 114 of the trench gate 120. Further, a high concentration layer 330 which is a semiconductor layer having a high impurity concentration may be formed at a position in contact with the side end surface 342. The high concentration layer 330 may be a p-type semiconductor layer or an n-type semiconductor layer. In both the p-type and n-type semiconductor layers, the impurity concentration of the high concentration layer 330 is higher than the p-type impurity concentration of the peripheral layer 130. The other configuration is the same as that of the semiconductor device 10 described in the first embodiment, and thus redundant description is omitted.

図９に示す高濃度層３３０は、図１０に示すように、半導体装置の製造工程において、周辺層１３０の傾斜する部分３３２にイオン注入を行うことによって容易に形成することができる。従来のように、トレンチゲートの側端面が半導体基板の表面に対してほぼ垂直である場合と比較すると、斜面である部分３３２にイオン注入を行うことは、明らかに容易である。 As shown in FIG. 10, the high concentration layer 330 shown in FIG. 9 can be easily formed by performing ion implantation into the inclined portion 332 of the peripheral layer 130 in the manufacturing process of the semiconductor device. Compared to the case where the side end face of the trench gate is substantially perpendicular to the surface of the semiconductor substrate as in the prior art, it is clearly easier to perform ion implantation into the portion 332 that is a slope.

熱酸化によってゲート絶縁膜を形成する場合、不純物濃度が高い半導体層に接する部分では、不純物濃度が低い半導体層に接する部分よりもゲート絶縁膜が厚く形成される。このため、側端面３４２に接する部分に高濃度層３３０が存在する状態で熱酸化によってゲート絶縁膜を形成すると、側端面３４２の厚いゲート絶縁膜３１４と底面１４１等の薄いゲート絶縁膜１１４を同じ工程で形成することができる。なお、図９では、実施例１に係る半導体装置１０に高濃度層３３０等を形成した場合を例示して説明したが、実施例２に係る半導体装置２０にも同様に高濃度層３３０を適用できることは明らかである。 In the case where the gate insulating film is formed by thermal oxidation, the gate insulating film is formed thicker in the portion in contact with the semiconductor layer with a high impurity concentration than in the portion in contact with the semiconductor layer with a low impurity concentration. For this reason, when the gate insulating film is formed by thermal oxidation in a state where the high concentration layer 330 exists in the portion in contact with the side end face 342, the thick gate insulating film 314 on the side end face 342 and the thin gate insulating film 114 such as the bottom face 141 are the same. It can be formed in a process. 9 illustrates the case where the high concentration layer 330 and the like are formed in the semiconductor device 10 according to the first embodiment. However, the high concentration layer 330 is similarly applied to the semiconductor device 20 according to the second embodiment. Obviously we can do it.

以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。 As mentioned above, although the Example of this invention was described in detail, these are only illustrations and do not limit a claim. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.

本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.

１０，２０半導体装置
１００半導体基板
１０１非セル領域
１０３ゲート配線
１０５ゲートパッド
１１０セル領域
１１１ドリフト層
１１２ボディ層
１１３ゲート電極
１１４，３１４ゲート絶縁膜
１１５トレンチ
１１６絶縁層
１１７エミッタ層
１２０，２２０トレンチゲート
１２１，２２１第１領域
１２２，２２２第２領域
１３０周辺層
１４１底面
１４２，２４２，３４２側端面
１４３周辺層の表面
１４４半導体基板の表面
１４５側面
１４７，２４７下端曲がり部
１４８，２４８上端曲がり部
２３０周辺層
３３０高濃度層
３３２部分

10, 20 Semiconductor device 100 Semiconductor substrate 101 Non-cell region 103 Gate wiring 105 Gate pad 110 Cell region 111 Drift layer 112 Body layer 113 Gate electrode 114, 314 Gate insulating film 115 Trench 116 Insulating layer 117 Emitter layer 120, 220 Trench gate 121 , 221 First region 122, 222 Second region 130 Peripheral layer 141 Bottom surface 142, 242, 342 Side end surface 143 Peripheral layer surface 144 Semiconductor substrate surface 145 Side surface 147, 247 Lower end bent portion 148, 248 Upper end bent portion 230 Peripheral layer 330 High concentration layer 332 part

Claims

A semiconductor region having a cell region and a non-cell region;
A trench formed in at least a cell region of a semiconductor substrate and having a trench, a gate insulating film formed on the inner wall of the trench, and a gate electrode filled in the trench while being covered with the gate insulating film A semiconductor device having a gate,
A semiconductor device in which an end of a trench gate in a longitudinal direction has a shallow trench depth in a direction from a cell region side to a non-cell region side.

The end in the longitudinal direction of the trench gate has a trench width that narrows in the direction from the cell region side to the non-cell region side, and a trench depth that decreases in the direction from the cell region side to the non-cell region side. The semiconductor device according to claim 1.

The angle of the angle formed inside the trench gate by the longitudinal end face of the trench gate and the bottom surface of the trench gate is θ ₁ ,
The angle formed by the end face and the surface of the semiconductor substrate on the outside of the trench gate is θ ₂ ,
The angle formed on the outside of the trench gate by the side surface extending along the longitudinal direction of the trench gate and the surface of the semiconductor substrate is θ ₃ ,
The semiconductor device according to claim 1, wherein θ ₁ and θ ₂ are larger than θ ₃ .

The semiconductor device according to claim 1, wherein an upper end of an end surface in the longitudinal direction of the trench gate is a curved surface.

The semiconductor device according to claim 1, wherein a lower end of an end surface in the longitudinal direction of the trench gate is a curved surface.

The semiconductor device according to claim 2, wherein a decreasing rate of the trench width that decreases in a direction from the cell region side toward the non-cell region side is large on the cell region side and small on the non-cell region side.

The semiconductor device according to claim 2, wherein the rate of decrease of the trench width that decreases in the direction from the cell region side toward the non-cell region side is constant.

The gate insulating film on the end face in the longitudinal direction of the trench gate is thicker than the gate insulating film in other parts,
The semiconductor device according to claim 1, wherein the semiconductor layer in contact with the end face in the longitudinal direction of the trench gate has a higher impurity concentration than the surrounding semiconductor layer.