JP2010161240A - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
JP2010161240A
JP2010161240A JP2009002952A JP2009002952A JP2010161240A JP 2010161240 A JP2010161240 A JP 2010161240A JP 2009002952 A JP2009002952 A JP 2009002952A JP 2009002952 A JP2009002952 A JP 2009002952A JP 2010161240 A JP2010161240 A JP 2010161240A
Authority
JP
Japan
Prior art keywords
insulating layer
layer
semiconductor
region
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009002952A
Other languages
Japanese (ja)
Inventor
Atsushi Tanida
篤志 谷田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Priority to JP2009002952A priority Critical patent/JP2010161240A/en
Publication of JP2010161240A publication Critical patent/JP2010161240A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which stabilizes its characteristics and improves its breakdown voltage. <P>SOLUTION: In an active region A of the semiconductor device 2, a first insulating layer 18 is formed on at least part of the upside of a semiconductor layer 4. The first insulating layer 18 contains a termination material that terminates a dangling bond the semiconductor layer 4 has. In a breakdown voltage region B, a second insulating layer 20 made of a material different from the material of the first insulating layer 18 is formed on the upside of the semiconductor layer 4, and no first insulating layer 18 is formed. The insulation level of the second insulating layer 20 is determined to be higher than that of the first insulating layer 18. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置に関する。   The present invention relates to a semiconductor device.

ＩＧＢＴやＭＯＳＦＥＴなどのパワー半導体装置では、耐圧を向上するために、活性領域の外側を一巡するように耐圧領域が形成されている。この種の半導体装置では、半導体層に素子構造を作り込む際に、半導体層中にダングリングボンドが形成される。半導体層中にダングリングボンドが形成されると、半導体装置の特性が不安定となる。例えば、トレンチゲート電極が形成された半導体装置では、ゲートトレンチの内壁面に形成された絶縁膜と半導体層との界面にダングリングボンドが形成されることがある。この界面にダングリングボンドが形成されると、半導体装置の閾値電圧にばらつきが生じる。
上記の問題を解決するために、特許文献１，２の半導体装置では、ダングリングボンドを終端させる終端材料を含んだ絶縁膜（例えば、ＳｉＮ）が、半導体装置の表面を保護する保護膜として用いられている。このような絶縁膜を半導体層の上側に形成することで、半導体装置の表面を保護すると共に、半導体層中のダングリングボンドが終端され、半導体装置の特性の安定化が図られている。 In power semiconductor devices such as IGBTs and MOSFETs, in order to improve the breakdown voltage, the breakdown voltage region is formed so as to go around the outside of the active region. In this type of semiconductor device, dangling bonds are formed in the semiconductor layer when an element structure is formed in the semiconductor layer. When dangling bonds are formed in the semiconductor layer, the characteristics of the semiconductor device become unstable. For example, in a semiconductor device in which a trench gate electrode is formed, a dangling bond may be formed at the interface between the insulating film formed on the inner wall surface of the gate trench and the semiconductor layer. When dangling bonds are formed at this interface, the threshold voltage of the semiconductor device varies.
In order to solve the above problem, in the semiconductor devices of Patent Documents 1 and 2, an insulating film (for example, SiN) containing a termination material that terminates dangling bonds is used as a protective film that protects the surface of the semiconductor device. It has been. By forming such an insulating film on the upper side of the semiconductor layer, the surface of the semiconductor device is protected and dangling bonds in the semiconductor layer are terminated to stabilize the characteristics of the semiconductor device.

特開２００８−５３５５９号公報JP 2008-53559 A 特開平９−４５７６６号公報JP-A-9-45766

特許文献１，２に開示された半導体装置では、活性領域と耐圧領域のそれぞれで、半導体層の上側にＳｉＮの絶縁膜が形成されている。ＳｉＮ膜は終端材料を含んでいるため多少の導電性を有し、絶縁性が低い。このため、耐圧領域の上側に形成されたＳｉＮの絶縁膜によって、耐圧領域の耐圧が低下するという問題があった。
本発明は、半導体装置の特性の安定化を図ることができるとともに、半導体装置の耐圧の低下を防止することができる半導体装置を提供することを目的とする。 In the semiconductor devices disclosed in Patent Documents 1 and 2, an SiN insulating film is formed above the semiconductor layer in each of the active region and the breakdown voltage region. Since the SiN film includes a termination material, it has some conductivity and low insulation. For this reason, there is a problem that the breakdown voltage of the breakdown voltage region is lowered by the SiN insulating film formed on the upper side of the breakdown voltage region.
An object of the present invention is to provide a semiconductor device that can stabilize the characteristics of the semiconductor device and can prevent a decrease in the breakdown voltage of the semiconductor device.

本発明の半導体装置は、活性領域と、その活性領域の外側を一巡する耐圧領域が形成された半導体層を備えている。活性領域では、半導体層の上側の少なくとも一部に第１絶縁層が形成されており、その第１絶縁層は半導体層が有するダングリングボンドを終端させる終端材料を含んでいる。耐圧領域では、半導体層の上側に第１絶縁層と異なる材料からなる第２絶縁層が形成される一方で第１絶縁層が形成されておらず、第２絶縁層が第１絶縁層より絶縁度が高くされている。
この半導体装置では、活性領域においては、半導体層の上側に終端材料を含む第１絶縁層が形成されているため、活性領域での半導体層中のダングリングボンドが終端され、半導体装置の特性を安定化することができる。一方、耐圧領域においては、半導体層の上側に終端材料を含む第１絶縁層が形成されていないため、耐圧領域での耐圧の低下が防止される。このため、この半導体装置によると、半導体装置の特性の安定化を図ることができるとともに、耐圧の低下を防止することができる。 The semiconductor device of the present invention includes an active region and a semiconductor layer in which a breakdown voltage region that goes around the outside of the active region is formed. In the active region, a first insulating layer is formed on at least a part of the upper side of the semiconductor layer, and the first insulating layer includes a termination material that terminates dangling bonds of the semiconductor layer. In the breakdown voltage region, a second insulating layer made of a material different from that of the first insulating layer is formed on the upper side of the semiconductor layer, while the first insulating layer is not formed, and the second insulating layer is insulated from the first insulating layer. The degree is high.
In this semiconductor device, since the first insulating layer including the termination material is formed above the semiconductor layer in the active region, the dangling bonds in the semiconductor layer in the active region are terminated, and the characteristics of the semiconductor device are improved. Can be stabilized. On the other hand, in the breakdown voltage region, since the first insulating layer including the termination material is not formed on the upper side of the semiconductor layer, a decrease in breakdown voltage in the breakdown voltage region is prevented. For this reason, according to this semiconductor device, it is possible to stabilize the characteristics of the semiconductor device and to prevent a decrease in breakdown voltage.

この半導体装置の活性領域では、さらに、第１絶縁層の上側に第２絶縁層を形成することができる。第１絶縁層の上側に第２絶縁層を形成することで、半導体装置を好適に保護することができる。
また、この第２絶縁層は、第１絶縁層が含んでいる終端材料が第２絶縁層側に拡散することを抑制する材料で形成されていることが好ましい。このように構成すると、第１絶縁層に含まれている終端材料が第２絶縁層側（上側）に拡散することが抑制され、半導体層中のダングリングボンドが終端され易くなる。 In the active region of the semiconductor device, a second insulating layer can be further formed on the first insulating layer. By forming the second insulating layer on the upper side of the first insulating layer, the semiconductor device can be suitably protected.
Moreover, it is preferable that this 2nd insulating layer is formed with the material which suppresses that the termination | terminus material which the 1st insulating layer contains diffuses to the 2nd insulating layer side. If comprised in this way, it will be suppressed that the termination material contained in the 1st insulating layer diffuses to the 2nd insulating layer side (upper side), and it will become easy to terminate the dangling bond in a semiconductor layer.

本発明の半導体装置によると、半導体装置の特性を安定化しつつ、半導体装置の耐圧の低下を防止することができる。   According to the semiconductor device of the present invention, it is possible to prevent the breakdown voltage of the semiconductor device from being lowered while stabilizing the characteristics of the semiconductor device.

第１実施例のＩＧＢＴの断面図である。It is sectional drawing of IGBT of 1st Example. 第１実施例のＩＧＢＴの平面図（ただし、絶縁層及び表面電極等の図示を省略）である。It is a top view (however, illustration of an insulating layer, a surface electrode, etc. is abbreviate | omitted) of IGBT of 1st Example. 第１実施例の第１絶縁層１８の形成パターンを示す模式図である。It is a schematic diagram which shows the formation pattern of the 1st insulating layer 18 of 1st Example. 第１実施例のＩＧＢＴの製造工程を示すＩＧＢＴの断面図である。It is sectional drawing of IGBT which shows the manufacturing process of IGBT of 1st Example. 第１実施例のＩＧＢＴの製造工程を示すＩＧＢＴの断面図である。It is sectional drawing of IGBT which shows the manufacturing process of IGBT of 1st Example. 第１実施例のＩＧＢＴの製造工程を示すＩＧＢＴの断面図である。It is sectional drawing of IGBT which shows the manufacturing process of IGBT of 1st Example. 第２実施例の第１絶縁層１８の配置パターンを示す模式図である。It is a schematic diagram which shows the arrangement pattern of the 1st insulating layer 18 of 2nd Example. 第３実施例の第１絶縁層１８の形成パターンを示す模式図である。It is a schematic diagram which shows the formation pattern of the 1st insulating layer 18 of 3rd Example. 第４実施例の第１絶縁層１８の形成パターンを示す模式図である。It is a schematic diagram which shows the formation pattern of the 1st insulating layer 18 of 4th Example. 第５実施例の第１絶縁層１８の形成パターンを示す模式図である。It is a schematic diagram which shows the formation pattern of the 1st insulating layer 18 of 5th Example. 第６実施例の第１絶縁層１８の形成パターンを示す模式図である。It is a schematic diagram which shows the formation pattern of the 1st insulating layer 18 of 6th Example. 第７実施例の第１絶縁層１８の形成パターンを示す模式図である。It is a schematic diagram which shows the formation pattern of the 1st insulating layer 18 of 7th Example.

まず、下記に説明する実施例の主要な特徴を最初に列記する。
（特徴１）第１絶縁層は、ＳｉＮである。
（特徴２）第２絶縁層は、終端材料を含まないポリイミドである。
（特徴３）ダングリングボンドの終端材料は、水素イオンである。
（特徴４）半導体装置は、ＩＧＢＴ又はＭＯＳＦＥＴである。 First, the main features of the embodiments described below are listed first.
(Feature 1) The first insulating layer is SiN.
(Feature 2) The second insulating layer is polyimide that does not include a termination material.
(Feature 3) The dangling bond termination material is hydrogen ions.
(Feature 4) The semiconductor device is an IGBT or a MOSFET.

第１実施例に係る半導体装置について説明する。本実施例の半導体装置は、絶縁ゲート型バイポーラトランジスタ(Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ)（以下、ＩＧＢＴという。)である。図１は、第１実施例のＩＧＢＴの概略断面図であり、図２のＩ−Ｉ線断面図である。図２は、第１実施例のＩＧＢＴの平面図である。ただし、図２では、半導体層の上面上に形成される絶縁層及び表面電極等の図示を省略している。図１，２に示すように、本実施例のＩＧＢＴ２は、半導体層４に活性領域Ａと耐圧領域Ｂが形成されている。耐圧領域Ｂは、活性領域Ａの外側を取り囲むように一巡している。   A semiconductor device according to the first embodiment will be described. The semiconductor device of this embodiment is an insulated gate bipolar transistor (hereinafter referred to as IGBT). FIG. 1 is a schematic cross-sectional view of the IGBT of the first embodiment, and is a cross-sectional view taken along the line II of FIG. FIG. 2 is a plan view of the IGBT of the first embodiment. However, in FIG. 2, illustration of an insulating layer, a surface electrode, and the like formed on the upper surface of the semiconductor layer is omitted. As shown in FIGS. 1 and 2, in the IGBT 2 of this embodiment, an active region A and a withstand voltage region B are formed in the semiconductor layer 4. The breakdown voltage region B makes a round so as to surround the outside of the active region A.

まず、活性領域Ａにおける半導体層４の構造について説明する。図１に示すように、活性領域Ａの半導体層４には、複数のゲートトレンチ１２０が形成されている。ゲートトレンチ１２０の壁面には、ゲート絶縁膜１６が形成されている。ゲート絶縁膜１６内には、トレンチゲート電極１２が形成されている。半導体層４の上面４ａに臨む領域には、ｎ型のエミッタ領域８ｂと、ｐ型のボディコンタクト領域８ａが選択的に形成されている。エミッタ領域８ｂは、ゲート絶縁膜１６と接するように形成されている。ボディコンタクト領域８ａは、２つのエミッタ領域８ｂの間に形成されている。エミッタ領域８ｂとボディコンタクト領域８ａの下側には、ｐ型のボディ層８が形成されている。ボディ層８は、ゲートトレンチ１２０の下端より浅い位置まで形成されている。ボディコンタクト領域８ａ内のｐ型不純物濃度は、ボディ層８内のｐ型不純物濃度よりも高い。ボディ層８の外周側にボディ層８を包むように、ｐ＋型のガードリング１０が形成されている。ボディ層８の下側には、ｎ−型のドリフト層６が形成されている。ｎ−型のドリフト層６は、ボディ層８によってエミッタ領域８ｂから分離されている。ｎ−型のドリフト層６の下側には、ｎ＋型のバッファ層４４が形成されている。ｎ＋型のバッファ層４４は、ｎ−型のドリフト層６によってボディ層８から分離されている。ｎ＋型のバッファ層４４の下側（半導体層４の下面４ｂに臨む領域）には、ｐ＋型のコレクタ層４２が形成されている。コレクタ層４２は、ｎ＋型のバッファ層４４によってｎ−型のドリフト層６から分離されている。 First, the structure of the semiconductor layer 4 in the active region A will be described. As shown in FIG. 1, a plurality of gate trenches 120 are formed in the semiconductor layer 4 in the active region A. A gate insulating film 16 is formed on the wall surface of the gate trench 120. A trench gate electrode 12 is formed in the gate insulating film 16. In a region facing the upper surface 4a of the semiconductor layer 4, an n-type emitter region 8b and a p-type body contact region 8a are selectively formed. The emitter region 8 b is formed so as to be in contact with the gate insulating film 16. The body contact region 8a is formed between the two emitter regions 8b. A p-type body layer 8 is formed below the emitter region 8b and the body contact region 8a. The body layer 8 is formed to a position shallower than the lower end of the gate trench 120. The p-type impurity concentration in body contact region 8 a is higher than the p-type impurity concentration in body layer 8. A p + -type guard ring 10 is formed on the outer peripheral side of the body layer 8 so as to wrap the body layer 8. An n − type drift layer 6 is formed below the body layer 8. The n − type drift layer 6 is separated from the emitter region 8 b by the body layer 8. An n + type buffer layer 44 is formed below the n − type drift layer 6. The n + type buffer layer 44 is separated from the body layer 8 by the n − type drift layer 6. A p + -type collector layer 42 is formed below the n + -type buffer layer 44 (region facing the lower surface 4 b of the semiconductor layer 4). The collector layer 42 is separated from the n − type drift layer 6 by an n + type buffer layer 44.

耐圧領域Ｂの半導体層４には、上面４ａ側から順に、ｎ−型のドリフト層６、ｎ＋型のバッファ層４４、及びｐ＋型のコレクタ層４２が形成されている。これらは、それぞれ活性領域Ａのｎ−型のドリフト層６、ｎ＋型のバッファ層４４、及びｐ＋型のコレクタ層４２と同一の不純物濃度となっている。耐圧領域Ｂのｎ−型のドリフト層６には、２個のｐ＋型のガードリング１１が形成されている。ガードリング１１は、活性領域Ａの外側を一巡している（図２参照）。ガードリング１１は、半導体層４の上面４ａから下方に向かって伸びている。ガードリング１１の深さは、活性領域Ａに形成されたガードリング１０の深さと同一の深さとなっている。 In the semiconductor layer 4 in the breakdown voltage region B, an n − type drift layer 6, an n + type buffer layer 44, and a p + type collector layer 42 are formed in this order from the upper surface 4 a side. These have the same impurity concentration as the n − type drift layer 6, the n + type buffer layer 44, and the p + type collector layer 42 in the active region A, respectively. Two p + -type guard rings 11 are formed in the n − -type drift layer 6 in the breakdown voltage region B. The guard ring 11 goes around the outside of the active region A (see FIG. 2). The guard ring 11 extends downward from the upper surface 4 a of the semiconductor layer 4. The depth of the guard ring 11 is the same as the depth of the guard ring 10 formed in the active region A.

次に、半導体層４の上面４ａより上側の構造を説明する。活性領域Ａであって、半導体層４の上面４ａのうち内側のゲートトレンチ１２０（図１の左側の３つのゲートトレンチ１２０）の上部には、絶縁膜１３ａ，１３ｂが形成されている。また、半導体層４の上面４ａのうち内側のゲートトレンチ１２０の上方には、エミッタ電極１４が形成されている。エミッタ電極１４は、アルミニウム電極であり、絶縁膜１３ａ，１３ｂによってトレンチゲート電極１２と絶縁されている。エミッタ電極１４は、エミッタ領域８ｂとボディコンタクト領域８ａに接触している。エミッタ電極１４の上面には第１絶縁層１８が形成されている。第１絶縁層１８は、窒化シリコン膜（ＳｉＮ膜）であり、水素イオンを含有している。第１絶縁層１８に含まれる水素イオンは、半導体層４内のダングリングボンドを終端するために用いられる。図３は、エミッタ電極１４の上面に形成された第１絶縁層１８の形成パターンを示す平面図である。なお、図３では、図の見易さを考慮して、第１絶縁層１８が配された領域にハッチングを施している。図３に示すように、活性領域Ａ内には、第１絶縁層１８が相互に間隔を空けて均等に配置されている。
図１に示すように、エミッタ電極１４上に形成された第１絶縁層１８の上面と側面には、第２絶縁層２０が形成されている。第２絶縁層２０は、ポリイミドから形成され、水素イオンを含有していない。このため、第２絶縁層２０は、第１絶縁層１８より絶縁度が高くされている。また、第２絶縁層２０は、第１絶縁層１８に含まれる水素イオンが第２絶縁層２０側に拡散することを抑制している。すなわち、第１絶縁層１８に含まれる水素イオンは、第２絶縁層２０側よりエミッタ電極１４側に拡散し易くなっている。 Next, the structure above the upper surface 4a of the semiconductor layer 4 will be described. In the active region A, insulating films 13 a and 13 b are formed on the upper surface 4 a of the semiconductor layer 4 and on the inner gate trench 120 (three gate trenches 120 on the left side in FIG. 1). An emitter electrode 14 is formed on the upper surface 4 a of the semiconductor layer 4 above the inner gate trench 120. The emitter electrode 14 is an aluminum electrode and is insulated from the trench gate electrode 12 by the insulating films 13a and 13b. The emitter electrode 14 is in contact with the emitter region 8b and the body contact region 8a. A first insulating layer 18 is formed on the upper surface of the emitter electrode 14. The first insulating layer 18 is a silicon nitride film (SiN film) and contains hydrogen ions. Hydrogen ions contained in the first insulating layer 18 are used to terminate dangling bonds in the semiconductor layer 4. FIG. 3 is a plan view showing a formation pattern of the first insulating layer 18 formed on the upper surface of the emitter electrode 14. In FIG. 3, the region where the first insulating layer 18 is disposed is hatched in consideration of easy viewing. As shown in FIG. 3, in the active region A, the first insulating layers 18 are evenly arranged with a space between each other.
As shown in FIG. 1, a second insulating layer 20 is formed on the upper surface and side surfaces of the first insulating layer 18 formed on the emitter electrode 14. The second insulating layer 20 is made of polyimide and does not contain hydrogen ions. For this reason, the second insulating layer 20 has a higher degree of insulation than the first insulating layer 18. In addition, the second insulating layer 20 suppresses diffusion of hydrogen ions contained in the first insulating layer 18 toward the second insulating layer 20 side. That is, the hydrogen ions contained in the first insulating layer 18 are more likely to diffuse from the second insulating layer 20 side to the emitter electrode 14 side.

活性領域Ａであって、図１の最も右側（耐圧領域Ｂ側）のゲートトレンチ１２０より外側の領域では、半導体層４の上方に絶縁膜１３ｃが形成されている。絶縁膜１３ｃ上には表面ゲート電極１５が形成されている。表面ゲート電極１５はアルミニウム電極である。表面ゲート電極１５は、図１に示す最も右側のトレンチゲート電極１２と導電部１７を介して導通している。導通部１７の上面には絶縁膜１３ｂが形成されている。絶縁膜１３ｂ上には、エミッタ電極１４と表面ゲート電極１５を跨ぐように第１絶縁層１８が形成されている。第１絶縁層１８は、窒化シリコン膜（ＳｉＮ膜）であり、水素イオンを含有している。この第１絶縁層１８の上面と側面にも、第２絶縁層２０が形成されている。第２絶縁層２０は、ポリイミドから形成されており、水素イオンを含有していない。   In the active region A, the region outside the gate trench 120 on the rightmost side (withstand voltage region B side) in FIG. 1, an insulating film 13 c is formed above the semiconductor layer 4. A surface gate electrode 15 is formed on the insulating film 13c. The surface gate electrode 15 is an aluminum electrode. The surface gate electrode 15 is electrically connected to the rightmost trench gate electrode 12 shown in FIG. An insulating film 13 b is formed on the upper surface of the conduction portion 17. A first insulating layer 18 is formed on the insulating film 13 b so as to straddle the emitter electrode 14 and the surface gate electrode 15. The first insulating layer 18 is a silicon nitride film (SiN film) and contains hydrogen ions. A second insulating layer 20 is also formed on the top and side surfaces of the first insulating layer 18. The second insulating layer 20 is made of polyimide and does not contain hydrogen ions.

耐圧領域Ｂにおいては、半導体層４の上面４ａのうち、ガードリング１１が形成されていない領域の上方には、絶縁膜１３ｃが形成されている。ガードリング１１上には、表面電極２２が形成されている。表面電極２２はアルミニウム電極である。表面電極２２及び絶縁膜１３ｃ上には第２絶縁層２０が形成されている。第２絶縁層２０はポリイミドから形成されており、水素イオンを含有していない。   In the breakdown voltage region B, an insulating film 13c is formed on the upper surface 4a of the semiconductor layer 4 above a region where the guard ring 11 is not formed. A surface electrode 22 is formed on the guard ring 11. The surface electrode 22 is an aluminum electrode. A second insulating layer 20 is formed on the surface electrode 22 and the insulating film 13c. The second insulating layer 20 is made of polyimide and does not contain hydrogen ions.

次に、本実施例のＩＧＢＴの製造方法について説明する。まず、ドリフト層６と同一の不純物濃度を有する半導体基板を準備し、その半導体基板に上面側素子構造（すなわち、図１のエミッタ領域８ｂ、ボディコンタクト領域８ａ、ボディ層８、トレンチゲート電極１２、ゲート絶縁膜１６、ガードリング１０，１１、導電部１７、及び、絶縁膜１３ａ，ｂ，ｃ）を形成する。すなわち、半導体基板上に所望のパターンのマスクを形成し、その後、半導体基板の上面側から半導体基板にイオンを注入する。この工程を繰り返す（マスクのパターンは随時変更する）ことによって、エミッタ領域８ｂ、ボディコンタクト領域８ａ、ボディ層８、ガードリング１０，１１を形成する。次に、半導体基板上に所望のパターンのマスクを形成し、その後、半導体基板の上面側からＲＩＥ法によるエッチングを行う。これによって、ゲートトレンチ１２０を形成する。次に、熱酸化法等によってゲート絶縁膜１６を形成する。次に、ＣＶＤ法等によって、ゲートトレンチ１２０内にトレンチゲート電極１２及び導電部１７を形成する。次に、ＣＶＤ法等によって、絶縁膜１３ａ，１３ｂ，１３ｃを形成する。以上の工程により、半導体基板に上面側素子構造が形成される。   Next, the manufacturing method of IGBT of a present Example is demonstrated. First, a semiconductor substrate having the same impurity concentration as that of the drift layer 6 is prepared, and an upper surface side element structure (that is, an emitter region 8b, a body contact region 8a, a body layer 8, a trench gate electrode 12, The gate insulating film 16, the guard rings 10, 11, the conductive portion 17, and the insulating films 13a, b, c) are formed. That is, a mask having a desired pattern is formed on the semiconductor substrate, and then ions are implanted into the semiconductor substrate from the upper surface side of the semiconductor substrate. By repeating this process (the mask pattern is changed as needed), the emitter region 8b, the body contact region 8a, the body layer 8, and the guard rings 10 and 11 are formed. Next, a mask having a desired pattern is formed on the semiconductor substrate, and then etching is performed by RIE from the upper surface side of the semiconductor substrate. Thereby, the gate trench 120 is formed. Next, the gate insulating film 16 is formed by a thermal oxidation method or the like. Next, the trench gate electrode 12 and the conductive portion 17 are formed in the gate trench 120 by CVD or the like. Next, insulating films 13a, 13b, and 13c are formed by a CVD method or the like. Through the above steps, the upper surface side element structure is formed on the semiconductor substrate.

次に、上面側素子構造が形成された半導体基板の下面側に下面側素子構造（すなわち、バッファ層４４、コレクタ層４２）を形成する。具体的には、半導体基板の下面全体に、半導体基板の下面側から不純物を注入し、注入した不純物を活性化する処理を繰り返す。これによって、半導体基板の下面側にバッファ層４４とコレクタ層４２が形成される。上面側素子構造及び下面側素子構造の形成後に残る領域（半導体基板のうちエミッタ領域８ｂ、ボディコンタクト領域８ａ、ボディ層８、トレンチゲート電極１２、ガードリング１０，１１、バッファ層４４、コレクタ層４２以外の領域）がドリフト層６となる。   Next, the lower surface side element structure (that is, the buffer layer 44 and the collector layer 42) is formed on the lower surface side of the semiconductor substrate on which the upper surface side element structure is formed. Specifically, the process of injecting impurities into the entire lower surface of the semiconductor substrate from the lower surface side of the semiconductor substrate and activating the implanted impurities is repeated. Thereby, the buffer layer 44 and the collector layer 42 are formed on the lower surface side of the semiconductor substrate. Regions remaining after the formation of the upper surface side element structure and the lower surface side element structure (emitter region 8b, body contact region 8a, body layer 8, trench gate electrode 12, guard rings 10, 11, buffer layer 44, collector layer 42 of the semiconductor substrate) The region other than) is the drift layer 6.

次に、半導体基板上に表面電極（すなわち、エミッタ電極１４、表面ゲート電極１５、電極２２，２２）を形成する。具体的には、まず、半導体基板上にアルミニウム金属（表面電極の材料）をスパッタリングにより堆積する。次いで、堆積したアルミニウム金属上に所望のパターンのマスク（表面電極１４，１５，２２を形成しない領域に開口が形成されたマスク）を形成し、アルミニウム金属の一部をエッチングにより除去する。エッチング後にマスクを除去すると、図４に示すように表面電極１４，１５，２２が形成される。   Next, surface electrodes (that is, the emitter electrode 14, the surface gate electrode 15, and the electrodes 22 and 22) are formed on the semiconductor substrate. Specifically, first, aluminum metal (surface electrode material) is deposited on a semiconductor substrate by sputtering. Next, a mask having a desired pattern (a mask in which an opening is formed in a region where the surface electrodes 14, 15, 22 are not formed) is formed on the deposited aluminum metal, and a part of the aluminum metal is removed by etching. When the mask is removed after the etching, the surface electrodes 14, 15, and 22 are formed as shown in FIG.

次いで、図５に示されるように、表面電極１４，１５，２２が形成された半導体基板の上面全体に第１絶縁層１８を堆積する。具体的には、ＣＶＤ法によって第１絶縁層１８を堆積する。次いで、堆積した第１絶縁層１８上に所望のパターンのマスク（第１絶縁層１８を形成しない領域に開口が形成されたマスク）を形成し、第１絶縁層１８の一部をエッチングにより除去する。エッチング後にマスクを除去すると、図６に示すように、所望のパターンの第１絶縁層１８が形成される。   Next, as shown in FIG. 5, the first insulating layer 18 is deposited on the entire top surface of the semiconductor substrate on which the surface electrodes 14, 15, and 22 are formed. Specifically, the first insulating layer 18 is deposited by the CVD method. Next, a mask having a desired pattern (a mask in which an opening is formed in a region where the first insulating layer 18 is not formed) is formed on the deposited first insulating layer 18, and a part of the first insulating layer 18 is removed by etching. To do. When the mask is removed after the etching, the first insulating layer 18 having a desired pattern is formed as shown in FIG.

次いで、上述した第１絶縁膜１８と同様の方法によって、第２絶縁膜２０を形成する。すなわち、ＣＶＤ法等によって半導体基板の上面全体に第２絶縁層２０を堆積し、堆積した第２絶縁層２０上に所望のパターンのマスクを形成し、第２絶縁層２０の一部をエッチングにより除去する。エッチング後にマスクを除去すると、図１に示す状態となる。   Next, the second insulating film 20 is formed by the same method as the first insulating film 18 described above. That is, the second insulating layer 20 is deposited on the entire upper surface of the semiconductor substrate by a CVD method or the like, a mask having a desired pattern is formed on the deposited second insulating layer 20, and a part of the second insulating layer 20 is etched. Remove. When the mask is removed after the etching, the state shown in FIG. 1 is obtained.

ここで、本実施例のＩＧＢＴ２では、第１絶縁層１８及び第２絶縁層２０を形成した後に熱処理を行う。これによって、第１絶縁層１８内に含まれる水素イオンが半導体層４側に拡散する。この際、第1絶縁層１８の上面及び側面を第２絶縁層２０が被覆している。このため、第１絶縁層１８内の水素イオンが第２絶縁層２０側へ拡散することが抑制され、水素イオンが半導体層４側へ拡散し、ゲート絶縁膜１６と半導体層４の界面に水素イオンが効率的に供給される。これにより、ゲート絶縁膜１６と半導体層４の界面のダングリングボンドが終端され、界面準位が低減される。これによって、ＩＧＢＴ２の素子特性が安定化する。   Here, in the IGBT 2 of the present embodiment, the heat treatment is performed after the first insulating layer 18 and the second insulating layer 20 are formed. Thereby, hydrogen ions contained in the first insulating layer 18 diffuse to the semiconductor layer 4 side. At this time, the second insulating layer 20 covers the upper surface and side surfaces of the first insulating layer 18. For this reason, the hydrogen ions in the first insulating layer 18 are suppressed from diffusing toward the second insulating layer 20, the hydrogen ions are diffused toward the semiconductor layer 4, and hydrogen is present at the interface between the gate insulating film 16 and the semiconductor layer 4. Ions are supplied efficiently. As a result, dangling bonds at the interface between the gate insulating film 16 and the semiconductor layer 4 are terminated, and the interface state is reduced. As a result, the element characteristics of the IGBT 2 are stabilized.

上述したことから明らかなように、本実施例のＩＧＢＴ２では、活性領域Ａ上には第1絶縁層１８が形成され、その第１絶縁層１８の上面及び側面を第２絶縁層２０が被覆している。そのため、活性領域Ａにおいては、半導体層４に効率的に水素イオンが供給され、ゲート絶縁膜１６と半導体層４との界面のダングリングボンドが終端される。これによって、ゲート絶縁膜１６と半導体層４の界面の界面準位が低減され、ＩＧＢＴ２の素子特性が安定化する。
一方、耐圧領域Ｂにおいては、半導体層４の上側には絶縁度の高い第２絶縁層２０のみが形成され、第１絶縁層１８が形成されていない。第２絶縁層２０には終端材料（水素イオン）が含まれないため、半導体層４に終端材料が供給されない。このため、耐圧領域Ｂの耐圧が低下することが防止される。 As is apparent from the above, in the IGBT 2 of the present embodiment, the first insulating layer 18 is formed on the active region A, and the second insulating layer 20 covers the upper surface and side surfaces of the first insulating layer 18. ing. Therefore, in the active region A, hydrogen ions are efficiently supplied to the semiconductor layer 4, and dangling bonds at the interface between the gate insulating film 16 and the semiconductor layer 4 are terminated. Thereby, the interface state at the interface between the gate insulating film 16 and the semiconductor layer 4 is reduced, and the element characteristics of the IGBT 2 are stabilized.
On the other hand, in the breakdown voltage region B, only the second insulating layer 20 having a high degree of insulation is formed on the upper side of the semiconductor layer 4, and the first insulating layer 18 is not formed. Since the second insulating layer 20 does not contain a termination material (hydrogen ions), the termination material is not supplied to the semiconductor layer 4. For this reason, the breakdown voltage of the breakdown voltage region B is prevented from decreasing.

なお、上述した実施例では、終端材料として水素を用いたが、終端材料には種々の材料を用いることができる。例えば、重水素やフッ素等を用いることができる。
また、上述した実施例では、第1絶縁層１８を窒化シリコン（ＳｉＮ）で形成したが、第１絶縁層１８を他の材料で形成することができる。例えば、ＳｉＯＮ等によって形成することができる。
さらに、上述した実施例では、第２絶縁層２０をポリイミドで形成したが、第２絶縁層２０は他の材料で形成することができる。例えば、ＳｉＯ等によって形成することができる。
また、上述した実施例では、第１絶縁層１８と第２絶縁層２０が直接的に接していたが、第１絶縁層１８と第２絶縁層２０が直接的に接する必要はない。両者の間に他の層が介在していてもよい。 In the above-described embodiment, hydrogen is used as the termination material, but various materials can be used as the termination material. For example, deuterium or fluorine can be used.
In the above-described embodiments, the first insulating layer 18 is formed of silicon nitride (SiN), but the first insulating layer 18 can be formed of other materials. For example, it can be formed of SiON or the like.
Furthermore, in the embodiment described above, the second insulating layer 20 is formed of polyimide, but the second insulating layer 20 can be formed of other materials. For example, it can be formed of SiO or the like.
In the above-described embodiments, the first insulating layer 18 and the second insulating layer 20 are in direct contact with each other. However, the first insulating layer 18 and the second insulating layer 20 do not have to be in direct contact with each other. Another layer may be interposed between the two.

また、活性領域Ａ上に形成される第1絶縁層１８の形成パターンは、種々の態様を採ることができる。例えば、図７に示すように、活性領域Ａと耐圧領域Ｂの境界線（図中の２点鎖線）に沿って第１絶縁層１８を形成してもよい（第２実施例）。この場合も、第１絶縁層１８は活性領域Ａの上側にのみ形成されている（すなわち、境界線の内側に形成されている）。このような実施例でも、活性領域Ａにおいては、ゲート絶縁膜と半導体層の界面のダングリングボンドが終結されてＩＧＢＴ２の素子特性が安定化する。その一方で、耐圧領域においては、第１絶縁層１８が形成されていないため、耐圧の低下を防止することができる。なお、活性領域Ａの中央部で、第１絶縁層１８が被覆していない領域（表面電極１４）には、ボンディングワイヤ３０が接合されている。   In addition, the formation pattern of the first insulating layer 18 formed on the active region A can take various forms. For example, as shown in FIG. 7, the first insulating layer 18 may be formed along the boundary line (two-dot chain line in the drawing) between the active region A and the breakdown voltage region B (second embodiment). Also in this case, the first insulating layer 18 is formed only on the upper side of the active region A (that is, formed on the inner side of the boundary line). Also in such an embodiment, in the active region A, the dangling bonds at the interface between the gate insulating film and the semiconductor layer are terminated, and the element characteristics of the IGBT 2 are stabilized. On the other hand, since the first insulating layer 18 is not formed in the breakdown voltage region, a decrease in breakdown voltage can be prevented. A bonding wire 30 is bonded to a region (surface electrode 14) that is not covered with the first insulating layer 18 in the central portion of the active region A.

また、図８に示すように、第１絶縁層１８を形成することもできる。図８に示す例では、第１実施例で第１絶縁層１８を形成した領域に第１絶縁層１８を形成せず、第１実施例で第１絶縁層１８を形成していない領域に第１絶縁層を形成している。このような形態によっても、第１実施例のＩＧＢＴ２と同様の効果を得ることができる。   Moreover, as shown in FIG. 8, the 1st insulating layer 18 can also be formed. In the example shown in FIG. 8, the first insulating layer 18 is not formed in the region where the first insulating layer 18 is formed in the first embodiment, and the first insulating layer 18 is not formed in the region where the first insulating layer 18 is formed in the first embodiment. One insulating layer is formed. Even in such a form, the same effect as the IGBT 2 of the first embodiment can be obtained.

さらに、図９，１０に示すように、第１絶縁層１８を形成することができる。あるいは、図１１，１２に示すように、第１絶縁層１８を形成することもできる。いずれの場合も、活性領域Ａの上側のみに第１絶縁層１８が形成されているため、素子特性を安定化できるとともに、耐圧領域Ｂの耐圧を高くすることができる。   Furthermore, as shown in FIGS. 9 and 10, the first insulating layer 18 can be formed. Alternatively, as shown in FIGS. 11 and 12, the first insulating layer 18 may be formed. In any case, since the first insulating layer 18 is formed only on the upper side of the active region A, the device characteristics can be stabilized and the breakdown voltage of the breakdown voltage region B can be increased.

以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。例えば、上述した各実施例は、本発明をＩＧＢＴに適用した例であったが、本発明は他の半導体装置（例えば、ＭＯＳＦＥＴなど）に適用することができる。本発明をＭＯＳＦＥＴに適用することで、素子特性が安定すると共に耐圧領域の耐圧が高いＭＯＳＦＥＴを提供することができる。   Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. For example, each of the embodiments described above is an example in which the present invention is applied to an IGBT, but the present invention can be applied to other semiconductor devices (for example, MOSFETs). By applying the present invention to a MOSFET, it is possible to provide a MOSFET having stable element characteristics and a high breakdown voltage in the breakdown voltage region.

また、本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時の請求項に記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。   In addition, the technical elements described in the present specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings achieves a plurality of objects at the same time, and has technical utility by achieving one of the objects.

Ａ 活性領域
Ｂ 耐圧領域
２ ＩＧＢＴ
４ 半導体層
８ ボディ層
１０ ガードリング
１１ ガードリング
１２ トレンチゲート電極
１４ エミッタ電極
１６ ゲート絶縁膜
１８ 第１絶縁層
２０ 第２絶縁層
２２ 表面電極 A Active region B Withstand voltage region 2 IGBT
4 Semiconductor layer 8 Body layer 10 Guard ring 11 Guard ring 12 Trench gate electrode 14 Emitter electrode 16 Gate insulating film 18 First insulating layer 20 Second insulating layer 22 Surface electrode

Claims (3)

活性領域と、その活性領域の外側を一巡する耐圧領域が形成された半導体層を備えている半導体装置であり、
活性領域では、半導体層の上側の少なくとも一部に第１絶縁層が形成されており、その第１絶縁層は半導体層が有するダングリングボンドを終端させる終端材料を含んでおり、
耐圧領域では、半導体層の上側に第１絶縁層と異なる材料からなる第２絶縁層が形成される一方で第１絶縁層が形成されておらず、第２絶縁層が第１絶縁層より絶縁度が高くされていることを特徴とする半導体装置。 A semiconductor device comprising an active region and a semiconductor layer in which a withstand voltage region that goes around the outside of the active region is formed,
In the active region, a first insulating layer is formed on at least a part of the upper side of the semiconductor layer, and the first insulating layer includes a termination material that terminates a dangling bond included in the semiconductor layer.
In the breakdown voltage region, a second insulating layer made of a material different from that of the first insulating layer is formed on the upper side of the semiconductor layer, while the first insulating layer is not formed, and the second insulating layer is insulated from the first insulating layer. A semiconductor device characterized in that the degree is high. 活性領域では、前記第１絶縁層の上側に前記第２絶縁層が形成されていることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein in the active region, the second insulating layer is formed above the first insulating layer. 前記第２絶縁層は、第１絶縁層が含んでいる終端材料が第２絶縁層側に拡散することを抑制する材料で形成されていることを特徴とする請求項２に記載の半導体装置。   The semiconductor device according to claim 2, wherein the second insulating layer is formed of a material that suppresses diffusion of a termination material included in the first insulating layer to the second insulating layer side.
JP2009002952A 2009-01-08 2009-01-08 Semiconductor device Pending JP2010161240A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009002952A JP2010161240A (en) 2009-01-08 2009-01-08 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009002952A JP2010161240A (en) 2009-01-08 2009-01-08 Semiconductor device

Publications (1)

Publication Number Publication Date
JP2010161240A true JP2010161240A (en) 2010-07-22

Family

ID=42578204

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009002952A Pending JP2010161240A (en) 2009-01-08 2009-01-08 Semiconductor device

Country Status (1)

Country Link
JP (1) JP2010161240A (en)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140035124A1 (en) * 2012-08-02 2014-02-06 Toyota Jidosha Kabushiki Kaisha Semiconductor device and manufacturing method of same
CN103943680A (en) * 2013-01-17 2014-07-23 富士电机株式会社 Semiconductor device
CN109994388A (en) * 2017-12-29 2019-07-09 中芯国际集成电路制造(上海)有限公司 A kind of manufacturing method of semiconductor devices, semiconductor devices and electronic device
US10355084B1 (en) 2018-02-27 2019-07-16 Mitsubishi Electric Corporation Semiconductor device, method of manufacturing the same and power conversion device
JP2019134072A (en) * 2018-01-31 2019-08-08 トヨタ自動車株式会社 Manufacturing method of switching element
WO2023062781A1 (en) * 2021-10-14 2023-04-20 三菱電機株式会社 Semiconductor device, power conversion device, and method for manufacturing semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005223068A (en) * 2004-02-04 2005-08-18 Yamaha Corp Method of manufacturing semiconductor device
JP2008060105A (en) * 2006-08-29 2008-03-13 Shindengen Electric Mfg Co Ltd Semiconductor device and manufacturing method therefor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005223068A (en) * 2004-02-04 2005-08-18 Yamaha Corp Method of manufacturing semiconductor device
JP2008060105A (en) * 2006-08-29 2008-03-13 Shindengen Electric Mfg Co Ltd Semiconductor device and manufacturing method therefor

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140035124A1 (en) * 2012-08-02 2014-02-06 Toyota Jidosha Kabushiki Kaisha Semiconductor device and manufacturing method of same
US9082778B2 (en) * 2012-08-02 2015-07-14 Toyota Jidosha Kabushiki Kaisha Semiconductor device and manufacturing method of same
CN103943680A (en) * 2013-01-17 2014-07-23 富士电机株式会社 Semiconductor device
US8872245B2 (en) 2013-01-17 2014-10-28 Fuji Electric Co., Ltd. Semiconductor device
CN103943680B (en) * 2013-01-17 2019-06-14 富士电机株式会社 Semiconductor device
CN109994388A (en) * 2017-12-29 2019-07-09 中芯国际集成电路制造(上海)有限公司 A kind of manufacturing method of semiconductor devices, semiconductor devices and electronic device
JP2019134072A (en) * 2018-01-31 2019-08-08 トヨタ自動車株式会社 Manufacturing method of switching element
JP7013898B2 (en) 2018-01-31 2022-02-01 株式会社デンソー Manufacturing method of switching element
US10355084B1 (en) 2018-02-27 2019-07-16 Mitsubishi Electric Corporation Semiconductor device, method of manufacturing the same and power conversion device
CN110197826A (en) * 2018-02-27 2019-09-03 三菱电机株式会社 Semiconductor device and its manufacturing method and power-converting device
CN110197826B (en) * 2018-02-27 2022-11-22 三菱电机株式会社 Semiconductor device, method for manufacturing the same, and power conversion device
WO2023062781A1 (en) * 2021-10-14 2023-04-20 三菱電機株式会社 Semiconductor device, power conversion device, and method for manufacturing semiconductor device

Similar Documents

Publication Publication Date Title
JP5864784B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP6143490B2 (en) Semiconductor device and manufacturing method thereof
JP2006319218A (en) Semiconductor device
JP2006100317A (en) Semiconductor device
JP2011091283A (en) Semiconductor device and method of manufacturing the same
JP6958093B2 (en) Semiconductor device
JP2011124464A (en) Semiconductor device and method for manufacturing the same
TWI659459B (en) Semiconductor device
JP2012009671A (en) Semiconductor device and method of manufacturing the same
JP2010161240A (en) Semiconductor device
JP5233158B2 (en) Silicon carbide semiconductor device
JP2018503268A (en) Insulated gate power semiconductor device and method of manufacturing the device
TW201607032A (en) Semiconductor device
TW201435987A (en) Wafer structure and power device using the same
CN107819032A (en) Semiconductor devices and its manufacture method
JP5556863B2 (en) Wide bandgap semiconductor vertical MOSFET
JP2014063771A (en) Semiconductor device
JP3875245B2 (en) Semiconductor device
JP6448513B2 (en) Semiconductor device
JP2011040431A (en) Semiconductor device and method of manufacturing the same
JP5446297B2 (en) Manufacturing method of semiconductor device
JP2008060416A (en) Semiconductor device
JP2016111084A (en) Semiconductor device and method of manufacturing the same
JP5520024B2 (en) Semiconductor device and manufacturing method thereof
JP2009105219A (en) Semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110910

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20131008