JP2013008716A

JP2013008716A - Semiconductor device and manufacturing method of the same

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Publication number: JP2013008716A
Application number: JP2011138459A
Authority: JP
Inventors: Akihiko Sugai; 昭彦菅井; Shunichi Nakamura; 俊一中村
Original assignee: Shindengen Electric Manufacturing Co Ltd
Current assignee: Shindengen Electric Manufacturing Co Ltd
Priority date: 2011-06-22
Filing date: 2011-06-22
Publication date: 2013-01-10
Anticipated expiration: 2031-06-22
Also published as: JP5767869B2

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device and a manufacturing method of the same, which can achieve cost reduction in a manufacturing process and minimize a cell size.SOLUTION: A MOSFET 11 of the present invention comprises: a low concentration n-type drain region 13 formed on an n-type SiC semiconductor substrate 12; a p-type channel region 14 formed on the drain region 13; a high concentration n-type source region 15 formed in the channel region 14; a trench 17 reaching the drain region 13, which is formed on a principal surface 16 on the source region 15 side; and a gate electrode 19 formed in the trench 17 via an insulation film 18. The source region 15 is formed on a side wall surface so as to extend in a depth direction from the principal surface 16 to a predetermined depth of the trench 17. The gate electrode 19 is formed such that a top face of the gate electrode 19 is located above a bottom edge of the source region 15 and below the principal surface 16.

Description

本発明は、半導体装置及びその製造方法に関するものである。 The present invention relates to a semiconductor device and a manufacturing method thereof.

従来、半導体基板の表面に、絶縁膜を介して導電体層が埋め込まれたトレンチを有するパワーＭＯＳＦＥＴが知られている。
図８は、従来のトレンチ構造型のパワーＭＯＳＦＥＴ１を示す断面図であり、半導体基板２には、ソース領域３及びチャネル領域４を貫通しドレーン領域５に達するトレンチ６が形成され、このトレンチ６内には、ゲート絶縁膜７を介してゲート電極８が埋め込まれている。そして、半導体基板２のソース領域３側にはソース電極９が、ドレーン領域５側にはドレーン電極１０が、設けられている。 Conventionally, a power MOSFET having a trench in which a conductor layer is embedded via an insulating film on the surface of a semiconductor substrate is known.
FIG. 8 is a cross-sectional view showing a conventional power MOSFET 1 having a trench structure. In the semiconductor substrate 2, a trench 6 that penetrates the source region 3 and the channel region 4 and reaches the drain region 5 is formed. A gate electrode 8 is buried in the gate insulating film 7. A source electrode 9 is provided on the semiconductor substrate 2 on the source region 3 side, and a drain electrode 10 is provided on the drain region 5 side.

このソース領域３及びチャネル領域４を形成する方法として、特許文献１には、トレンチ６内部にゲート電極８を埋め込んだ後、イオン注入と熱拡散によりチャネル領域４及びソース領域３を形成する方法が提案されている。
しかしながら、上記方法による製造プロセスは、ＳｉＣ基板を用いた半導体装置に適用することができない。その理由は、ＳｉＣではイオン注入後に１７００℃前後の高温熱処理が必要なために、チャネル領域４及びソース領域３の形成は、ゲート絶縁膜７の形成とゲート電極８の埋め込みの前に行う必要があるからである。そこで、ＳｉＣ基板を用いた半導体装置においては、チャネル領域及びソース領域を形成した後に、ゲート絶縁膜の形成、ゲート電極の形成を行っている。 As a method for forming the source region 3 and the channel region 4, Patent Document 1 discloses a method in which the gate electrode 8 is embedded in the trench 6 and then the channel region 4 and the source region 3 are formed by ion implantation and thermal diffusion. Proposed.
However, the manufacturing process according to the above method cannot be applied to a semiconductor device using a SiC substrate. The reason is that SiC requires high-temperature heat treatment at around 1700 ° C. after ion implantation, so that the channel region 4 and the source region 3 need to be formed before the gate insulating film 7 and the gate electrode 8 are buried. Because there is. Therefore, in a semiconductor device using an SiC substrate, after forming a channel region and a source region, a gate insulating film and a gate electrode are formed.

このトレンチゲートをポリシリコンで埋め込む場合、ポリシリコンのエッチバックにバラツキがあるために、ソース領域を深く形成する必要がある。ＳｉＣ基板を用いた半導体装置においては、この深いソース領域を形成するには、高濃度のエピタキシャル成長もしくは高濃度の深いイオン注入が必要となり、製造コストが高くなるという問題点があった。 When this trench gate is buried with polysilicon, there is a variation in the etch back of the polysilicon, so it is necessary to form the source region deeply. In a semiconductor device using a SiC substrate, in order to form this deep source region, high concentration epitaxial growth or high concentration deep ion implantation is required, which increases the manufacturing cost.

一方、ＳｉＣ基板を用いたトレンチ構造型の半導体装置として、特許文献２の構成が提案されている。ＳｉＣ基板では不純物の熱拡散が起こり難く、ソース領域を深く形成することが難しいため、特許文献２の構成では、ゲート電極を、トレンチ内部に埋め込み、更にトレンチ上部にまで突出させた上で、その突出部をトレンチよりも幅広に形成するようにしている。
しかしながら、このトレンチ構造型の半導体装置においては、ゲート電極の突出部がトレンチよりも幅広に形成されているために、セルサイズの縮小化が困難であるという問題点があった。 On the other hand, as a trench structure type semiconductor device using a SiC substrate, the configuration of Patent Document 2 has been proposed. In the SiC substrate, it is difficult for thermal diffusion of impurities to occur and it is difficult to form the source region deeply. Therefore, in the configuration of Patent Document 2, the gate electrode is embedded in the trench and further protruded to the upper portion of the trench. The protrusion is formed wider than the trench.
However, this trench structure type semiconductor device has a problem that it is difficult to reduce the cell size because the protruding portion of the gate electrode is formed wider than the trench.

特許４１８０８００号公報Japanese Patent No. 4180800 特開２００８−７８１７４号公報JP 2008-78174 A

本発明は、上記の課題を解決するためになされたものであって、製造工程におけるコストダウンを図ることができ、しかも、セルサイズを縮小化することができる半導体装置及びその製造方法を提供することを目的とする。 The present invention has been made to solve the above-described problems, and provides a semiconductor device capable of reducing the cost in the manufacturing process and reducing the cell size, and a method for manufacturing the same. For the purpose.

本発明者は、上記の課題を解決するために鋭意検討を重ねた結果、第１導電型炭化ケイ素半導体基板上に、不純物濃度が前記第１導電型炭化ケイ素半導体基板より低濃度の第１の第１導電型炭化ケイ素半導体領域が形成され、該第１の第１導電型炭化ケイ素半導体領域上に第１の第２導電型炭化ケイ素半導体領域が形成され、該第１の第２導電型炭化ケイ素半導体領域内に、不純物濃度が前記第１の第１導電型炭化ケイ素半導体領域より高濃度の第２の第１導電型炭化ケイ素半導体領域が形成され、該第２の第１導電型炭化ケイ素半導体領域側の主面に前記第１の第１導電型炭化ケイ素半導体領域に達するトレンチが形成され、該トレンチ内に絶縁膜を介してゲート電極が形成された半導体装置において、前記第２の第１導電型炭化ケイ素半導体領域を、前記トレンチの側壁表面に、前記主面から前記トレンチの所定深さまで該トレンチの深さ方向に延在するように形成し、前記ゲート電極を、前記トレンチ内に導電材が埋め込まれた構成とし、該導電材の上面位置が前記第２の第１導電型炭化ケイ素半導体領域の下端よりも上方かつ前記主面よりも下方となるように形成した構成とすれば、ゲート電極の上端部を狭くすることにより、セルサイズを縮小化することができることを見出し、本発明を完成するに至った。 As a result of intensive studies in order to solve the above-mentioned problems, the present inventor has first impurities whose impurity concentration is lower than that of the first conductivity type silicon carbide semiconductor substrate on the first conductivity type silicon carbide semiconductor substrate. A first conductivity type silicon carbide semiconductor region is formed, a first second conductivity type silicon carbide semiconductor region is formed on the first first conductivity type silicon carbide semiconductor region, and the first second conductivity type silicon carbide semiconductor region is formed. A second first conductivity type silicon carbide semiconductor region having an impurity concentration higher than that of the first first conductivity type silicon carbide semiconductor region is formed in the silicon semiconductor region, and the second first conductivity type silicon carbide semiconductor is formed. In the semiconductor device in which a trench reaching the first first conductivity type silicon carbide semiconductor region is formed in a main surface on the semiconductor region side, and a gate electrode is formed in the trench via an insulating film, the second second 1 conductivity type silicon carbide half A body region is formed on the side wall surface of the trench so as to extend in a depth direction of the trench from the main surface to a predetermined depth of the trench, and the gate electrode is embedded with a conductive material in the trench. If the upper surface position of the conductive material is formed to be higher than the lower end of the second first conductivity type silicon carbide semiconductor region and lower than the main surface, the upper end of the gate electrode It has been found that the cell size can be reduced by narrowing the portion, and the present invention has been completed.

すなわち、本発明の請求項１記載の半導体装置は、第１導電型炭化ケイ素半導体基板上に、不純物濃度が前記第１導電型炭化ケイ素半導体基板より低濃度の第１の第１導電型炭化ケイ素半導体領域が形成され、該第１の第１導電型炭化ケイ素半導体領域上に第１の第２導電型炭化ケイ素半導体領域が形成され、該第１の第２導電型炭化ケイ素半導体領域内に、不純物濃度が前記第１の第１導電型炭化ケイ素半導体領域より高濃度の第２の第１導電型炭化ケイ素半導体領域が形成され、該第２の第１導電型炭化ケイ素半導体領域側の主面に前記第１の第１導電型炭化ケイ素半導体領域に達するトレンチが形成され、該トレンチ内に絶縁膜を介してゲート電極が形成された半導体装置において、前記第２の第１導電型炭化ケイ素半導体領域は、前記トレンチの側壁表面に、前記主面から前記トレンチの所定深さまで該トレンチの深さ方向に延在するように形成され、前記ゲート電極は、前記トレンチ内に導電材が埋め込まれ、該導電材の上面位置が前記第２の第１導電型炭化ケイ素半導体領域の下端よりも上方かつ前記主面よりも下方となるように形成されてなることを特徴とする。 That is, in the semiconductor device according to claim 1 of the present invention, the first first conductivity type silicon carbide having a lower impurity concentration than the first conductivity type silicon carbide semiconductor substrate on the first conductivity type silicon carbide semiconductor substrate. A semiconductor region is formed, a first second conductivity type silicon carbide semiconductor region is formed on the first first conductivity type silicon carbide semiconductor region, and in the first second conductivity type silicon carbide semiconductor region, A second first conductivity type silicon carbide semiconductor region having an impurity concentration higher than that of the first first conductivity type silicon carbide semiconductor region is formed, and the main surface on the second first conductivity type silicon carbide semiconductor region side In the semiconductor device in which a trench reaching the first first conductivity type silicon carbide semiconductor region is formed, and a gate electrode is formed in the trench via an insulating film, the second first conductivity type silicon carbide semiconductor Area is before Formed on the sidewall surface of the trench so as to extend in the depth direction of the trench from the main surface to a predetermined depth of the trench, and the gate electrode is embedded with a conductive material in the trench, The upper surface position is formed so as to be above the lower end of the second first conductivity type silicon carbide semiconductor region and below the main surface.

この半導体装置では、第１の第２導電型炭化ケイ素半導体領域内に、不純物濃度が第１の第１導電型炭化ケイ素半導体領域より高濃度の第２の第１導電型炭化ケイ素半導体領域を形成することにより、第２の第１導電型炭化ケイ素半導体領域を形成することが可能となる。
また、高濃度の不純物を含む第２の第１導電型炭化ケイ素半導体領域を、トレンチの側壁表面に、主面からトレンチの所定深さまで該トレンチの深さ方向に延在するように形成し、ゲート電極を、トレンチ内に導電材が埋め込まれた構成とし、該導電材の上面位置が第２の第１導電型炭化ケイ素半導体領域の下端よりも上方かつ主面よりも下方となるように形成したことにより、高濃度の深いイオン注入を必要とせずに、第２の第１導電型炭化ケイ素半導体領域の抵抗を小さくすることが可能になる。これにより、オン抵抗を小さくすることが可能になる。また、高濃度の深いイオン注入を行う必要が無いので、製造工程におけるコストダウンが可能となる。
また、ゲート電極となるトレンチ内の導電材の上端部を狭くすることが可能になり、セルサイズが縮小化される。 In this semiconductor device, a second first conductivity type silicon carbide semiconductor region having an impurity concentration higher than that of the first first conductivity type silicon carbide semiconductor region is formed in the first second conductivity type silicon carbide semiconductor region. By doing so, it is possible to form the second first conductivity type silicon carbide semiconductor region.
Further, a second first conductivity type silicon carbide semiconductor region containing a high concentration of impurities is formed on the side wall surface of the trench so as to extend in the depth direction of the trench from the main surface to a predetermined depth of the trench, The gate electrode has a structure in which a conductive material is embedded in the trench, and the upper surface position of the conductive material is formed above the lower end of the second first-conductivity-type silicon carbide semiconductor region and below the main surface. As a result, the resistance of the second first-conductivity-type silicon carbide semiconductor region can be reduced without requiring deep ion implantation at a high concentration. Thereby, the on-resistance can be reduced. In addition, since there is no need to perform high concentration deep ion implantation, it is possible to reduce costs in the manufacturing process.
In addition, the upper end portion of the conductive material in the trench serving as the gate electrode can be narrowed, and the cell size is reduced.

さらに、第２の第１導電型炭化ケイ素半導体領域を小さくすることができるので、この第２の第１導電型炭化ケイ素半導体領域に隣接する第１の第２導電型炭化ケイ素半導体領域を大きく確保することが可能になり、アバランシェ降伏時の破壊耐量を大きくすることが可能になる。 Further, since the second first conductivity type silicon carbide semiconductor region can be reduced, a large first second conductivity type silicon carbide semiconductor region adjacent to the second first conductivity type silicon carbide semiconductor region is secured. This makes it possible to increase the breakdown resistance at the time of avalanche breakdown.

請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記導電材は、ポリシリコンからなることを特徴とする。
この半導体装置では、導電材をポリシリコンからなることとしたことにより、本半導体装置の信頼性を確保することができる。 The semiconductor device according to claim 2 is the semiconductor device according to claim 1, wherein the conductive material is made of polysilicon.
In this semiconductor device, since the conductive material is made of polysilicon, the reliability of the semiconductor device can be ensured.

請求項３記載の半導体装置の製造方法は、第１導電型炭化ケイ素半導体基板上に、不純物濃度が該第１導電型炭化ケイ素半導体基板より低濃度の第１の第１導電型炭化ケイ素半導体領域を形成する工程と、該第１の第１導電型炭化ケイ素半導体領域上に第１の第２導電型炭化ケイ素半導体領域を形成する工程と、該第１の第２導電型炭化ケイ素半導体領域の主面に前記第１の第１導電型炭化ケイ素半導体領域に達するトレンチを形成する工程と、該トレンチ内に前記主面より下方の所定深さまで酸化膜を埋め込む工程と、前記トレンチの前記酸化膜より上方の側壁及び前記第１の第２導電型炭化ケイ素半導体領域の主面の一部に不純物を導入して不純物濃度が前記第１の第１導電型炭化ケイ素半導体領域より高濃度の第２の第１導電型炭化ケイ素半導体領域を形成する工程と、前記トレンチ内の前記酸化膜を除去し、その後活性化熱処理を施す工程と、前記トレンチの表面に絶縁膜を形成する工程と、前記トレンチ内に導電材を埋め込み、該導電材の上面位置が前記第２の第１導電型炭化ケイ素半導体領域の下端よりも上方かつ前記主面よりも下方となるゲート電極を形成する工程と、を有することを特徴とする。 4. The method of manufacturing a semiconductor device according to claim 3, wherein the first conductivity type silicon carbide semiconductor region has an impurity concentration lower than that of the first conductivity type silicon carbide semiconductor substrate on the first conductivity type silicon carbide semiconductor substrate. Forming a first second conductivity type silicon carbide semiconductor region on the first first conductivity type silicon carbide semiconductor region, and forming the first second conductivity type silicon carbide semiconductor region. Forming a trench reaching the first first-conductivity-type silicon carbide semiconductor region on the main surface; burying an oxide film in the trench to a predetermined depth below the main surface; and the oxide film in the trench Impurities are introduced into part of the upper side wall and a part of the main surface of the first second conductivity type silicon carbide semiconductor region so that the impurity concentration is higher than that of the first first conductivity type silicon carbide semiconductor region. The first conductivity type carbonization A step of forming an elemental semiconductor region, a step of removing the oxide film in the trench and then performing an activation heat treatment, a step of forming an insulating film on the surface of the trench, and embedding a conductive material in the trench And a step of forming a gate electrode in which the upper surface position of the conductive material is above the lower end of the second first conductivity type silicon carbide semiconductor region and below the main surface.

この半導体装置の製造方法では、トレンチ内に主面より下方の所定深さまで酸化膜を埋め込む工程の後に、トレンチの酸化膜より上方の側壁及び第１の第２導電型炭化ケイ素半導体領域の主面の一部に不純物を導入して第２の第１導電型炭化ケイ素半導体領域を形成する工程を行うことにより、トレンチの側壁表面に、その主面からトレンチの所定深さまで該トレンチの深さ方向に延在する第２の第１導電型炭化ケイ素半導体領域を形成する。その後、トレンチ内の酸化膜を除去し、その後活性化熱処理を施す工程、トレンチの表面に絶縁膜を形成する工程、トレンチ内に導電材を埋め込み、該導電材の上面位置が第２の第１導電型炭化ケイ素半導体領域の下端よりも上方かつ主面よりも下方となるゲート電極を形成する工程、を順次行うことにより、トレンチ内に、上端部が狭い導電材からなるゲート電極を形成する。これにより、セルサイズが縮小化される。
また、高濃度の第２の第１導電型炭化ケイ素半導体領域を形成するための不純物を導入する際に、トレンチの酸化膜より上方の側壁及び第１の第２導電型炭化ケイ素半導体領域の主面の一部に不純物を導入すればよいので、高濃度の深いイオン注入も不要になり、製造工程におけるコストダウンが可能となる。 In this semiconductor device manufacturing method, after the step of burying the oxide film in the trench to a predetermined depth below the main surface, the side wall above the oxide film of the trench and the main surface of the first second conductivity type silicon carbide semiconductor region A step of forming a second first-conductivity-type silicon carbide semiconductor region by introducing an impurity into a part of the trench on the sidewall surface of the trench from the main surface to a predetermined depth of the trench in the depth direction of the trench Forming a second first-conductivity-type silicon carbide semiconductor region. Thereafter, the step of removing the oxide film in the trench and then performing an activation heat treatment, the step of forming an insulating film on the surface of the trench, the conductive material is embedded in the trench, and the upper surface position of the conductive material is the second first position. By sequentially performing a step of forming a gate electrode above the lower end of the conductive silicon carbide semiconductor region and below the main surface, a gate electrode made of a conductive material having a narrow upper end is formed in the trench. Thereby, the cell size is reduced.
In addition, when introducing an impurity for forming a high-concentration second first-conductivity-type silicon carbide semiconductor region, the sidewalls above the oxide film of the trench and the main portions of the first second-conductivity-type silicon carbide semiconductor region. Impurities need only be introduced into a part of the surface, so that deep ion implantation at a high concentration is not necessary, and the manufacturing process can be reduced in cost.

請求項４記載の半導体装置の製造方法は、請求項３記載の半導体装置の製造方法において、前記第２の第１導電型炭化ケイ素半導体領域を形成する工程において、前記トレンチの斜め上方から前記側壁に不純物を導入することを特徴とする。
この半導体装置の製造方法では、第２の第１導電型炭化ケイ素半導体領域を形成する工程において、トレンチの斜め上方から側壁に不純物を導入することにより、従来の様に高濃度で厚い不純物領域を形成するための高価なエピタキシャル装置を用いることなく、また、高濃度の深いイオン注入を行うこともなく、トレンチの酸化膜より上方の側壁及び第１の第２導電型炭化ケイ素半導体領域の主面の一部に、高濃度の不純物を含む第２の第１導電型炭化ケイ素半導体領域を容易に形成することが可能になり、製造工程におけるコストダウンが可能となる。 A method for manufacturing a semiconductor device according to claim 4 is the method for manufacturing a semiconductor device according to claim 3, wherein in the step of forming the second first-conductivity-type silicon carbide semiconductor region, the side wall is formed obliquely from above the trench. Impurities are introduced into the substrate.
In this method of manufacturing a semiconductor device, in the step of forming the second first-conductivity-type silicon carbide semiconductor region, impurities are introduced into the sidewall from obliquely above the trench, thereby forming a high-concentration and thick impurity region as in the prior art. Without using an expensive epitaxial apparatus for forming, and without performing deep ion implantation at a high concentration, the sidewalls above the oxide film of the trench and the main surface of the first second conductivity type silicon carbide semiconductor region It is possible to easily form the second first-conductivity-type silicon carbide semiconductor region containing a high concentration of impurities in a part of the semiconductor substrate, thereby reducing the cost in the manufacturing process.

請求項５記載の半導体装置の製造方法は、請求項３または４記載の半導体装置の製造方法において、前記ゲート電極を形成する工程において、前記トレンチ内にポリシリコンを埋め込み、この埋め込んだポリシリコンの上面位置が前記第２の第１導電型炭化ケイ素半導体領域の下端よりも上方かつ前記主面よりも下方となるようにエッチバックすることを特徴とする。
この半導体装置の製造方法では、ゲート電極を形成する工程において、トレンチ内にポリシリコンを埋め込み、この埋め込んだポリシリコンの上面位置が第２の第１導電型炭化ケイ素半導体領域の下端よりも上方かつ主面よりも下方となるようにエッチバックすることにより、トレンチ内に、ポリシリコンからなる微細なゲート電極が容易に形成される。 A method for manufacturing a semiconductor device according to claim 5 is the method for manufacturing a semiconductor device according to claim 3 or 4, wherein in the step of forming the gate electrode, polysilicon is embedded in the trench, and the embedded polysilicon is formed. Etching back is performed such that the upper surface position is above the lower end of the second first conductivity type silicon carbide semiconductor region and below the main surface.
In this method of manufacturing a semiconductor device, in the step of forming the gate electrode, polysilicon is buried in the trench, and the upper surface position of the buried polysilicon is above the lower end of the second first conductivity type silicon carbide semiconductor region and By etching back so as to be lower than the main surface, a fine gate electrode made of polysilicon is easily formed in the trench.

請求項６記載の半導体装置は、第１導電型炭化ケイ素半導体基板上に、不純物濃度が前記第１導電型炭化ケイ素半導体基板より低濃度の第１の第１導電型炭化ケイ素半導体領域が形成され、該第１の第１導電型炭化ケイ素半導体領域上に第１の第２導電型炭化ケイ素半導体領域が形成され、該第１の第２導電型炭化ケイ素半導体領域内に、不純物濃度が前記第１の第１導電型炭化ケイ素半導体領域より高濃度の第２の第１導電型炭化ケイ素半導体領域が形成され、該第２の第１導電型炭化ケイ素半導体領域側の主面に前記第１の第１導電型炭化ケイ素半導体領域に達するトレンチが形成され、該トレンチ内に絶縁膜を介してゲート電極が形成され、該ゲート電極上に第２の絶縁膜が形成された半導体装置において、前記第２の第１導電型炭化ケイ素半導体領域は、前記トレンチの側壁表面に、前記主面から前記トレンチの所定深さまで該トレンチの深さ方向に延在するように形成され、前記ゲート電極は、前記トレンチ内に導電材が埋め込まれ、該導電材の上面位置が前記第２の第１導電型炭化ケイ素半導体領域の下端よりも上方かつ前記主面よりも下方となるように形成され、前記第２の絶縁膜の上面位置は、前記トレンチの上端よりも下方となるように形成されてなることを特徴とする。 The semiconductor device according to claim 6, wherein a first first conductivity type silicon carbide semiconductor region having an impurity concentration lower than that of the first conductivity type silicon carbide semiconductor substrate is formed on the first conductivity type silicon carbide semiconductor substrate. , A first second conductivity type silicon carbide semiconductor region is formed on the first first conductivity type silicon carbide semiconductor region, and an impurity concentration in the first second conductivity type silicon carbide semiconductor region is the first concentration. A second first-conductivity-type silicon carbide semiconductor region having a concentration higher than that of the first-conductivity-type silicon carbide semiconductor region is formed, and the first surface on the main surface on the second first-conductivity-type silicon carbide semiconductor region side In the semiconductor device in which a trench reaching the first conductivity type silicon carbide semiconductor region is formed, a gate electrode is formed in the trench through an insulating film, and a second insulating film is formed on the gate electrode. 1st conductivity type carbonization of 2 The silicon semiconductor region is formed on the sidewall surface of the trench so as to extend in the depth direction of the trench from the main surface to a predetermined depth of the trench, and the gate electrode has a conductive material in the trench. The upper surface position of the second insulating film is embedded and formed such that the upper surface position of the conductive material is above the lower end of the second first conductivity type silicon carbide semiconductor region and below the main surface. Is formed to be lower than the upper end of the trench.

この半導体装置では、高濃度の不純物を含む第２の第１導電型炭化ケイ素半導体領域を、トレンチの側壁表面に、主面からトレンチの所定深さまで該トレンチの深さ方向に延在するように形成し、ゲート電極を、トレンチ内に導電材が埋め込まれた構成とし、該導電材の上面位置が第２の第１導電型炭化ケイ素半導体領域の下端よりも上方かつ主面よりも下方となるように形成し、さらに、ゲート電極上に第２の絶縁膜を形成したことにより、セルサイズがさらに縮小化される。
また、第２の第１導電型炭化ケイ素半導体領域側に設けられたソース電極のコンタクト領域がトレンチ側壁にまで及ぶので、コンタクト抵抗及び第２の第１導電型炭化ケイ素半導体領域の抵抗を低減することが可能になる。 In this semiconductor device, the second first-conductivity-type silicon carbide semiconductor region containing a high-concentration impurity extends on the side wall surface of the trench in the depth direction of the trench from the main surface to a predetermined depth of the trench. The gate electrode is formed so that a conductive material is embedded in the trench, and the upper surface position of the conductive material is above the lower end of the second first-conductivity-type silicon carbide semiconductor region and below the main surface. In addition, since the second insulating film is formed over the gate electrode, the cell size is further reduced.
Further, since the contact region of the source electrode provided on the second first conductivity type silicon carbide semiconductor region side extends to the trench sidewall, the contact resistance and the resistance of the second first conductivity type silicon carbide semiconductor region are reduced. It becomes possible.

請求項７記載の半導体装置の製造方法は、第１導電型炭化ケイ素半導体基板上に、不純物濃度が該第１導電型炭化ケイ素半導体基板より低濃度の第１の第１導電型炭化ケイ素半導体領域を形成する工程と、該第１の第１導電型炭化ケイ素半導体領域上に第１の第２導電型炭化ケイ素半導体領域を形成する工程と、該第１の第２導電型炭化ケイ素半導体領域の主面に前記第１の第１導電型炭化ケイ素半導体領域に達するトレンチを形成する工程と、該トレンチ内に前記主面より下方の所定深さまで酸化膜を埋め込む工程と、前記トレンチの前記酸化膜より上方の側壁及び前記第１の第２導電型炭化ケイ素半導体領域の主面の一部に不純物を導入して不純物濃度が前記第１の第１導電型炭化ケイ素半導体領域より高濃度の第２の第１導電型炭化ケイ素半導体領域を形成する工程と、前記トレンチ内の前記酸化膜を除去し、その後活性化熱処理を施す工程と、前記トレンチの表面に絶縁膜を形成する工程と、前記トレンチ内に導電材を埋め込み、該導電材の上面位置が前記第２の第１導電型炭化ケイ素半導体領域の下端よりも上方かつ前記主面よりも下方となるゲート電極を形成する工程と、前記ゲート電極上に、上面が前記トレンチの上端よりも下方に位置するように第２の絶縁膜を形成する工程と、を有することを特徴とする。 8. The method of manufacturing a semiconductor device according to claim 7, wherein the first conductivity type silicon carbide semiconductor region has a lower impurity concentration than the first conductivity type silicon carbide semiconductor substrate on the first conductivity type silicon carbide semiconductor substrate. Forming a first second conductivity type silicon carbide semiconductor region on the first first conductivity type silicon carbide semiconductor region, and forming the first second conductivity type silicon carbide semiconductor region. Forming a trench reaching the first first-conductivity-type silicon carbide semiconductor region on the main surface; burying an oxide film in the trench to a predetermined depth below the main surface; and the oxide film in the trench Impurities are introduced into part of the upper side wall and a part of the main surface of the first second conductivity type silicon carbide semiconductor region so that the impurity concentration is higher than that of the first first conductivity type silicon carbide semiconductor region. The first conductivity type carbonization A step of forming an elemental semiconductor region, a step of removing the oxide film in the trench and then performing an activation heat treatment, a step of forming an insulating film on the surface of the trench, and embedding a conductive material in the trench A step of forming a gate electrode in which the upper surface position of the conductive material is above the lower end of the second first-conductivity-type silicon carbide semiconductor region and below the main surface; and the upper surface is on the gate electrode Forming a second insulating film so as to be positioned below the upper end of the trench.

この半導体装置の製造方法では、トレンチ内に主面より下方の所定深さまで酸化膜を埋め込む工程の後に、トレンチの酸化膜より上方の側壁及び第１の第２導電型炭化ケイ素半導体領域の主面の一部に不純物を導入して第２の第１導電型炭化ケイ素半導体領域を形成する工程を行うことにより、トレンチの側壁表面に、その主面からトレンチの所定深さまで該トレンチの深さ方向に延在する第２の第１導電型炭化ケイ素半導体領域を形成する。その後、トレンチ内の酸化膜を除去し、その後活性化熱処理を施す工程、トレンチの表面に絶縁膜を形成する工程、トレンチ内に導電材を埋め込み、該導電材の上面位置が第２の第１導電型炭化ケイ素半導体領域の下端よりも上方かつ主面よりも下方となるゲート電極を形成する工程、ゲート電極上に、上面がトレンチの上端よりも下方に位置するように第２の絶縁膜を形成する工程、を順次行うことにより、トレンチ内に、上端部に層間絶縁膜を有する狭い導電材からなるゲート電極を形成する。これにより、セルサイズがさらに縮小化される。
また、高濃度の第２の第１導電型炭化ケイ素半導体領域を形成するための不純物を導入する際に、トレンチの酸化膜より上方の側壁及び第１の第２導電型炭化ケイ素半導体領域の主面の一部に不純物を導入すればよいので、高濃度の深いイオン注入も不要になり、製造工程におけるコストダウンが可能となる。 In this semiconductor device manufacturing method, after the step of burying the oxide film in the trench to a predetermined depth below the main surface, the side wall above the oxide film of the trench and the main surface of the first second conductivity type silicon carbide semiconductor region A step of forming a second first-conductivity-type silicon carbide semiconductor region by introducing an impurity into a part of the trench on the sidewall surface of the trench from the main surface to a predetermined depth of the trench in the depth direction of the trench Forming a second first-conductivity-type silicon carbide semiconductor region. Thereafter, the step of removing the oxide film in the trench and then performing an activation heat treatment, the step of forming an insulating film on the surface of the trench, the conductive material is embedded in the trench, and the upper surface position of the conductive material is the second first position. Forming a gate electrode above the lower end of the conductive silicon carbide semiconductor region and below the main surface; and forming a second insulating film on the gate electrode so that the upper surface is located below the upper end of the trench By sequentially performing the forming process, a gate electrode made of a narrow conductive material having an interlayer insulating film at the upper end is formed in the trench. Thereby, the cell size is further reduced.
In addition, when introducing an impurity for forming a high-concentration second first-conductivity-type silicon carbide semiconductor region, the sidewalls above the oxide film of the trench and the main portions of the first second-conductivity-type silicon carbide semiconductor region. Impurities need only be introduced into a part of the surface, so that deep ion implantation at a high concentration is not necessary, and the manufacturing process can be reduced in cost.

本発明の請求項１記載の半導体装置によれば、第１の第２導電型炭化ケイ素半導体領域内に、不純物濃度が第１の第１導電型炭化ケイ素半導体領域より高濃度の第２の第１導電型炭化ケイ素半導体領域を形成したので、第２の第１導電型炭化ケイ素半導体領域を容易に形成することができる。
また、高濃度の不純物を含む第２の第１導電型炭化ケイ素半導体領域を、トレンチの側壁表面に、主面からトレンチの所定深さまで該トレンチの深さ方向に延在するように形成することができるので、ゲート電極を、トレンチ内に導電材が埋め込まれた構成とし、該導電材の上面位置が第２の第１導電型炭化ケイ素半導体領域の下端よりも上方かつ主面よりも下方となるように形成することができる。
また、高濃度の不純物を含んでいるので、第２の第１導電型炭化ケイ素半導体領域の抵抗を小さくすることができる。これにより、オン抵抗を小さくすることができる。また、高濃度の深いイオン注入を行う必要が無いので、製造工程におけるコストダウンを図ることができる。 According to the semiconductor device of the first aspect of the present invention, in the first second-conductivity-type silicon carbide semiconductor region, the second second impurity having a higher impurity concentration than the first first-conductivity-type silicon carbide semiconductor region. Since the one conductivity type silicon carbide semiconductor region is formed, the second first conductivity type silicon carbide semiconductor region can be easily formed.
Further, the second first-conductivity-type silicon carbide semiconductor region containing a high concentration of impurities is formed on the side wall surface of the trench so as to extend in the depth direction of the trench from the main surface to a predetermined depth of the trench. Therefore, the gate electrode has a structure in which a conductive material is embedded in the trench, and the upper surface position of the conductive material is above the lower end of the second first-conductivity-type silicon carbide semiconductor region and below the main surface. Can be formed.
Moreover, since the high concentration impurity is contained, the resistance of the second first conductivity type silicon carbide semiconductor region can be reduced. As a result, the on-resistance can be reduced. In addition, since there is no need to perform deep ion implantation at a high concentration, cost reduction in the manufacturing process can be achieved.

また、ゲート電極はトレンチ内に埋め込まれているので、ゲート電極の断面積をトレンチより狭くすることができる。したがって、セルサイズを縮小化することができる。
さらに、第２の第１導電型炭化ケイ素半導体領域を小さくすることができるので、この第２の第１導電型炭化ケイ素半導体領域に隣接する第１の第２導電型炭化ケイ素半導体領域を大きく確保することができ、その結果、アバランシェ降伏時の破壊耐量を大きくすることができる。 Further, since the gate electrode is embedded in the trench, the cross-sectional area of the gate electrode can be made smaller than that of the trench. Therefore, the cell size can be reduced.
Further, since the second first conductivity type silicon carbide semiconductor region can be reduced, a large first second conductivity type silicon carbide semiconductor region adjacent to the second first conductivity type silicon carbide semiconductor region is secured. As a result, the destruction resistance at the time of avalanche breakdown can be increased.

請求項２記載の半導体装置によれば、導電材をポリシリコンとしたので、本半導体装置の信頼性を確保することができる。 According to the semiconductor device of the second aspect, since the conductive material is polysilicon, the reliability of the semiconductor device can be ensured.

請求項３記載の半導体装置の製造方法によれば、トレンチ内に主面より下方の所定深さまで酸化膜を埋め込む工程の後に、トレンチの酸化膜より上方の側壁及び第１の第２導電型炭化ケイ素半導体領域の主面の一部に不純物を導入して第２の第１導電型炭化ケイ素半導体領域を形成する工程を行うので、トレンチの側壁表面に、その主面からトレンチの所定深さまで該トレンチの深さ方向に延在する第２の第１導電型炭化ケイ素半導体領域を容易に形成することができる。
また、この工程の後に、トレンチ内の酸化膜を除去し、その後活性化熱処理を施す工程、トレンチの表面に絶縁膜を形成する工程、トレンチ内に導電材を埋め込み、該導電材の上面位置が第２の第１導電型炭化ケイ素半導体領域の下端よりも上方かつ主面よりも下方となるゲート電極を形成する工程、を順次行うので、トレンチ内に、上端部が狭い導電材からなるゲート電極を容易に形成することができる。したがって、セルサイズを縮小化することができる。
また、不純物を導入する際に、トレンチの酸化膜より上方の側壁及び第１の第２導電型炭化ケイ素半導体領域の主面の一部に不純物を導入すればよいので、高価な設備を使用する高濃度のエピタキシャル成長または高濃度で深いイオン注入等が不要となり、製造工程におけるコストダウンを図ることができる。 According to the method of manufacturing a semiconductor device according to claim 3, after the step of burying the oxide film to a predetermined depth below the main surface in the trench, the side wall and the first second conductivity type carbonization above the oxide film of the trench. Since the step of forming the second first-conductivity-type silicon carbide semiconductor region by introducing impurities into a part of the main surface of the silicon semiconductor region is performed, the trench is formed on the side wall surface of the trench from the main surface to a predetermined depth of the trench. The second first-conductivity-type silicon carbide semiconductor region extending in the depth direction of the trench can be easily formed.
In addition, after this step, the oxide film in the trench is removed, and then the activation heat treatment is performed, the step of forming the insulating film on the surface of the trench, the conductive material is embedded in the trench, and the upper surface position of the conductive material is The step of forming a gate electrode that is above the lower end of the second first conductivity type silicon carbide semiconductor region and below the main surface is sequentially performed, so that the gate electrode made of a conductive material having a narrow upper end portion in the trench. Can be easily formed. Therefore, the cell size can be reduced.
In addition, when introducing the impurity, it is only necessary to introduce the impurity into the side wall above the oxide film of the trench and a part of the main surface of the first second-conductivity-type silicon carbide semiconductor region, so that expensive equipment is used. High-density epitaxial growth or high-density deep ion implantation is not required, and costs can be reduced in the manufacturing process.

請求項４記載の半導体装置の製造方法によれば、第２の第１導電型炭化ケイ素半導体領域を形成する工程において、トレンチの斜め上方から側壁に不純物を導入するので、従来の様に高価なエピタキシャル装置を用いることなく、また、高濃度の深いイオン注入を行うことなく、トレンチの酸化膜より上方の側壁及び第１の第２導電型炭化ケイ素半導体領域の主面の一部に、高濃度の不純物を含む第２の第１導電型炭化ケイ素半導体領域を容易に形成することができる。 According to the method for manufacturing a semiconductor device according to claim 4, in the step of forming the second first-conductivity-type silicon carbide semiconductor region, impurities are introduced into the side wall from obliquely above the trench. Without using an epitaxial device and without performing high-concentration deep ion implantation, a high concentration is applied to the sidewall above the oxide film of the trench and a part of the main surface of the first second-conductivity-type silicon carbide semiconductor region. The second first-conductivity-type silicon carbide semiconductor region containing the impurities can be easily formed.

請求項５記載の半導体装置の製造方法によれば、ゲート電極を形成する工程において、トレンチ内にポリシリコンを埋め込み、この埋め込んだポリシリコンの上面位置が第２の第１導電型炭化ケイ素半導体領域の下端よりも上方かつ主面よりも下方となるようにエッチバックするので、トレンチ内に、ポリシリコンからなる微細なゲート電極を容易に形成することができる。 According to the method of manufacturing a semiconductor device according to claim 5, in the step of forming the gate electrode, polysilicon is embedded in the trench, and the upper surface position of the embedded polysilicon is the second first conductivity type silicon carbide semiconductor region. Etching back is performed so as to be above the lower end and below the main surface, so that a fine gate electrode made of polysilicon can be easily formed in the trench.

請求項６記載の半導体装置によれば、高濃度の不純物を含む第２の第１導電型炭化ケイ素半導体領域を、トレンチの側壁表面に、主面からトレンチの所定深さまで該トレンチの深さ方向に延在するように形成し、ゲート電極を、トレンチ内に導電材が埋め込まれた構成とし、該導電材の上面位置が第２の第１導電型炭化ケイ素半導体領域の下端よりも上方かつ主面よりも下方となるように形成し、さらに、ゲート電極上に第２の絶縁膜を形成したので、セルサイズをさらに縮小化することができる。
また、第２の第１導電型炭化ケイ素半導体領域側に設けられたソース電極のコンタクト領域がトレンチ側壁にまで及ぶので、コンタクト抵抗及び第２の第１導電型炭化ケイ素半導体領域の抵抗を低減することができる。 According to the semiconductor device of claim 6, the second first-conductivity-type silicon carbide semiconductor region containing a high-concentration impurity is formed on the side wall surface of the trench from the main surface to the predetermined depth of the trench in the depth direction of the trench. And the gate electrode has a structure in which a conductive material is embedded in the trench, and the upper surface position of the conductive material is above the lower end of the second first-conductivity-type silicon carbide semiconductor region. Since the second insulating film is formed on the gate electrode so as to be lower than the surface, the cell size can be further reduced.
Further, since the contact region of the source electrode provided on the second first conductivity type silicon carbide semiconductor region side extends to the trench sidewall, the contact resistance and the resistance of the second first conductivity type silicon carbide semiconductor region are reduced. be able to.

請求項７記載の半導体装置の製造方法によれば、トレンチ内に主面より下方の所定深さまで酸化膜を埋め込む工程の後に、トレンチの酸化膜より上方の側壁及び第１の第２導電型炭化ケイ素半導体領域の主面の一部に不純物を導入して第２の第１導電型炭化ケイ素半導体領域を形成する工程を行うので、トレンチの側壁表面に、その主面からトレンチの所定深さまで該トレンチの深さ方向に延在する第２の第１導電型炭化ケイ素半導体領域を容易に形成することができる。
また、この工程の後に、トレンチ内の酸化膜を除去し、その後活性化熱処理を施す工程、トレンチの表面に絶縁膜を形成する工程、トレンチ内に導電材を埋め込み、該導電材の上面位置が第２の第１導電型炭化ケイ素半導体領域の下端よりも上方かつ主面よりも下方となるゲート電極を形成する工程、このゲート電極上に、上面がトレンチの上端よりも下方に位置するように第２の絶縁膜を形成する工程、を順次行うので、トレンチ内に、上端部に第２の絶縁膜を有する狭い導電材からなるゲート電極を容易に形成することができる。したがって、セルサイズをさらに縮小化することができる。
また、不純物を導入する際に、トレンチの酸化膜より上方の側壁及び第１の第２導電型炭化ケイ素半導体領域の主面の一部に不純物を導入すればよいので、高価な設備を使用する高濃度のエピタキシャル成長や高濃度の深いイオン注入等が不要となり、製造工程におけるコストダウンを図ることができる。 According to the method of manufacturing a semiconductor device according to claim 7, after the step of burying the oxide film in the trench to a predetermined depth below the main surface, the side wall and the first second conductivity type carbonization above the oxide film of the trench. Since the step of forming the second first-conductivity-type silicon carbide semiconductor region by introducing impurities into a part of the main surface of the silicon semiconductor region is performed, the trench is formed on the side wall surface of the trench from the main surface to a predetermined depth of the trench. The second first-conductivity-type silicon carbide semiconductor region extending in the depth direction of the trench can be easily formed.
In addition, after this step, the oxide film in the trench is removed, and then the activation heat treatment is performed, the step of forming the insulating film on the surface of the trench, the conductive material is embedded in the trench, and the upper surface position of the conductive material is Forming a gate electrode above the lower end of the second first-conductivity-type silicon carbide semiconductor region and below the main surface, such that the upper surface is positioned below the upper end of the trench on the gate electrode; Since the steps of forming the second insulating film are sequentially performed, a gate electrode made of a narrow conductive material having the second insulating film at the upper end can be easily formed in the trench. Therefore, the cell size can be further reduced.
In addition, when introducing the impurity, it is only necessary to introduce the impurity into the side wall above the oxide film of the trench and a part of the main surface of the first second-conductivity-type silicon carbide semiconductor region, so that expensive equipment is used. High concentration epitaxial growth, high concentration deep ion implantation, and the like are not required, and costs can be reduced in the manufacturing process.

本発明の第１の実施形態のトレンチ構造型のＭＯＳＦＥＴを示す平面図である。1 is a plan view showing a trench structure type MOSFET according to a first embodiment of the present invention; 図１のＡ−Ａ線に沿う断面図である。It is sectional drawing which follows the AA line of FIG. 本発明の第１の実施形態のトレンチ構造型のパワーＭＯＳＦＥＴの製造方法を示す過程図である。FIG. 5 is a process diagram illustrating a method of manufacturing a trench structure type power MOSFET according to the first embodiment of the present invention. 本発明の第１の実施形態のトレンチ構造型のパワーＭＯＳＦＥＴの製造方法を示す過程図である。FIG. 5 is a process diagram illustrating a method of manufacturing a trench structure type power MOSFET according to the first embodiment of the present invention. 本発明の第１の実施形態のトレンチ構造型のパワーＭＯＳＦＥＴの製造方法を示す過程図である。FIG. 5 is a process diagram illustrating a method of manufacturing a trench structure type power MOSFET according to the first embodiment of the present invention. 本発明の第２の実施形態のトレンチ構造型のＭＯＳＦＥＴを示す断面図である。It is sectional drawing which shows MOSFET of the trench structure type | mold of the 2nd Embodiment of this invention. 本発明の第２の実施形態のトレンチ構造型のパワーＭＯＳＦＥＴの製造方法を示す過程図である。It is process drawing which shows the manufacturing method of the power MOSFET of the trench structure type of the 2nd Embodiment of this invention. 従来のトレンチ構造型のパワーＭＯＳＦＥＴを示す断面図である。It is sectional drawing which shows the conventional power MOSFET of a trench structure type.

本発明の半導体装置及びその製造方法を実施するための形態について説明する。
本実施形態では、半導体装置として、トレンチ構造型のパワーＭＯＳＦＥＴを例に取り説明する。
なお、この形態は、発明の趣旨をより良く理解させるために具体的に説明するものであり、特に指定のない限り、本発明を限定するものではない。 A mode for carrying out a semiconductor device and a manufacturing method thereof according to the present invention will be described.
In the present embodiment, a trench structure type power MOSFET will be described as an example of a semiconductor device.
This embodiment is specifically described for better understanding of the gist of the invention, and does not limit the present invention unless otherwise specified.

［第１の実施形態］
図１は、本発明の第１の実施形態のトレンチ構造型のパワーＭＯＳＦＥＴ１１を示す平面図、図２は、図１のＡ−Ａ線に沿う断面図である。
このＭＯＳＦＥＴ１１においては、ｎ型のＳｉＣ半導体基板（第１導電型炭化ケイ素半導体基板）１２上に、不純物濃度がＳｉＣ半導体基板１２より低濃度のｎ型（ｎ⁻）のドレーン領域（第１の第１導電型炭化ケイ素半導体領域）１３が形成され、このドレーン領域１３上に、ｐ型のチャネル領域（第１の第２導電型炭化ケイ素半導体領域）１４が形成され、このチャネル領域１４内に、不純物濃度がドレーン領域１３より高濃度のｎ型（ｎ^＋）のソース領域（第２の第１導電型炭化ケイ素半導体領域）１５が形成され、このソース領域１５側の主面１６にドレーン領域１３に達するトレンチ１７が形成され、該トレンチ１７内に絶縁膜１８を介してゲート電極１９が形成されている。
この絶縁膜１８のうちゲート電極１９上の上面は、ソース領域１５の上面と面一とされている。 [First Embodiment]
FIG. 1 is a plan view showing a trench structure type power MOSFET 11 according to a first embodiment of the present invention, and FIG. 2 is a sectional view taken along the line AA of FIG.
In this MOSFET 11, an n-type (n ⁻ ) drain region (first first impurity region) having an impurity concentration lower than that of the SiC semiconductor substrate 12 is formed on an n-type SiC semiconductor substrate (first conductivity type silicon carbide semiconductor substrate) 12. 1 conductivity type silicon carbide semiconductor region) 13 is formed, and a p-type channel region (first second conductivity type silicon carbide semiconductor region) 14 is formed on the drain region 13, and in this channel region 14, An n-type (n ⁺ ) source region (second first conductivity type silicon carbide semiconductor region) 15 having an impurity concentration higher than that of the drain region 13 is formed, and the drain region 13 is formed on the main surface 16 on the source region 15 side. A trench 17 is formed, and a gate electrode 19 is formed in the trench 17 via an insulating film 18.
The upper surface of the insulating film 18 on the gate electrode 19 is flush with the upper surface of the source region 15.

ソース領域１５は、トレンチ１７の側壁表面に、上記主面１６からトレンチ１７の所定深さまで該トレンチ１７の深さ方向に延在するように形成されている。ソース領域１５は、隣接するＭＯＳＦＥＴのソース領域と高濃度のｐ型（Ｐ^＋）半導体層２０を介して接続されている。
ゲート電極１９は、トレンチ１７内に埋め込まれた導電材からなり、該導電材の上面位置がソース領域１５の下端よりも上方かつ上記主面１６よりも下方となるように形成されている。
そして、ソース領域１５、絶縁膜１８及びｐ型（Ｐ^＋）半導体層２０の上面は平坦面とされ、この上面側にはソース電極２１が、ドレーン領域１３側にはドレーン電極２２が、設けられている。 The source region 15 is formed on the sidewall surface of the trench 17 so as to extend in the depth direction of the trench 17 from the main surface 16 to a predetermined depth of the trench 17. The source region 15 is connected to the source region of the adjacent MOSFET via a high-concentration p-type (P ⁺ ) semiconductor layer 20.
The gate electrode 19 is made of a conductive material embedded in the trench 17, and is formed such that the upper surface position of the conductive material is above the lower end of the source region 15 and below the main surface 16.
The upper surfaces of the source region 15, the insulating film 18 and the p-type (P ⁺ ) semiconductor layer 20 are flat surfaces, and the source electrode 21 is provided on the upper surface side, and the drain electrode 22 is provided on the drain region 13 side. ing.

このＭＯＳＦＥＴ１１においては、ソース領域１５を、トレンチ１７の側壁表面に、主面からトレンチ１７の所定深さまで該トレンチ１７の深さ方向に延在するように形成し、ゲート電極１９を、トレンチ内１７に導電材が埋め込まれた構成とし、該導電材の上面位置がソース領域１５の下端よりも上方かつ主面１６よりも下方となるように形成したことにより、ソース領域１５の抵抗を小さくすることが可能となり、よって、オン抵抗を小さくすることが可能になる。
また、ゲート電極１９はトレンチ１７内に埋め込まれているので、断面積がトレンチ１７より狭くなる。したがって、特許文献２のようにゲート電極をトレンチ上部へ突出させてトレンチよりも幅広に形成する構成とは異なり、ＭＯＳＦＥＴの微細化を図ることが可能になる。 In this MOSFET 11, the source region 15 is formed on the side wall surface of the trench 17 so as to extend in the depth direction of the trench 17 from the main surface to a predetermined depth of the trench 17, and the gate electrode 19 is formed in the trench 17. In order to reduce the resistance of the source region 15, the conductive material is embedded in the conductive material, and the upper surface of the conductive material is formed above the lower end of the source region 15 and below the main surface 16. Therefore, the on-resistance can be reduced.
Further, since the gate electrode 19 is embedded in the trench 17, the cross-sectional area becomes narrower than that of the trench 17. Therefore, unlike the configuration of Patent Document 2 in which the gate electrode protrudes above the trench and is formed wider than the trench, the MOSFET can be miniaturized.

また、ソース領域１５の抵抗を小さくすることが可能であるから、オン抵抗を小さくすることも可能である。
さらに、ソース領域１５を小さくすることができるので、このソース領域１５に隣接するチャネル領域１４を大きく確保することが可能になり、アバランシェ降伏時の破壊耐量を大きくすることが可能になる。 In addition, since the resistance of the source region 15 can be reduced, the on-resistance can also be reduced.
Furthermore, since the source region 15 can be made small, it is possible to secure a large channel region 14 adjacent to the source region 15 and to increase the breakdown resistance at the time of avalanche breakdown.

次に、本実施形態のパワーＭＯＳＦＥＴ１１の製造方法について、図３〜図５に基づき説明する。
図３（ａ）に示すように、ｎ型のＳｉＣ半導体基板１２上に、低濃度のｎ型（ｎ⁻）のシリコンのエピタキシャル層３１を堆積させ、次いで、このｎ⁻エピタキシャル層３１上に、ｐ型のＳｉＣのエピタキシャル層３２を堆積させる。
このｐ型エピタキシャル層３２は、ｎ⁻エピタキシャル層３１にｐ型の不純物をイオン注入することによっても、形成することができる。 Next, a method for manufacturing the power MOSFET 11 of this embodiment will be described with reference to FIGS.
As shown in FIG. 3A, a low-concentration n-type (n ⁻ ) silicon epitaxial layer 31 is deposited on the n-type SiC semiconductor substrate 12, and then, on the n ⁻ epitaxial layer 31, A p-type SiC epitaxial layer 32 is deposited.
The p-type epitaxial layer 32 can also be formed by ion-implanting p-type impurities into the n ⁻ epitaxial layer 31.

次いで、図３（ｂ）に示すように、ｐ型エピタキシャル層３２上に酸化膜３３を形成し、この酸化膜３３をパターニングすることにより、形成すべきＰ^＋半導体層２０に対応する位置に開口３４を形成し、この開口３４が形成された酸化膜３３をマスクとして、ｐ型エピタキシャル層３２にｐ型不純物をイオン注入し、Ｐ^＋半導体層２０を形成する。
次いで、図３（ｃ）に示すように、再度、エピタキシャル層３２上に酸化膜３５を形成し、この酸化膜３５をパターニングすることにより、形成すべきトレンチ１７に対応する位置に開口３６を形成し、この開口３６が形成された酸化膜３５をマスクとして、ｐ型エピタキシャル層３２を貫通してｎ⁻エピタキシャル層３１に達するまでエッチングを行い、トレンチ１７を形成する。 Next, as shown in FIG. 3B, an oxide film 33 is formed on the p-type epitaxial layer 32, and the oxide film 33 is patterned, so that an opening is formed at a position corresponding to the P ⁺ semiconductor layer 20 to be formed. 34, and p-type impurities are ion-implanted into the p-type epitaxial layer 32 using the oxide film 33 in which the opening 34 is formed as a mask to form the P ⁺ semiconductor layer 20.
Next, as shown in FIG. 3C, an oxide film 35 is formed again on the epitaxial layer 32, and this oxide film 35 is patterned to form an opening 36 at a position corresponding to the trench 17 to be formed. Then, using the oxide film 35 in which the opening 36 is formed as a mask, etching is performed until it reaches the n ⁻ epitaxial layer 31 through the p-type epitaxial layer 32 to form the trench 17.

次いで、図３（ｄ）に示すように、Ｐ^＋半導体層２０を含むｐ型エピタキシャル層３２上及びトレンチ１７内に酸化膜３７を形成する。
次いで、図４（ａ）に示すように、酸化膜３７をエッチングすることにより、トレンチ１７内の所定の深さまで酸化膜３７ａを残すとともに、Ｐ^＋半導体層２０上に酸化膜３７ｂを残し、残った酸化膜３７ａ、３７ｂをマスクとして、ｎ型不純物をトレンチ１７の斜め上方から、このトレンチ１７の側壁に斜めイオン注入３８する。これにより、トレンチ１７の側壁表面に、主面１６からトレンチ１７の所定深さまで該トレンチ１７の深さ方向に延在するように、イオン注入層４１が形成される。次いで、酸化膜３７ａ、３７ｂを除去する。 Next, as shown in FIG. 3D, an oxide film 37 is formed on the p-type epitaxial layer 32 including the P ⁺ semiconductor layer 20 and in the trench 17.
Next, as shown in FIG. 4A, the oxide film 37 is etched to leave the oxide film 37 a to a predetermined depth in the trench 17, and the oxide film 37 b is left on the P ⁺ semiconductor layer 20. Using the oxide films 37a and 37b as masks, an n-type impurity is obliquely ion-implanted 38 into the sidewall of the trench 17 from obliquely above the trench 17. As a result, the ion implantation layer 41 is formed on the sidewall surface of the trench 17 so as to extend from the main surface 16 to a predetermined depth of the trench 17 in the depth direction of the trench 17. Next, the oxide films 37a and 37b are removed.

次いで、図４（ｂ）に示すように、イオン注入層４１に活性化アニール（活性化熱処理）を施し、ソース領域１５とする。
次いで、図４（ｃ）に示すように、Ｐ^＋半導体層２０及びソース領域１５の上、及びトレンチ１７内の全面に、酸化膜４２を形成する。
次いで、図４（ｄ）に示すように、酸化膜４２全面にポリシリコンを堆積させる。これにより、Ｐ^＋半導体層２０及びソース領域１５の上、及びトレンチ１７内に、酸化膜４２を介してポリシリコン層４３が形成されることとなる。 Next, as shown in FIG. 4B, the ion implantation layer 41 is subjected to activation annealing (activation heat treatment) to form the source region 15.
Next, as shown in FIG. 4C, an oxide film 42 is formed on the P ⁺ semiconductor layer 20 and the source region 15 and on the entire surface in the trench 17.
Next, as shown in FIG. 4D, polysilicon is deposited on the entire surface of the oxide film 42. As a result, a polysilicon layer 43 is formed on the P ⁺ semiconductor layer 20 and the source region 15 and in the trench 17 via the oxide film 42.

次いで、図５（ａ）に示すように、ポリシリコン層４３をエッチバックし、トレンチ１７内にゲート電極１９を形成する。
このゲート電極１９は、その上面位置がソース領域１５の下端よりも上方かつ主面１６よりも下方となるように、形成される。
次いで、図５（ｂ）に示すように、ゲート電極１９上を含む酸化膜４２全面に酸化ケイ素を堆積させ、酸化膜５１とする。 Next, as shown in FIG. 5A, the polysilicon layer 43 is etched back to form the gate electrode 19 in the trench 17.
The gate electrode 19 is formed such that its upper surface position is above the lower end of the source region 15 and below the main surface 16.
Next, as shown in FIG. 5B, silicon oxide is deposited on the entire surface of the oxide film 42 including on the gate electrode 19 to form an oxide film 51.

次いで、図５（ｃ）に示すように、酸化膜５１を主面１６までエッチバックする。これにより、トレンチ１７内に残った酸化膜５１ａは絶縁膜１８となる。また、ｎ⁻エピタキシャル層３１はドレーン領域１３となり、ｐ型エピタキシャル層３２はｐ型のチャネル領域１４となる。
次いで、ＳｉＣ半導体基板１２の裏面にドレーン電極２２を形成する。
次いで、図５（ｄ）に示すように、ソース領域１５、Ｐ^＋半導体層２０及び絶縁膜１８の上全面、すなわち主面１６全面にソース電極２１を形成する。
以上により、本実施形態のパワーＭＯＳＦＥＴ１１を製造することができる。 Next, as shown in FIG. 5C, the oxide film 51 is etched back to the main surface 16. As a result, the oxide film 51 a remaining in the trench 17 becomes the insulating film 18. Further, the n ⁻ epitaxial layer 31 becomes the drain region 13 and the p-type epitaxial layer 32 becomes the p-type channel region 14.
Next, the drain electrode 22 is formed on the back surface of the SiC semiconductor substrate 12.
Next, as shown in FIG. 5D, the source electrode 21 is formed on the entire surface of the source region 15, the P ⁺ semiconductor layer 20, and the insulating film 18, that is, the entire main surface 16.
As described above, the power MOSFET 11 of this embodiment can be manufactured.

本実施形態のトレンチ構造型のパワーＭＯＳＦＥＴ１１によれば、ＳｉＣ半導体基板１２上かつソース領域１５側の主面１６に、トレンチ１７を形成し、該トレンチ１７内に絶縁膜１８を介してゲート電極１９を形成し、ソース領域１５を、トレンチ１７の側壁表面に、主面１６からトレンチ１７の所定深さまで該トレンチ１７の深さ方向に延在するように形成したので、ソース領域１５の抵抗を小さくすることができ、オン抵抗を小さくすることができる。 According to the trench structure type power MOSFET 11 of the present embodiment, the trench 17 is formed on the main surface 16 on the SiC semiconductor substrate 12 and on the source region 15 side, and the gate electrode 19 is interposed in the trench 17 via the insulating film 18. And the source region 15 is formed on the side wall surface of the trench 17 so as to extend from the main surface 16 to a predetermined depth of the trench 17 in the depth direction of the trench 17, so that the resistance of the source region 15 is reduced. The on-resistance can be reduced.

また、トレンチ１７内に、ゲート電極１９を、その上面位置がソース領域１５の下端よりも上方かつ主面１６よりも下方となるように形成したので、ゲート電極１９の断面積をトレンチ１７より狭くすることができ、したがって、パワーＭＯＳＦＥＴ１１のセルサイズを縮小化することができる。
さらに、ソース領域１５を小さくすることができるので、このソース領域１５に隣接するＰチャネル領域１４を大きく確保することができ、その結果、アバランシェ降伏時の破壊耐量を大きくすることができる。 Further, since the gate electrode 19 is formed in the trench 17 so that the upper surface position is above the lower end of the source region 15 and below the main surface 16, the cross-sectional area of the gate electrode 19 is narrower than that of the trench 17. Therefore, the cell size of the power MOSFET 11 can be reduced.
Furthermore, since the source region 15 can be made small, a large P channel region 14 adjacent to the source region 15 can be secured, and as a result, the breakdown tolerance at the time of avalanche breakdown can be increased.

本実施形態のトレンチ構造型のパワーＭＯＳＦＥＴ１１の製造方法によれば、トレンチ１７内の所定の深さまで酸化膜３７ａを残すとともに、Ｐ^＋半導体層２０上に酸化膜３７ｂを残し、残った酸化膜３７ａ、３７ｂをマスクとして、ｎ型不純物をトレンチ１７の斜め上方から、このトレンチ１７の側壁に斜めイオン注入３８するので、トレンチ１７の側壁表面に、主面１６からトレンチ１７の所定深さまで該トレンチ１７の深さ方向に延在するソース領域１５を容易に形成することができる。
したがって、従来の様に高価なエピタキシャル装置を用いることなく、また、高濃度で深いイオン注入を用いることなく、トレンチ１７の側壁表面にソース領域１５を容易に形成することができる。 According to the method of manufacturing the trench structure type power MOSFET 11 of the present embodiment, the oxide film 37a is left to a predetermined depth in the trench 17, and the oxide film 37b is left on the P ⁺ semiconductor layer 20, and the remaining oxide film 37a is left. , 37b as masks, the n-type impurity is obliquely ion-implanted 38 into the sidewall of the trench 17 from obliquely above the trench 17, so that the trench 17 is formed on the sidewall surface of the trench 17 from the main surface 16 to a predetermined depth of the trench 17. The source region 15 extending in the depth direction can be easily formed.
Therefore, the source region 15 can be easily formed on the sidewall surface of the trench 17 without using an expensive epitaxial device as in the prior art and without using high concentration and deep ion implantation.

また、この工程の後に、トレンチ１７内の酸化膜３７ａを除去し、その後活性化アニールを施す工程、トレンチ１７の表面に絶縁膜４２を形成する工程、トレンチ１７内にポリシリコンを埋め込み、このポリシリコンの上面位置がソース領域１５の下端よりも上方かつ主面よりも下方となるゲート電極１９を形成する工程、を順次行うので、トレンチ１７内に、ポリシリコンからなるゲート電極１９を容易に形成することができ、トレンチ１７を微細化することができる。
また、不純物を導入する際に、トレンチ１７の酸化膜３７ａより上方の側壁に不純物を導入すればよいので、ドレーン領域の近傍にまで不純物を注入するイオン注入も不要である。 Further, after this step, the oxide film 37a in the trench 17 is removed, and then the activation annealing is performed, the step of forming the insulating film 42 on the surface of the trench 17, the polysilicon is embedded in the trench 17, Since the step of forming the gate electrode 19 in which the upper surface position of silicon is above the lower end of the source region 15 and below the main surface is sequentially performed, the gate electrode 19 made of polysilicon is easily formed in the trench 17. The trench 17 can be miniaturized.
Further, when the impurity is introduced, it is only necessary to introduce the impurity into the side wall above the oxide film 37a of the trench 17, so that ion implantation for implanting the impurity to the vicinity of the drain region is also unnecessary.

また、トレンチ１７内にポリシリコンを埋め込み、この埋め込んだポリシリコンの上面位置がソース領域１５の下端よりも上方かつ主面１６よりも下方となるようにエッチバックするので、トレンチ１７内に、ポリシリコンからなる微細なゲート電極１９を容易に形成することができる。 Further, polysilicon is buried in the trench 17 and etching back is performed so that the upper surface position of the buried polysilicon is above the lower end of the source region 15 and below the main surface 16. A fine gate electrode 19 made of silicon can be easily formed.

［第２の実施形態］
図６は、本発明の第２の実施形態のトレンチ構造型のパワーＭＯＳＦＥＴ５１を示す断面図であり、本実施形態のパワーＭＯＳＦＥＴ６１が第１の実施形態のパワーＭＯＳＦＥＴ１１と異なる点は、第１の実施形態のパワーＭＯＳＦＥＴ１１では、絶縁膜１８、ソース領域１５及びｐ型（Ｐ^＋）半導体層２０の上面が平坦面とされ、この上面側にソース電極２１が形成されているのに対し、本実施形態のパワーＭＯＳＦＥＴ６１では、トレンチ１７内かつゲート電極１９の上面に酸化膜（ＳｉＯ_２膜）からなる第２の絶縁膜６２を、その上面がソース領域１５の上面より下方となるように埋め込み、この第２の絶縁膜６２の上面を含むソース領域１５及びｐ型（Ｐ^＋）半導体層２０の上面にソース電極６３を形成した点であり、その他の構成については、第１の実施形態のパワーＭＯＳＦＥＴ１１と全く同様である。 [Second Embodiment]
FIG. 6 is a cross-sectional view showing a trench structure type power MOSFET 51 according to the second embodiment of the present invention. The power MOSFET 61 of the present embodiment is different from the power MOSFET 11 of the first embodiment in the first embodiment. In the embodiment of the power MOSFET 11, the upper surface of the insulating film 18, the source region 15, and the p-type (P ⁺ ) semiconductor layer 20 is a flat surface, and the source electrode 21 is formed on the upper surface side. In the power MOSFET 61, a second insulating film 62 made of an oxide film (SiO ₂ film) is buried in the trench 17 and on the upper surface of the gate electrode 19 so that the upper surface is below the upper surface of the source region 15. source region 15 and p-type including the upper surface of the second insulating film 62 (P ⁺⁾ is a point forming the source electrode 63 on the upper surface of the semiconductor layer 20, other For adult, it is exactly the same as the power MOSFET11 of the first embodiment.

次に、本実施形態のパワーＭＯＳＦＥＴ６１の製造方法について、図７に基づき説明する。
このパワーＭＯＳＦＥＴ６１の製造方法においては、ｎ型のＳｉＣ半導体基板１２上に、低濃度のｎ型（ｎ⁻）のシリコンのエピタキシャル層３１を堆積させる工程（図３（ａ））からトレンチ１７内にゲート電極１９を形成する工程（図５（ａ））までは、第１の実施形態のパワーＭＯＳＦＥＴ１１の製造方法と全く同様であるから、説明を省略する。 Next, a method for manufacturing the power MOSFET 61 of this embodiment will be described with reference to FIG.
In the method of manufacturing the power MOSFET 61, the step of depositing the low-concentration n-type (n ⁻ ) silicon epitaxial layer 31 on the n-type SiC semiconductor substrate 12 (FIG. 3A) is performed in the trench 17. Since the process up to the step of forming the gate electrode 19 (FIG. 5A) is exactly the same as the method of manufacturing the power MOSFET 11 of the first embodiment, the description thereof is omitted.

次いで、図７（ａ）に示すように、トレンチ１７に対応する位置に開口７１が形成されたマスク７２を載置し、このマスク７２を用いて、ゲート電極１９上のみに第２の絶縁膜６２を、その上面がソース領域１５の上面より下方となるように埋め込む。
これにより、トレンチ１７内のゲート電極１９上のみに第２の絶縁膜６２が形成されることとなる。 Next, as shown in FIG. 7A, a mask 72 having an opening 71 is placed at a position corresponding to the trench 17, and the second insulating film is formed only on the gate electrode 19 using this mask 72. 62 is buried so that the upper surface thereof is below the upper surface of the source region 15.
As a result, the second insulating film 62 is formed only on the gate electrode 19 in the trench 17.

次いで、図７（ｂ）に示すように、ソース領域１５、Ｐ^＋半導体層２０及び第２の絶縁膜６２の全面にソース電極６３を形成する。また、ＳｉＣ半導体基板１２の裏面にドレーン電極２２を形成する。
以上により、本実施形態のパワーＭＯＳＦＥＴ６１を製造することができる。 Next, as shown in FIG. 7B, the source electrode 63 is formed on the entire surface of the source region 15, the P ⁺ semiconductor layer 20, and the second insulating film 62. Further, a drain electrode 22 is formed on the back surface of the SiC semiconductor substrate 12.
As described above, the power MOSFET 61 of this embodiment can be manufactured.

以上説明したように、本実施形態のパワーＭＯＳＦＥＴ６１によれば、トレンチ１７内かつゲート電極１９の上面に酸化膜（ＳｉＯ_２膜）からなる第２の絶縁膜６２を、その上面がソース領域１５の上面より下方となるように埋め込み、この第２の絶縁膜６２の上面を含むソース領域１５及びｐ型（Ｐ^＋）半導体層２０の上面にソース電極６３を形成したので、セルサイズをさらに縮小化することができる。
また、ソース電極６３のコンタクト領域がトレンチ１７の側壁にまで及ぶので、コンタクト抵抗及びソース領域１５の抵抗を低減することができる。 As described above, according to the power MOSFET 61 of this embodiment, the second insulating film 62 made of an oxide film (SiO ₂ film) is formed in the trench 17 and on the upper surface of the gate electrode 19, and the upper surface of the source region 15 is formed. Since the source electrode 63 is formed on the upper surface of the source region 15 and the p-type (P ⁺ ) semiconductor layer 20 including the upper surface of the second insulating film 62, the cell size is further reduced. can do.
Further, since the contact region of the source electrode 63 extends to the side wall of the trench 17, the contact resistance and the resistance of the source region 15 can be reduced.

本実施形態のパワーＭＯＳＦＥＴ５１の製造方法によれば、トレンチ１７に対応する位置に開口７１が形成されたマスク７２を用いて、ゲート電極１９上のみに第２の絶縁膜６２を、その上面がソース領域１５の上面より下方となるように埋め込み、次いで、ソース領域１５、Ｐ^＋半導体層２０及び第２の絶縁膜６２の全面にソース電極６３を形成するので、トレンチ１７内に、上端部に第２の絶縁膜６２を有するゲート電極１９を容易に形成することができる。したがって、セルサイズをさらに縮小化することができる。 According to the method of manufacturing the power MOSFET 51 of the present embodiment, the second insulating film 62 is formed only on the gate electrode 19 using the mask 72 in which the opening 71 is formed at the position corresponding to the trench 17, and the upper surface is the source. Since the source electrode 63 is formed on the entire surface of the source region 15, the P ⁺ semiconductor layer 20 and the second insulating film 62, the source electrode 63 is formed below the upper surface of the region 15. The gate electrode 19 having the two insulating films 62 can be easily formed. Therefore, the cell size can be further reduced.

なお、本発明の第１及び第２の実施形態では、トレンチ構造型のパワーＭＯＳＦＥＴについて説明したが、トレンチ構造型のパワーＭＯＳＦＥＴ以外のデバイス、例えば、絶縁型ゲートバイポーラトランジスタ（ＩＧＢＴ）等へも適用可能であり、その技術的価値は大である。 In the first and second embodiments of the present invention, the trench structure type power MOSFET has been described. However, the present invention is also applicable to devices other than the trench structure type power MOSFET, such as an insulated gate bipolar transistor (IGBT). It is possible and its technical value is great.

１１ＭＯＳＦＥＴ
１２ＳｉＣ半導体基板
１３低濃度のｎ型（ｎ⁻）のドレーン領域
１４ｐ型のチャネル領域
１５高濃度のｎ型（ｎ^＋）のソース領域
１６主面
１７トレンチ
１８絶縁膜
１９ゲート電極
２０高濃度のｐ型（Ｐ^＋）半導体層
２１ソース電極
２２ドレーン電極
３１低濃度のｎ型（ｎ⁻）のエピタキシャル層
３２ｐ型のエピタキシャル層
３３酸化膜
３４開口
３５酸化膜
３６開口
３７、３７ａ、３７ｂ酸化膜
３８斜めイオン注入
４１イオン注入層
４２酸化膜
４３ポリシリコン層
５１、５１ａ酸化膜
６１ＭＯＳＦＥＴ
６２第２の絶縁膜
６３ソース電極
７１開口
７２マスク 11 MOSFET
12 SiC semiconductor substrate 13 Low-concentration n-type (n ⁻ ) drain region 14 P-type channel region 15 High-concentration n-type (n ⁺ ) source region 16 Main surface 17 Trench 18 Insulating film 19 Gate electrode 20 High concentration P-type (P ⁺ ) semiconductor layer 21 source electrode 22 drain electrode 31 low-concentration n-type (n ⁻ ) epitaxial layer 32 p-type epitaxial layer 33 oxide film 34 opening 35 oxide film 36 openings 37, 37a, 37b oxidation Film 38 Diagonal ion implantation 41 Ion implantation layer 42 Oxide film 43 Polysilicon layers 51, 51a Oxide film 61 MOSFET
62 Second insulating film 63 Source electrode 71 Opening 72 Mask

Claims

A first first conductivity type silicon carbide semiconductor region having an impurity concentration lower than that of the first conductivity type silicon carbide semiconductor substrate is formed on the first conductivity type silicon carbide semiconductor substrate, and the first first conductivity type A first second conductivity type silicon carbide semiconductor region is formed on the silicon carbide semiconductor region, and an impurity concentration in the first second conductivity type silicon carbide semiconductor region is the first first conductivity type silicon carbide semiconductor region. A second first conductivity type silicon carbide semiconductor region having a higher concentration than the region is formed, and the first first conductivity type silicon carbide semiconductor region is formed on a main surface of the second first conductivity type silicon carbide semiconductor region side. In a semiconductor device in which a reaching trench is formed and a gate electrode is formed in the trench through an insulating film,
The second first conductivity type silicon carbide semiconductor region is formed on the sidewall surface of the trench so as to extend in the depth direction of the trench from the main surface to a predetermined depth of the trench,
The gate electrode has a conductive material embedded in the trench, and an upper surface position of the conductive material is above the lower end of the second first-conductivity-type silicon carbide semiconductor region and below the main surface. A semiconductor device formed.

The semiconductor device according to claim 1, wherein the conductive material is made of polysilicon.

Forming a first first-conductivity-type silicon carbide semiconductor region having a lower impurity concentration than the first-conductivity-type silicon carbide semiconductor substrate on the first-conductivity-type silicon carbide semiconductor substrate; Forming a first second conductivity type silicon carbide semiconductor region on the conductivity type silicon carbide semiconductor region;
Forming a trench reaching the first first conductivity type silicon carbide semiconductor region in a main surface of the first second conductivity type silicon carbide semiconductor region;
Burying an oxide film in the trench to a predetermined depth below the main surface;
Impurity concentration is introduced into a part of the main surface of the first upper conductivity type silicon carbide semiconductor region and the side wall of the trench above the oxide film, and the first second conductivity type silicon carbide semiconductor region. Forming a higher concentration second first conductivity type silicon carbide semiconductor region;
Removing the oxide film in the trench and then performing an activation heat treatment;
Forming an insulating film on the surface of the trench;
Embedding a conductive material in the trench, and forming a gate electrode in which the upper surface position of the conductive material is above the lower end of the second first-conductivity-type silicon carbide semiconductor region and below the main surface;
A method for manufacturing a semiconductor device, comprising:

In the step of forming the second first conductivity type silicon carbide semiconductor region,
4. The method of manufacturing a semiconductor device according to claim 3, wherein impurities are introduced into the side wall from obliquely above the trench.

In the step of forming the gate electrode,
Polysilicon is buried in the trench, and etching back is performed so that the upper surface position of the buried polysilicon is above the lower end of the second first-conductivity-type silicon carbide semiconductor region and below the main surface. The method of manufacturing a semiconductor device according to claim 3 or 4, wherein:

A first first conductivity type silicon carbide semiconductor region having an impurity concentration lower than that of the first conductivity type silicon carbide semiconductor substrate is formed on the first conductivity type silicon carbide semiconductor substrate, and the first first conductivity type A first second conductivity type silicon carbide semiconductor region is formed on the silicon carbide semiconductor region, and an impurity concentration in the first second conductivity type silicon carbide semiconductor region is the first first conductivity type silicon carbide semiconductor region. A second first conductivity type silicon carbide semiconductor region having a higher concentration than the region is formed, and the first first conductivity type silicon carbide semiconductor region is formed on a main surface of the second first conductivity type silicon carbide semiconductor region side. In a semiconductor device in which a reaching trench is formed, a gate electrode is formed in the trench through an insulating film, and a second insulating film is formed on the gate electrode,
The second first conductivity type silicon carbide semiconductor region is formed on the sidewall surface of the trench so as to extend in the depth direction of the trench from the main surface to a predetermined depth of the trench,
The gate electrode has a conductive material embedded in the trench, and an upper surface position of the conductive material is above the lower end of the second first-conductivity-type silicon carbide semiconductor region and below the main surface. Formed,
The semiconductor device according to claim 1, wherein an upper surface position of the second insulating film is formed to be lower than an upper end of the trench.

Forming a first first-conductivity-type silicon carbide semiconductor region having a lower impurity concentration than the first-conductivity-type silicon carbide semiconductor substrate on the first-conductivity-type silicon carbide semiconductor substrate; Forming a first second conductivity type silicon carbide semiconductor region on the conductivity type silicon carbide semiconductor region;
Forming a trench reaching the first first conductivity type silicon carbide semiconductor region in a main surface of the first second conductivity type silicon carbide semiconductor region;
Burying an oxide film in the trench to a predetermined depth below the main surface;
Impurity concentration is introduced into a part of the main surface of the first upper conductivity type silicon carbide semiconductor region and the side wall of the trench above the oxide film, and the first second conductivity type silicon carbide semiconductor region. Forming a higher concentration second first conductivity type silicon carbide semiconductor region;
Removing the oxide film in the trench and then performing an activation heat treatment;
Forming an insulating film on the surface of the trench;
Embedding a conductive material in the trench, and forming a gate electrode in which the upper surface position of the conductive material is above the lower end of the second first-conductivity-type silicon carbide semiconductor region and below the main surface;
Forming a second insulating film on the gate electrode such that the upper surface is located below the upper end of the trench;
A method for manufacturing a semiconductor device, comprising: