JP2015191195A - 光半導体素子及びその製造方法 - Google Patents
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Abstract
【解決手段】光半導体素子は、基板1上に、一意に定まる境界面を有する第1のコア2a及び第2のコア2bを備えた光導波路10を具備しており、光導波路10は、境界面と垂直な仮想直線に対して第1のコア2aの光導波方向がなす角度をθ1とし、仮想直線に対して第2のコア2bの光導波方向がなす角度をθ2とし、第1のコアの等価屈折率をn1とし、前記第2のコアの等価屈折率をn2とした場合に、n1sinθ1=n2sinθ1の関係を満たす。
【選択図】図4
Description
この光半導体素子では、通常のチャネル型のコア101の両側面に位相変調器である第1及び第2の側面格子102a,102bが一体形成されている。第1の側面格子102aは、コア101の一方の側面に櫛歯状に形成されたN型導電型の位相変調器である。第2の側面格子102bは、コア101の他方の側面に櫛歯状に形成されたP型導電型の位相変調器である。第1及び第2の側面格子102a,102bに電圧を印加することにより、コア101に第1の側面格子102aから電子が、第2の側面格子102bからホールがそれぞれ注入され、コア101の屈折率が変化して位相変調される。
n1sinθ1=n2sinθ2
の関係を満たす。
n1sinθ1=n2sinθ2
の関係を満たすように、前記光導波路を形成する。
本実施形態では、光半導体素子の主要構成について説明する。
この光半導体素子は、SiO2等の基板1上に光導波路が形成されて構成される。光導波路は、コア2と、コア2上に設けられた不図示のクラッド及び電極を備えて構成される。
第1のコア2aは、チャネル型コアのみの部分であり、入射側部分であるコア入射側部11と、出射側部分であるコア出射側部12とからなる。
第2のコア2bは、チャネル型コアであるコア中央部13の両側面に位相変調器である側面部分14が一体形成されてなる。側面部分14は、コア中央部13の一方の側面に形成された第1の側面格子14aと、コア中央部13の他方の側面に第2の側面格子14bとからなる。
境界面Aにおいて、第1のコア2a(のコア入射側部11)と第2のコア2bとでは横断面形状が異なる。この場合、両者の境界面Aに平行な波数成分が保存されるように、コア入射側部11の入射角及びコア中央部13の出射角を規定すれば、光の透過強度の減衰が抑止されて透過強度が一定に保持されることになる。
k1sinθ1=k2sinθ2 ・・・(1)
n1sinθ1=n2sinθ2 ・・・(条件式1)
コア入射側部11における基本モードの波数をk1、コア入射側部11の境界面Aに平行な電磁場成分をE1,H1とする。コア中央部13における基本モードの波数をk2、コア中央部13の境界面Aに平行な電磁場成分をE2,H2とする。更に角度θ1,θ2を用いると、基本波の振幅反射率R0は以下の関係式で表現できる。
n1cosθ2=n2cosθ1 ・・・(条件式2)
本実施形態では、第1の実施形態で説明した光導波路を備えた光半導体素子の具体的な構成について、その製造方法と共に説明する。
詳細には、SOI層21bの表面上に、一方の側面部分を露出するレジストマスクを形成し、当該露出部分にn型不純物、例えばリン(P+)又は砒素(As+)をドーピングする。レジストマスクはウェット処理又はアッシング処理により除去される。
次に、上記のドーピング部分のうち、SOI層21bの表面で中央寄りの部分を露出するレジストマスクを形成し、当該露出部分にn型不純物、例えばリン(P+)又は砒素(As+)を、上記のドーピングよりも高濃度にドーピングする。レジストマスクはウェット処理又はアッシング処理により除去される。
詳細には、SOI層21bの表面上に、一方の側面部分を露出するレジストマスクを形成し、当該露出部分にp型不純物、例えばホウ素(B+)をドーピングする。レジストマスクはウェット処理又はアッシング処理により除去される。
次に、上記のドーピング部分のうち、SOI層21bの表面で中央寄りの部分を露出するレジストマスクを形成し、当該露出部分にp型不純物、例えばホウ素(B+)を、上記のドーピングよりも高濃度にドーピングする。レジストマスクはウェット処理又はアッシング処理により除去される。
詳細には、リソグラフィー及びドライエッチングによりSOI層21bを加工する。これにより、SOI層21bのシリコン膜で第1のコア2aと第2のコア2bとが一体形成されてなるコア2が形成される。
コア入射側部11は、SOI層21bの表面におけるn型ドーピング領域22及びp型ドーピング領域22の非形成部分である上側部分に形成される。コア出射側部12は、SOI層21bの表面におけるn型ドーピング領域22及びp型ドーピング領域22の非形成部分である下側部分に形成される。
詳細には、コア2上にCVD法等により1μm程度の厚みにシリコン酸化膜を堆積し、シリコン酸化膜をリソグラフィー及びドライエッチングにより加工して一対の開口を形成する。以上により、コア2上に、コア2のn+型及びp+型ドーピング領域22b,23bの一部を露出する電極用開口3a,3bを有するクラッド3が形成される。
コア2及びクラッド3により、本実施形態における光導波路10が形成される。
詳細には、電極用開口3a,3bを埋め込むようにクラッド3上に電極用金属、例えばアルミニウム(Al)をスパッタ法等に堆積し、Alをリソグラフィー及びドライエッチングにより加工する。以上により、電極用開口3a,3bを介して第1及び第2の側面格子14a,14bと電気的に接続されてなる一対の電極4,5が形成される。電極4,5から第1及び第2の側面格子14a,14bに電圧を印加することにより、コア中央部13の屈折率が変化して位相変調される。
本実施形態では、第2の実施形態と同様に、第1の実施形態で説明した光導波路を備えた光半導体素子の具体的な構成について、その製造方法と共に説明するが、第2のコアの側面格子の形状が若干異なる点で第2の実施形態と相違する。
続いて、図11に示すように、SOI層21bを加工して、コア20を形成する。
詳細には、リソグラフィー及びドライエッチングによりSOI層21bを加工する。これにより、SOI層21bのシリコン膜で第1のコア20aと第2のコア20bとが一体形成されてなるコア20が形成される。
コア入射側部11は、SOI層21bの表面におけるn型ドーピング領域22及びp型ドーピング領域22の非形成部分である上側部分に形成される。コア出射側部12は、SOI層21bの表面におけるn型ドーピング領域22及びp型ドーピング領域22の非形成部分である下側部分に形成される。
本実施形態では、第2の実施形態と同様に、第1の実施形態で説明した光導波路を備えた光半導体素子の具体的な構成について、その製造方法と共に説明するが、第2のコアが異なる点で第2の実施形態と相違する。
続いて、図13に示すように、SOI基板21のSOI層21bの中央部分を加工して、リブ型構造の第2のコアとなる領域24を形成する。
詳細には、リソグラフィー及びドライエッチングによりSOI層21bを加工する。これにより、SOI層21bの表面の中央部分に、第2のコアとなる領域24が形成される。この領域24は、チャネル型コアであるコア中央部18の両側面に位相変調器となる側面部分19が一体形成されてなる。側面部分19は、コア中央部18よりも薄い平板状のスラブ領域であり、コア中央部18の一方の側面に形成された第1のスラブ領域19aと、コア中央部18の他方の側面に形成された第2のスラブ領域19bとからなる。
詳細には、リソグラフィー及びドライエッチングによりSOI層21bを加工する。これにより、SOI層21bの表面の上方部分及び下方部分に、第1のコア40aが形成される。第1のコア40aは、チャネル型コアのみの部分であり、入射側部分であるコア入射側部16と、出射側部分であるコア出射側部17とからなる。第1のコア40aは、コア入射側部16がコア中央部18の入射側端と、コア出射側部17がコア中央部18の出射側端とそれぞれ接続されるように、第2のコアとなる領域24と一体形成される。
詳細には、先ず、第1のスラブ領域19aを露出するレジストマスクを形成し、当該露出部分にn型不純物、例えばリン(P+)又は砒素(As+)をドーピングする。レジストマスクはウェット処理又はアッシング処理により除去される。
次に、上記のドーピング部分のうち、SOI層21bの表面で中央寄りの部分を露出するレジストマスクを形成し、当該露出部分にn型不純物、例えばリン(P+)又は砒素(As+)を、上記のドーピングよりも高濃度にドーピングする。レジストマスクはウェット処理又はアッシング処理により除去される。
詳細には、先ず、第2のスラブ領域19bを露出するレジストマスクを形成し、当該露出部分にp型不純物、例えばホウ素(B+)をドーピングする。レジストマスクはウェット処理又はアッシング処理により除去される。
次に、上記のドーピング部分のうち、SOI層21bの表面で中央寄りの部分を露出するレジストマスクを形成し、当該露出部分にn型不純物、例えばホウ素(B+)を、上記のドーピングよりも高濃度にドーピングする。レジストマスクはウェット処理又はアッシング処理により除去される。
以上により、第2のスラブ領域19bに、p-型ドーピング領域26aと、その外側でp-型ドーピング領域26aと隣接するp+型ドーピング領域26bとが形成される。p+型ドーピング領域26bは電極接続領域となる。
前記基板上に、相異なる断面形状で一意に定まる境界面を有する第1のコア及び第2のコアを備えた光導波路と
を含み、
前記光導波路は、前記境界面と垂直な仮想直線に対して前記第1のコアの光導波方向がなす角度をθ1とし、前記仮想直線に対して前記第2のコアの光導波方向がなす角度をθ2とし、前記第1のコアの等価屈折率をn1とし、前記第2のコアの等価屈折率をn2とした場合に、
n1sinθ1=n2sinθ2
の関係を満たすことを特徴とする光半導体素子。
n1cosθ2=n2cosθ1
の関係を更に満たすことを特徴とする付記1に記載の光半導体素子。
前記境界面と垂直な仮想直線に対して前記第1のコアの光導波方向がなす角度をθ1とし、前記仮想直線に対して前記第2のコアの光導波方向がなす角度をθ2とし、前記第1のコアの等価屈折率をn1とし、前記第2のコアの等価屈折率をn2とした場合に、
n1sinθ1=n2sinθ2
の関係を満たすように、前記光導波路を形成することを特徴とする光半導体素子の製造方法。
の関係を更に満たすように、前記光導波路を形成することを特徴とする付記9に記載の光半導体素子の製造方法。
2,20,40,101 コア
2a,20a,40a 第1のコア
2b,20b,40b 第2のコア
3 クラッド
3a,3b 電極用開口
4,5 電極
10,30,50 光導波路
11 コア入射側部
12 コア出射側部
13,18 コア中央部
14,15,19 側面部分
14a,15a,102a 第1の側面格子
14b,15b,102b 第2の側面格子
19a 第1のスラブ領域
19b 第2のスラブ領域
21 SOI基板
21a 埋め込み酸化層
21b SOI層
22 n型ドーピング領域
22a,22c,25a n-型ドーピング領域
22b,25b n+型ドーピング領域
22a1,23a1,22c1,23c1 櫛歯部分
23 p型ドーピング領域
23a,23c,26a p-型ドーピング領域
23b,26b p+型ドーピング領域
24 第2のコアとなる領域
Claims (9)
- 基板と、
前記基板上に、相異なる断面形状で一意に定まる境界面を有する第1のコア及び第2のコアを備えた光導波路と
を含み、
前記光導波路は、前記境界面と垂直な仮想直線に対して前記第1のコアの光導波方向がなす角度をθ1とし、前記仮想直線に対して前記第2のコアの光導波方向がなす角度をθ2とし、前記第1のコアの等価屈折率をn1とし、前記第2のコアの等価屈折率をn2とした場合に、
n1sinθ1=n2sinθ2
の関係を満たすことを特徴とする光半導体素子。 - 前記光導波路は、
n1cosθ2=n2cosθ1
の関係を更に満たすことを特徴とする請求項1に記載の光半導体素子。 - 前記第2のコアは、一方の側面に形成された第1導電型の第1の側面部分と、他方の側面に形成された第2導電型の第2の側面部分とを有することを特徴とする請求項1又は2に記載の光半導体素子。
- 前記第1の側面部分及び前記第2の側面部分は、櫛歯部分を有する側面格子であることを特徴とする請求項3に記載の光半導体素子。
- 前記第1の側面部分及び前記第2の側面部分は、平板状に形成されていることを特徴とする請求項3に記載の光半導体素子。
- 基板上に、相異なる断面形状で一意に定まる境界面を有する第1のコア及び第2のコアを有する光導波路を形成するに際して、
前記境界面と垂直な仮想直線に対して前記第1のコアの光導波方向がなす角度をθ1とし、前記仮想直線に対して前記第2のコアの光導波方向がなす角度をθ2とし、前記第1のコアの等価屈折率をn1とし、前記第2のコアの等価屈折率をn2とした場合に、
n1sinθ1=n2sinθ2
の関係を満たすように、前記光導波路を形成することを特徴とする光半導体素子の製造方法。 - n1cosθ2=n2cosθ1
の関係を更に満たすように、前記光導波路を形成することを特徴とする請求項6に記載の光半導体素子の製造方法。 - 前記基板上の半導体層を加工して、前記第1のコア及び前記第2のコアを一体形成することを特徴とする請求項6又は7に記載の光半導体素子の製造方法。
- 前記第2のコアは、一方の側面に形成された第1導電型の第1の側面部分と、他方の側面に形成された第2導電型の第2の側面部分とを有することを特徴とする請求項6〜8のいずれか1項に記載の光半導体素子の製造方法。
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JP2017529569A (ja) * | 2014-09-24 | 2017-10-05 | テヒーニィシエ ウニヴェルジテート ベルリン | 注入変調器 |
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