JP2015173389A - 撮像素子、その制御方法、および制御プログラム - Google Patents

Abstract

【課題】撮像素子において読み出しを行う行に拘わらず垂直出力線の寄生容量を均一に削減して読み出しの際のタイミング制御を容易にするとともに、画素信号の読み出しを高速化に行う。【解決手段】接続部１１はグループ出力線１１１によって列方向において予め定められた数の画素部１０ａを垂直出力線に接続する。垂直走査回路１７は画素部を行毎に読み出し制御する際、画素部に備えられた第１の選択トランジスタおよび接続部に備えられた第２の選択トランジスタをオンオフ制御して、予め定められた数の画素部において順に画素部を垂直出力線に接続制御する。【選択図】図１

Description

本発明は、デジタルカメラなどの撮像装置で用いられる撮像素子、その制御方法、および制御プログラムに関する。

一般に、デジタルカメラなどの撮像装置においては、ＣＭＯＳイメージセンサなどの固体撮像素子（以下、単に撮像素子と呼ぶ）が用いられている。この撮像素子においては、入射光の光量に応じて信号電荷を生成する光電変換部を有する画素が２次元マトリックス状に配列されている。

画素の各々は、光電変換によって生成した信号電荷に応じた電気信号（画素信号）を出力する。各列の画素は、選択トランジスタを介して共通の垂直出力線に接続され、垂直出力線は相関二重サンプリング回路および増幅回路などを備える列回路に接続される。

垂直出力線に出力された電気信号は列回路を介して水平出力線に出力される。そして、水平出力線に備えられた出力アンプなどの出力部を介して電気信号は画像信号として撮像素子から出力される。

ところで、デジタルカメラなどの撮像装置で用いられる撮像素子においては、その画素数が増大する傾向にある。一般に、１枚の画像を撮影する際には、撮像素子の読み出し制御を１行ずつ順に行って画素信号を出力する必要がある。このため、撮像素子における画素数が増大すると、必然的に読み出しを行う行数が増大する結果、画像を得るまでに時間が掛ってしまう。よって、読み出し制御の際には１行を高速に読み出すことが要求される。

ところが、垂直方向（つまり、列方向）に配列された画素数が増加して、一本の垂直出力線に接続される選択トランジスタの数が増大すると、選択トランジスタは寄生容量であるので、垂直出力線に繋がる寄生容量が増大することになる。この結果、画素から出力される電気信号が安定するまでに時間が掛ってしまい、高速に読み出しを行うことが困難となってしまう。

画素から出力される電気信号を短時間で安定させるため、垂直出力線に接続された行と行とを電気的に切り離すようにした撮像素子がある（特許文献１参照）。ここでは、電気信号（つまり、画素信号）出力する行と既に画素信号を出力した行とを電気的に切り離して、垂直出力線間の寄生容量と選択トランジスタに起因する寄生容量とを削減するようにしている。

特開２００９−１４１７０４号公報

しかしながら、特許文献１に記載の撮像素子においては、垂直出力線に接続された行と行とを電気的に切り離すようにしているので、読み出す行によって垂直出力線に係る寄生容量が変化することがある。特に、読み出しを行う行が、列回路を介して接続された水平出力線と逆側の端に位置する場合には、当該行については垂直出力線を切り離すことができないので寄生容量が削減されないことになる。

さらに、垂直出力線の寄生容量が変化するので、垂直出力線に出力された電気信号が安定するまで待つ時間を、読み出しを行う行に応じて変化させる必要があり、このためのタイミング制御が複雑になってしまう。

従って、本発明の目的は、読み出しを行う行に拘わらず垂直出力線の寄生容量を均一に削減して読み出しの際のタイミング制御を容易にするとともに、画素信号の読み出しを高速化に行うことのできる撮像素子、その制御方法、および制御プログラムを提供することにある。

上記の目的を達成するため、本発明による撮像素子は、２次元マトリックス状に配列された複数の画素部と、列方向に配列された前記画素部の各々の出力である画素信号が出力される垂直出力線とを備え、前記画素部の各々には前記画素信号を前記垂直出力線に選択的に出力するための第１の選択スイッチ部が備えられた撮像素子であって、前記列方向において予め定められた数の画素部を前記垂直出力線に接続するための接続手段と、前記画素部を行毎に読み出し制御する際、前記第１の選択スイッチ部および前記接続手段を制御して、前記予め定められた数の画素部において順に前記画素部を前記垂直出力線に接続する制御手段と、を有することを特徴とする。

本発明による制御方法は、２次元マトリックス状に配列された複数の画素部と、列方向に配列された前記画素部の各々の出力である画素信号が出力される垂直出力線とを備え、前記画素部の各々には前記画素信号を前記垂直出力線に選択的に出力するための第１の選択スイッチ部が備えられた撮像素子の制御方法であって、前記撮像素子には前記列方向において予め定められた数の画素部を前記垂直出力線に接続するための接続手段が備えられており、前記第１の選択スイッチ部および前記接続手段を制御して、前記予め定められた数の画素部において順に前記画素部を前記垂直出力線に接続する第１のステップと、前記画素部を行毎に読み出し制御する第２のステップと、を有することを特徴とする。

本発明による制御プログラムは、２次元マトリックス状に配列された複数の画素部と、列方向に配列された前記画素部の各々の出力である画素信号が出力される垂直出力線とを備え、前記画素部の各々には前記画素信号を前記垂直出力線に選択的に出力するための第１の選択スイッチ部が備えられた撮像素子で用いられる制御プログラムであって、前記撮像素子には前記列方向において予め定められた数の画素部を前記垂直出力線に接続するための接続手段が備えられており、コンピュータに、前記第１の選択スイッチ部および前記接続手段を制御して、前記予め定められた数の画素部において順に前記画素部を前記垂直出力線に接続する第１のステップと、前記画素部を行毎に読み出し制御する第２のステップと、を実行させることを特徴とする。

本発明によれば、読み出しを行う行に拘わらず垂直出力線の寄生容量を均一に削減して読み出しの際のタイミング制御を容易が容易になるばかりでなく、画素信号の読み出しを高速化することができる。

本発明の第１の実施形態による撮像素子の一例についてその構成を示す図である。 図１に示す画素部の構成についてその一例を示す図である。 図１に示す撮像素子の読み出し制御の一例を示すタイミングチャートである。 図１に示す撮像素子の読み出し制御の他の例を示すタイミングチャートである。 図１に示す撮像素子の読み出し制御のさらに他の例を示すタイミングチャートである。 本発明の第２の実施形態による撮像素子の一例についてその構成を示す図である。 図６に示す撮像素子の読み出し制御の一例を示すタイミングチャートである。 本発明の第３の実施形態による撮像素子の一例についてその構成を示す図である。 図８に示す画素部の構成についてその一例を示す図である。 図８に示す撮像素子の読み出し制御の一例を示すタイミングチャートである。 本発明の第４の実施形態による撮像素子の一例についてその構成を示す図である。 図１１に示す撮像素子の読み出し制御の一例を示すタイミングチャートである。 本発明の第５の実施形態による撮像素子の一例についてその構成を示す図である。 図１３に示す撮像素子において通常読み出しモードの際の読み出し制御の一例を示すタイミングチャートである。 図１３に示す撮像素子において間引き読み出しモードの際の読み出し制御の一例を示すタイミングチャートである。 図１３に示す撮像素子において同時読み出しモードの際の読み出し制御の一例を示すタイミングチャートである。 本発明の第５の実施形態による撮像素子の他の例についてその構成を説明するための図であり、（ａ）は通常読み出しモードを示す図、（ｂ）は３画素間引き読み出しモードを示す図、（ｃ）は５画素間引き読み出しモードを示す図、（ｄ）は３画素同時読み出しモードを示す図、（ｅ）は５画素同時読み出しモードを示す図である。

以下に、本発明の実施の形態による撮像素子の一例について図面を参照して説明する。

［第１の実施形態］
図１は、本発明の第１の実施形態による撮像素子の一例についてその構成を示す図である。

図示の撮像素子は、例えば、デジタルカメラなどの撮像装置で用いられる。この撮像素子は、例えば、ＣＭＯＳイメージセンサであり、２次元マトリックス状に配列された複数の画素部１０ａを有している。つまり、画素部１０ａは、ｍ行×ｎ列（ｍおよびｎは、それぞれ２以上の整数）に配列されている。なお、図示の例ではｎ＝３である。

垂直出力線１２が列毎に配置され、この垂直出力線１２には画素部１０ａから画素信号が出力される。画素部１０ａは、列方向において複数のグループに分けられており（図示の例では、４つの画素部１０ａが１つのグループとなる）、画素部１０ａは、グループ毎に接続部１１を介して垂直出力線１２に接続されている。

接続部１１は、グループ出力線１１１および第２の選択トランジスタ１１２を有しており、グループ出力線１１１によってグループ内の画素部１０ａが互いに接続されている。そして、グループ出力線１１１は、第２の選択トランジスタ１１２によって垂直出力線１２に接続されている。なお、図示の例では、第２のトランジスタ１１２は、第４行目、第８行目、および第ｎ行目に位置付けられている。

図示のように、垂直出力線１２には定電流源１３および列回路１４が接続され、列回路１４には水平走査回路１８が接続されている。さらに、列回路１４は、水平出力線１５を介して出力アンプ１６に接続され、水平走査回路１８の制御によって、列回路１４は、順次画像信号を水平出力線１５を介して出力アンプ１６に出力する。

垂直走査回路１７は、後述するようにして、画素部１０ａの読み出し制御を行うとともに、第２の選択トランジスタ１１２をオンオフ制御する。つまり、垂直走査回路１７は、リセット信号（リセットパルス）ＰＲＥＳ、転送信号（転送パルス）ＰＴＸ、および第１の選択信号（第１の選択パルス）ＰＳＥＬ１によって駆動制御されて、画素信号を出力する。また、垂直走査回路１８は、第２の選択信号（第２の選択パルス）ＰＳＥＬ２によって第２の選択トランジスタ１１２をオンオフ制御する。

図示の例では、第ｎ行目に位置する画素部１０ａに与えられるリセットパルスＰＲＥＳ、転送パルスＰＴＸ、および第１の選択パルスＰＳＥＬ１は、それぞれリセットパルスＰＲＥＳ＿ｎ、転送パルスＰＴＸ＿ｎ、および第１の選択パルスＰＳＥＬ１＿ｎで示されている。また、第ｎ行目に位置する第２の選択トランジスタ１１２に与えられる第２の転送パルスＰＳＥＬ２は、第２の選択パルスＰＳＥＬ２＿ｎ／４で示されている。なお、列回路１４については既知であるので、ここでは説明を省略する。

図２は、図１に示す画素部１０ａの構成についてその一例を示す図である。

画素部１０ａは、入射光に応じた信号電荷を蓄積する光電変換部であるフォトダイオード（ＰＤ）１０１を備えている。ＰＤ１０１には、転送トランジスタ１０３を介してフローティングディフュージョン（ＦＤ）１０２が接続されている。転送トランジスタ（電荷転送部）１０３は、転送パルスＰＴＸによってオンオフされ、転送トランジスタ１０３がオンの際に、ＰＤ１０１から信号電荷がＦＤ１０２に与えられる。そして、ＦＤ１０２は、信号電荷を電圧に変換する。つまり、ＦＤ１０２は、電荷電圧変換部である。

さらに、ＦＤ１０２には、リセットトランジスタ（リセット部）１０４を介して電源電圧ＶＤＤに接続されており、リセットトランジスタ１０４は、リセットパルスＰＲＥＳによってオンオフされる。リセットトランジスタ１０４がオンとなると、ＦＤ１０２がリセットされる。

さらに、電源電圧ＶＤＤには、増幅トランジスタ（増幅部）１０５が接続され、この増幅トランジスタ１０５には、第１の選択トランジスタ（第１の選択スイッチ部）１０６が接続されている。増幅トランジスタ１０５は、ＦＤ１０２の電圧に応じた電気信号（画素信号）を出力し、第１の選択トランジスタ１０６は、第１の選択パルスＰＳＥＬ１によってオンオフされる。そして、第１の選択トランジスタ１０６がオンすると、画素部１０ａから画素信号が垂直出力線１２に出力される。つまり、第１の選択トランジスタ１０６は選択的に画素信号を垂直出力線１２に出力する。

なお、図示の例では、転送トランジスタ１０３、リセットトランジスタ１０４、増幅トランジスタ１０５、および第１の選択トランジスタ１０６の各々はｎ型のＭＯＳトランジスタである。

図２においては、転送トランジスタ１０３のゲートに垂直走査回路１７から転送パルスＰＴＸが与えられ、リセットトランジスタ１０４のゲートに垂直走査回路１７からリセットパルスＰＲＥＳが与えられる。そして、第１の選択トランジスタ１０６のゲートに垂直走査回路１８から第１の選択パルスＰＳＥＬ１が与えられる。

図３は、図１に示す撮像素子の読み出し制御の一例を示すタイミングチャートである。

読み出し制御の際、垂直走査回路１７は、第１の選択パルスＰＳＥＬ１＿１、ＰＳＥＬ１＿２、ＰＳＥＬ１＿３、およびＰＳＥＬ１＿４を順にハイレベル（Ｈレベル）として、１グループ目の第１行目、第２行目、第３行目、および第４行目の画素部１０ａを選択する。この際、垂直走査回路１７は、第１の選択パルスＳＥＬ１＿１をＨレベルとしてから第１の選択パルスＰＳＥＬ１＿４をローレベル（Ｌレベル）とするまで、第２の選択パルスＰＳＥＬ２＿１をＨレベルとする。

つまり、垂直走査回路１７は、グループ出力線１１１を介して接続された第１行目から第４行目までの画素部１０ａの全てから画素信号が垂直出力線１２に出力されるまで第２の選択トランジスタ１１２をオンすることになる。

その後、垂直走査回路１７は、第２の選択パルスＰＳＥＬ２＿１をＬレベルとして、第１の選択パルスＰＳＥＬ１＿５、ＰＳＥＬ１＿６、ＰＳＥＬ１＿７、およびＰＳＥＬ１＿８を順にＨレベルとして、２グループ目の第５行目、第６行目、第７行目、および第８行目の画素部１０ａを選択する。この際には、垂直走査回路１７は、第１の選択パルスＳＥＬ１＿５をＨレベルとしてから第１の選択パルスＰＳＥＬ１＿８をＬレベルとするまで、第２の選択パルスＰＳＥＬ２＿２をＨレベルとする。

以後同様にして、３グループ目からｎ／４グループ目までについて、垂直走査回路１７は、第１の選択パルスおよび第２の選択パルスのタイミング制御を行う。

具体的に説明すると、時刻（タイミングともいう）Ｔ１において、垂直走査回路１７は、第１行目の画素部１０ａに対応する第１の選択パルスＰＳＥＬ１＿１をＨレベルとする。さらに、タイミングＴ１において、垂直走査回路１７は、１グループ目に対応する第２の選択パルスＰＳＥＬ２＿１をＨレベルとする。これによって、第１行目の画素部１０ａは、グループ出力線１１１を介して垂直出力線１２に接続される。

この際には、第２の選択パルスＰＳＥＬ２＿１を除く他の第２の選択パルスはＬレベルであるので、グループ接続線１１１を介して、第２の選択パルスＰＳＥＬ２＿１によってオンされた第２の選択トランジスタ１１２に接続された第１の選択トランジスタ１０６のみが垂直出力線１２に接続されることになる。そして、他の第１の選択トランジスタ１０６は、垂直出力線１２から切り離されることになる。

タイミングＴ２において、垂直走査回路１７は、リセットパルスＰＲＥＳ＿１をＨレベルとする。これによって、画素部１０ａのＦＤ１０２の電位がリセットされる。

タイミングＴ３において、垂直走査回路１７は、リセットパルスＰＲＥＳ＿１をＬレベルとする。これによって、ＦＤ１０２の電圧に応じて増幅トランジスタ１０５から第１の選択トランジスタ１０６、グループ出力線１１１、第２の選択トランジスタ１１２を介して垂直出力線１２にリセット後のＦＤ１０２の浮遊電位信号（電気信号）が出力される。そして、当該浮遊電位信号は列回路１４に入力される。

タイミングＴ４〜Ｔ５において、垂直走査回路１７は、転送パルスＰＴＸ＿１をＨレベルとする。これによって、画素部１０ａでは、転送トランジスタ１０３がオンする。そして、ＰＤ１０１に蓄積された信号電荷がＦＤ１０２に送られて、当該電荷に応じた画素信号が垂直出力線１２に出力される。

タイミングＴ５において、転送パルスＰＴＸ＿１がＬレベルとなると、転送トランジスタ１０３がオフする。これによって、ＦＤ１０２はその電圧を保持する。転送トランジスタ１０３の動作と並行して、リセット動作の際に垂直出力線１２に接続される寄生容量に蓄積された電荷が、選択された行の画素部１０ａから出力される画素信号に応じた電圧まで定電流源１３によって放電される。

この際には、垂直出力線１２に接続された寄生容量が小さい程速く電圧が安定する。垂直出力線１２の電圧が安定した後、列回路１４によって画素信号とリセット後の浮遊電位信号とに応じた電位差が水平出力線１５に順次出力されて、出力アンプ１６を介して画像信号として出力される。

タイミングＴ６において、垂直走査回路１７は、第１の選択パルスＰＳＥＬ１＿１をＬとして、第１行目の画素部１０ａを垂直出力線１２から切り離す。

タイミングＴ７〜Ｔ２４においては、タイミングＴ１〜Ｔ６のタイミング制御と同様にして、第１の選択パルスＰＳＥＬ１＿２〜ＰＳＥＬ１＿４、リセットパルスＰＲＥＳ＿２〜ＰＲＥＳ＿４、および転送パルスＰＴＸ＿２がタイミング制御されて、第２行目、第３行目、および４行目の画素部１０ａの読み出しが行われる。

タイミングＴ２４において、垂直走査回路１７は、第１の選択パルスＰＳＥＬ１＿４をＬレベルとするとともに、第２の選択パルスＰＳＥＬ２＿１をＬレベルとする。これによって、第２の選択トランジスタ１１２がオフし、選択トランジスタ１０６が垂直出力線１２から切り離される。

タイミングＴ２５において、垂直走査回路１７は、第２の選択パルスＰＳＥＬ２＿２をＨレベルとする。そして、タイミングＴ２５〜Ｔ４８において、２グループ目について、つまり、第５行目〜第８行目の画素部１０ａについて、タイミングＴ１〜Ｔ２４と同様にして読み出し制御が行われる。これによって、第５行目〜第８行目の画素部１０ａの画像信号がグループ出力線１１１を介して垂直出力線１２に出力される。タイミングＴ４８において、垂直走査回路１７は、第２の選択パルスＰＳＥＬ２＿２をＨレベルとする。

タイミングＴ４９においては、垂直走査回路１７は、３グループ目に対応する第２の選択パルスＰＳＥＬ２＿３をＨレベルとして、前述のようにして、３グループ目について読み出し制御を行う。

以後同様にして、ｎ／４グループ目まで読み出し制御が行われる。このようにして、グループ毎にその読み出しの際に第２の選択トランジスタ１１２をオンとして、画素部１０ａを垂直出力線１２に接続する。そして、ｎ／４グループ目の読み出し制御が終了すると、１フレームの読み出し動作が終了する。

このように、本発明の第１の実施形態では、グループ毎に第２の選択トランジスタ１１２、つまり、接続部１１を介して垂直出力線１２に接続する。そして、グループの各々においては、画素部１０ａに備えられた第１の選択トランジスタ１０６が順次第２の選択トランジスタ１１２に接続される。この結果、撮像素子の読み出し制御に当たって、垂直出力線１２に接続される選択トランジスタの数が実質的に削減されることになって寄生容量を低減することができる。

図３に示す例においては、タイミングＴ５〜Ｔ６およびタイミングＴ１１〜Ｔ１２などにおいて、垂直出力線１２の電圧が安定するまで待機する時間を短縮することができる。この結果、撮像素子の読み出し制御を高速化することができる。

さらに、読み出しの際に垂直出力線１２に接続される選択トランジスタの数はいずれの行においても一定であるので、垂直出力線１２が安定するまでに要する時間は読み出し制御を行う行に依存することがない。よって、複雑なタイミング制御によることなく撮像素子の読み出し制御を行うことができる。

なお、図３で説明した読み出し制御は、画素数が多く垂直出力線１２に接続される第１の選択トランジスタの数が多いほど有効である。

さらに、図１に示す例では、列方向において４つの画素部１０ａの出力をグループ出力線１１１に接続して、グループ出力線１１１と垂直出力線１２とを第２の選択トランジスタ１１２に接続する例について説明した。つまり、１つの第２の選択トランジスタ１１２に対して、４つの画素部１０ａが接続される例について説明した。図１に示す例は一例であって、グループ出力線１１１を介して第２の選択トランジスタ１１２に接続される画素部１０ａの数は図１に示す例に限らず、少なくとも２つの画素部１０ａをグループ出力線１１１を介して第２の選択トランジスタ１１２に接続するようにすればよい。

図４は、図１に示す撮像素子の読み出し制御の他の例を示すタイミングチャートである。

図４において、第１の選択パルスＰＳＥＬ１＿１〜ＰＳＥＬ１＿８、リセットパルスＰＲＥＳ＿１〜ＰＲＥＳ＿８、および転送パルスＰＴＸ＿１〜ＰＴＸ＿８は、図３で説明したタイミングで垂直走査回路１７から送出される。ここでは、垂直走査回路１７は、第１の選択パルスＰＳＥＬ１＿１〜ＰＳＥＬ１＿４のいずれかがＨレベルの際に、第２の選択パルスＰＳＥＬ２＿１をＨレベルとする。同様に、垂直走査回路１７は、第１の選択パルスＰＳＥＬ１＿５〜ＰＳＥＬ１＿８のいずれかがＨレベルの際に、第２の選択パルスＰＳＥＬ２＿２をＨレベルとする。つまり、垂直走査回路１７は、第１の選択ＰＳＥＬ１をＨレベルとした際に、第２の選択パルスＰＳＥＬ２をＨレベルとして、読み出し制御を行う。

図５は、図１に示す撮像素子の読み出し制御のさらに他の例を示すタイミングチャートである。なお、図５においては、リセットパルスＰＲＥＳ＿ｎおよび転送パルスＰＴＸ＿ｎは、図３又は図４に示すタイミングで垂直走査回路１７から送出されるので、省略されている。

ここでは、例えば、第１の選択パルスＰＳＥＬ１＿１をＨレベルとした際、垂直走査回路１７は、第２の選択パルスＰＳＥＬ２＿１およびＰＳＥＬ２＿２をＨレベルとする。そして、第１の選択パルスＰＳＥＬ１＿４をＬレベルとした際、垂直走査回路１７は第２の選択パルスＰＳＥＬ２＿３をＨレベルとする。その後、第１の選択パルスＰＳＥＬ１＿５をＨレベルとした際、垂直走査回路１７は、第２の選択パルスＰＳＥＬ２＿１をＬレベルとする。

続いて、第１の選択パルスＰＳＥＬ１＿８をＬレベルとした際、垂直走査回路１７は、第２の選択パルスＰＳＥＬ２＿４をＨレベルとする。その後、第１の選択パルスＰＳＥＬ１＿９をＨレベルとした際、垂直走査回路１７は、第２の選択パルスＰＳＥＬ２＿２をＬレベルとする。

次に、第１の選択パルスＰＳＥＬ１＿１２をＬレベルとした際、垂直走査回路１７は、第２の選択パルスＰＳＥＬ２＿５をＨレベルとする。その後、第１の選択パルスＰＳＥＬ１＿１３をＨレベルとした際、垂直走査回路１７は、第２の選択パルスＰＳＥＬ２＿３をＬレベルとする。さらに、第１の選択パルスＰＳＥＬ１＿１６をＬレベルとした際、垂直走査回路１７は、第２の選択パルスＰＳＥＬ２＿６をＨレベルとする。

このように、垂直走査回路１７は、次のグループの読み出しの前に、つまり、現在の読み出しグループにおいて最後の行の第１の選択トランジスタがオフとされると（次のグループにおいて最初の行の第１の選択トランジスタをオンする前に）、当該次のグループに対応する第２の選択トランジスタをオンとする。

このように読み出し制御を行うと、次のグループの読出し制御を直ちに行うことができる結果、高速に読み出しを行うことができる。

以上のように、本発明の第１の実施形態では。複雑なタイミング制御を必要とせず、しかも垂直出力線の寄生容量を低減させて高速に読み出しを行うことができる。

［第２の実施形態］
次に、本発明の第２の実施形態による撮像素子の一例について説明する。

図６は、本発明の第２の実施形態による撮像素子の一例についてその構成を示す図である。なお、図６において、図１に示す撮像素子と同一の構成要素および構成については同一の参照番号を付して説明を省略する。

図６に示す撮像素子は、一つのグループに複数の接続部１１ａ〜１１ｃが備えられている。そして、これら接続部１１ａ〜１１ｃは、それぞれグループ出力線１１１ａ〜１１１ｃおよび第２の選択トランジスタ１１２ａ〜１１２ｃを有している。

１グループ目に注目すると、接続部１１ａは、第１行目および第２行目の画素部１０ａに対応しており、接続部１１ｃは第３行目および第４行目の画素部１０ａに対応している。そして、接続部１１ｂは、これら接続部１１ａおよび１１ｃを垂直出力線１２に接続する。なお、他のグループにおいても接続部１１ａ〜１１ｃは、同様に配置されている。

図示の例では、グループの各々において、列方向の第１番目および第２番目の画素部１０ａは、グループ出力線１１１ａによって接続されている。さらに、グループの各々において、列方向の第３番目および第４番目の画素部１０ａは、グループ出力線１１１ｃによって接続されている。

図示のように、第２の選択トランジスタ１１２ａおよび１１２ｃは、グループ出力線１１１ｂによって接続されており、このグループ出力線１１ｂは、第２の選択トランジスタ１１２ｂによって垂直出力線１２に接続される。

垂直走査回路１７は、第２の選択トランジスタ１１２ａに第２の選択パルスＰＳＥＬ２ａ＿ｎ／２−１を送って第２の選択トランジスタ１１２ａをオンオフ制御する。同様に、垂直走査回路１７は、第２の選択トランジスタ１１２ｂに第２の選択パルスＰＳＥＬ２ｂ＿ｎ／４を送って第２の選択トランジスタ１１２ｂをオンオフ制御する。また、垂直走査回路１７は、第２の選択トランジスタ１１２ｃに第２の選択パルスＰＳＥＬ２ａ＿ｎ／２を送って第２の選択トランジスタ１１２ｃをオンオフ制御する。

図７は、図６に示す撮像素子の読み出し制御の一例を示すタイミングチャートである。なお、図７においては、リセットパルスＰＲＥＳ＿ｎおよび転送パルスＰＴＸ＿ｎは、図３又は図４に示すタイミングで垂直走査回路１７から送出されるので、省略されている。

ここでは、例えば、１グループ目において、第１の選択パルスＰＳＥＬ１＿１をＨレベルとした際、垂直走査回路１７は、第２の選択パルスＰＳＥＬ２ａ＿１およびＰＳＥＬ２ｂ＿１をＨレベルとする。そして、第１の選択パルスＰＳＥＬ１＿２をＬレベルとした際、垂直走査回路１７は第２の選択パルスＰＳＥＬ２ａ＿１をＬレベルとする。その後、第１の選択パルスＰＳＥＬ１＿３をＨレベルとした際、垂直走査回路１７は、第２の選択パルスＰＳＥＬ２ａ＿２をＨレベルとする。そして、第１の選択パルスＰＳＥＬ１＿４をＬレベルとした際、垂直走査回路１７は、第２の選択パルスＰＳＥＬ２ａ＿２およびＰＳＥＬ２ｂ−１をＬレベルとする。

以下順次、垂直走査回路１７は、１グループ目と同様にして、第１の選択パルスおよび第２の選択パルスのタイミングを制御して、撮像素子の読み出し制御を行う。

このようにして、垂直走査回路１７は、１グループ目から順次読み出し制御を行うことになるが、グループの各々においては、まず第１番目の画素部１０ａの第１の選択トランジスタ１０６をオンするとともに、第２の選択トランジスタ１１２ａおよび１１２ｂをオンする。これによって、第１番目の画素部１０ａから画素信号が垂直出力線１２に送出される。

続いて、垂直走査回路１７は、第１番目の画素部１０ａの第１の選択トランジスタ１０６をオフした後、第２番目の画素部１０ａの第１の選択トランジスタ１０６をオンする。これによって、第２番目の画素部１０ａから画素信号が垂直出力線１２に送出される。そして、垂直走査回路１７は、第２番目の画素部１０ａの第１の選択トランジスタ１０６をオフする。

次に、垂直走査回路１７は、第３番目の画素部１０ａの第１の選択トランジスタ１０６をオンするとともに、第２の選択トランジスタ１１２ｃをオンする。これによって、第３番目の画素部１０ａから画素信号が垂直出力線１２に送出される。

垂直走査回路１７は、第３番目の画素部１０ａの第１の選択トランジスタ１０６をオフした後、第４番目の画素部１０ａの第１の選択トランジスタ１０６をオンする。これによって、第４番目の画素部１０ａから画素信号が垂直出力線１２に送出される。その後、垂直走査回路１７は、第４番目の画素部１０ａの第１の選択トランジスタ１０６をオフするとともに、第２の選択トランジスタ１１２ｃおよび１１２ｂをオフする。

このように、本発明の第２の実施形態では、グループの各々において、画素部を階層的に第２の選択トランジスタ１１２ａ〜１１２ｃによって垂直出力線１２に接続する。これによって、読み出し動作が行われていない行の第２の選択トランジスタ１１２ａ又は１１２ｃを垂直出力線１２から切り離して、垂直出力線１２に繋がる寄生容量を削減することができる。

なお、図６に示す例では、２つの第２の選択トランジスタ１１２ａおよび１１２ｃを第２の選択トランジスタ１１２ｂに接続するようにしたが、第２の選択トランジスタの数は図示の例に限定されず、階層的に画素部を垂直出力線に接続するようにすればよい。

［第３の実施形態］
続いて、本発明の第３の実施形態による撮像素子の一例について説明する。

図８は、本発明の第３の実施形態による撮像素子の一例についてその構成を示す図である。なお、図８において、図１又は図６に示す撮像素子と同一の構成要素および構成については同一の参照番号を付して説明を省略する。

図示の撮像素子は、前述の画素部１０ａとその構成が異なる画素部１０ｂを備えている。画素部１０ｂは、ｍ行×ｎ列（ｍおよびｎは、それぞれ２以上の整数）に配列されている。なお、図示の例ではｎ＝３である。

垂直出力線１２が列毎に対応して配置され、この垂直出力線１２には、画素部１０ｂからの出力である画素信号が出力される。画素部１０ｂは、列方向において複数のグループに分けられており（図示の例では、２つの画素部１０ｂが１つのグループとなる）、画素部１０ｂは、グループ毎に接続部１１を介して垂直出力線１２に接続されている。

図示の例では、第ｎ行目に位置する画素部１０ｂに与えられるリセットパルスＰＲＥＳ、転送パルスＰＴＸ、および第１の選択パルスＰＳＥＬ１は、それぞれリセットパルスＰＲＥＳ＿ｎ、転送パルスＰＴＸ１＿ｎおよびＰＴＸ２＿ｎ、および第１の選択パルスＰＳＥＬ１＿ｎで示されている。また、第ｎ行目に位置する第２の選択トランジスタ１１２に与えられる第２の転送パルスＰＳＥＬ２は、第２の選択パルスＰＳＥＬ２＿ｎ／２で示されている。

図９は、図８に示す画素部１０ｂの構成についてその一例を示す図である。なお、図９において、図２に示す画素部１０ａと同一の構成要素については同一の参照番号を付して説明を省略する。

図示の画素部１０ｂは、２つのＰＤ１０１ａおよび１０１ｂを有しており、ＰＤ１０１ａおよび１０１ｂは、それぞれ転送トランジスタ１０３ａおよび１０３ｂを介してＦＤ１０２に接続されている。そして、一方の転送トランジスタ１０３ａには、垂直走査回路１７から転送パルスＰＴＸ１が与えられ、他方の転送トランジスタ１０３ｂには、垂直走査回路１７から転送パルスＰＴＸ２が与えられる。

図１０は、図８に示す撮像素子の読み出し制御の一例を示すタイミングチャートである。

タイミングＴ１において、垂直走査回路１７は、第１行目の画素部１０ｂに対応する第１の選択パルスＰＳＥＬ１＿１をＨレベルとする。さらに、タイミングＴ１において、垂直走査回路１７は、１グループ目に対応する第２の選択パルスＰＳＥＬ２＿１をＨレベルとする。これによって、第１行目の画素部１０ｂは、グループ出力線１１１および第２の選択トランジスタ１１２を介して垂直出力線１２に接続される。

タイミングＴ２において、垂直走査回路１７は、リセットパルスＰＲＥＳ＿１をＨレベルとする。これによって、画素部１０ｂのＦＤ１０２の電位がリセットされる。タイミングＴ３において、垂直走査回路１７は、リセットパルスＰＲＥＳ＿１をＬレベルとする。これによって、ＦＤ１０２の電圧に応じて増幅トランジスタ１０５から第１の選択トランジスタ１０６、グループ出力線１１１、第２の選択トランジスタ１１２を介して垂直出力線１２にリセット後のＦＤ１０２の浮遊電位信号（電気信号）が出力される。そして、当該浮遊電位信号は、列回路１４に入力される。

タイミングＴ４〜Ｔ５において、垂直走査回路１７は、転送パルスＰＴＸ１＿１をＨレベルとする。これによって、画素部１０ｂでは、転送トランジスタ１０３ａがオンする。そして、ＰＤ１０１ａに蓄積された信号電荷がＦＤ１０２に送られて、当該電荷に応じた画素信号が垂直出力線１２に出力される。

タイミングＴ５において、転送パルスＰＴＸ１＿１がＬレベルとなると、転送トランジスタ１０３ａがオフする。これによって、ＦＤ１０２はその電圧を保持する。転送トランジスタ１０３ａの動作と並行して、リセット動作の際に垂直出力線１２に接続される寄生容量に蓄積された電荷が、選択された行の画素部１０ｂから出力される画素信号に応じた電圧まで定電流源１３によって放電される。

垂直出力線１２の電圧が安定した後、列回路１４によって画素信号とリセット後の浮遊電位信号とに応じた電位差が水平出力線１５に順次出力されて、出力アンプ１６を介して画像信号として出力される。

タイミングＴ８において、垂直走査回路１７は、リセットパルスＰＲＥＳ＿１をＨレベルとする。これによって、画素部１０ｂのＦＤ１０２の電位がリセットされる。タイミングＴ９において、垂直走査回路１７は、リセットパルスＰＲＥＳ＿１をＬレベルとする。これによって、ＦＤ１０２の電圧に応じて増幅トランジスタ１０５から第１の選択トランジスタ１０６、グループ出力線１１１、第２の選択トランジスタ１１２を介して垂直出力線１２にリセット後のＦＤ１０２の浮遊電位信号が出力される。そして、当該浮遊電位信号は列回路１４に入力される。

タイミングＴ１０〜Ｔ１１において、垂直走査回路１７は、転送パルスＰＴＸ２＿１をＨレベルとする。これによって、画素部１０ｂでは、転送トランジスタ１０３ｂがオンする。そして、ＰＤ１０１ｂに蓄積された信号電荷がＦＤ１０２に送られて、当該電荷に応じた画素信号が垂直出力線１２に出力される。

タイミングＴ１１において、転送パルスＰＴＸ２＿１がＬレベルとなると、転送トランジスタ１０３ｂがオフする。これによって、ＦＤ１０２は、その電圧を保持する。転送トランジスタ１０３ｂの動作と並行して、リセット動作の際に垂直出力線１２に接続される寄生容量に蓄積された電荷が、選択された行の画素部１０ｂから出力される画素信号に応じた電圧まで定電流源１３によって放電される。

垂直出力線１２の電圧が安定した後、列回路１４によって画素信号とリセット後の浮遊電位信号とに応じた電位差が水平出力線１５に順次出力されて、出力アンプ１６を介して画像信号として出力される。

タイミングＴ１２において、垂直走査回路１７は、第１の選択パルスＰＳＥＬ１＿１をＬとして、第１行目の画素部１０ｂを垂直出力線１２から切り離す。

タイミングＴ１３〜Ｔ２４においては、タイミングＴ１〜Ｔ６のタイミング制御と同様にして、第１の選択パルスＰＳＥＬ１＿２、リセットパルスＰＲＥＳ＿２、および転送パルスＰＴＸ１＿２およびＰＴＸ２＿２がタイミング制御されて、第２行目の画素部１０ｂの読み出しが行われる。

タイミングＴ２４において、垂直走査回路１７は第１の選択パルスＰＳＥＬ１＿２をＬレベルとするとともに、第２の選択パルスＰＳＥＬ２＿１をＬレベルとする。これによって、第２の選択パルスＰＳＥＬ２＿１によって駆動される第２の選択トランジスタ１１２にグループ出力線１１１を介して接続される選択トランジスタ１０６が垂直出力線１２から切り離される。

タイミングＴ２５において、垂直走査回路１７は、第１の選択パルス１＿３をＨレベルとするとともに第２の選択パルスＰＳＥＬ２＿２をＨレベルとする。これによって、前述した読み出しと同様にして、タイミングＴ２６〜Ｔ３５において、２グループ目において第３行目の画素部１０ｂの読み出し制御が行われる。

タイミングＴ３６において、垂直走査回路１７は、第１の選択パルス１＿３をＬレベルとして、第３行目の画素部１０ｂを垂直出力線１２から切り離す。

続いて、タイミングＴ３７において、垂直走査回路１７は、第１の選択パルス１＿４をＨレベルとして、タイミングＴ３８〜Ｔ４８において、第４行目の画素部１０ｂの読み出し制御を行う。そして、タイミングＴ４８において、垂直走査回路１７は、第１の選択パルス１＿４をＬレベルとするとともに、第２の選択パルスＰＳＥＬ２＿２をＬレベルとする。これによって、第２の選択パルスＰＳＥＬ２＿２によって駆動される第２の選択トランジスタ１１２にグループ出力線１１１を介して接続される選択トランジスタ１０６が垂直出力線１２から切り離される。

タイミングＴ４９以後、同様にして３グループ目以降の画素部１０ｂの読み出し制御が行われる。

このように、本発明の第３の実施形態では、複雑なタイミング制御を必要とせず、しかも垂直出力線の寄生容量を低減させて高速に読み出しを行うことができる。

なお、第３の実施形態では、画素部１０ｂが２つのＰＤ１０１ａおよび１０１ｂを備えて、ＰＤ１０１ａおよび１０１ｂが転送トランジスタ１０３ａおよび１０３ｂを介して共通のＦＤ１０２に接続される例について説明したが、ＰＤおよび転送トランジスタの数は２つ以上であればよい。

［第４の実施形態］
続いて、本発明の第４の実施形態による撮像素子の一例について説明する。

図１１は、本発明の第４の実施形態による撮像素子の一例についてその構成を示す図である。なお、図１１において、図１に示す撮像素子と同一の構成要素および構成については、同一の参照番号を付して説明を省略する。

図示の撮像素子では、画素部１０ａには、カラーフィルタ（図示せず）が配置されており、画素部１０ａは、カラーフィルタで規定された色の光を受光する。図示の例では、画素部１０ａはベイヤー配列で配列されており、ベイヤー配列においては、赤（ｒｅｄ）の画素部１０ａおよび緑（ｇｒｅｅｎ）の画素部１０ａを有する列と、緑の画素部１０ａおよび青（ｂｌｕｅ）の画素部１０ａを有する列が交互に配置される。なお、ここでは、説明の便宜上、緑および青の列を省略して、赤および緑の列のみが示されている。

図示のように、列方向において、第１行目の画素部１０ａと第３行目の画素部１０ａとが、接続部１１を介して垂直出力線１２に接続される。同様に、第２行目の画素部１０ａと第４行目の画素部１０ａとが、接続部１１を介して垂直出力線１２に接続される。以下同様にして、画素部１０ａが、一行おきに接続部１１によって接続される。

つまり、ここでは、列方向において、第（ｎ−３）行目の画素部１０ａと第（ｎ−１）行目の画素部１０ａとが、接続部１１によって垂直出力線１２に接続され、第（ｎ−２）行目の画素部１０ａと第ｎ行目の画素部１０ａとが、接続部１１によって垂直出力線１２に接続される（ここでは、ｎ＝４Ｐ以上の整数であり、Ｐは１以上の整数である）。この結果、同色の画素部１０ａ同士が、接続部１１を介して垂直出力線１２に接続されることになる。

図１２は、図１１に示す撮像素子の読み出し制御の一例を示すタイミングチャートである。

図１２において、第１の選択パルスＰＳＥＬ１＿１〜ＰＳＥＬ１＿８、リセットパルスＰＲＥＳ＿１〜ＰＲＥＳ＿８、および転送パルスＰＴＸ＿１〜ＰＴＸ＿８は、図３で説明したタイミングで垂直走査回路１７から送出される。ここでは、垂直走査回路１７は、第１の選択パルスＰＳＥＬ１＿１又はＰＳＥＬ１＿３がＨレベルの際に、第２の選択パルスＰＳＥＬ２＿１をＨレベルとする。同様に、垂直走査回路１７は、第１の選択パルスＰＳＥＬ１＿２又はＰＳＥＬ１＿４がＨレベルの際に、第２の選択パルスＰＳＥＬ２＿２をＨレベルとする。

さらに、垂直走査回路１７は、第１の選択パルスＰＳＥＬ１＿５又はＰＳＥＬ１＿７がＨレベルの際に、第２の選択パルスＰＳＥＬ２＿３をＨレベルとする。そして、垂直走査回路１７は、第１の選択パルスＰＳＥＬ１＿６又はＰＳＥＬ１＿８がＨレベルの際に、第２の選択パルスＰＳＥＬ２＿４をＨレベルとする。

具体的には、垂直走査回路１７は、第２の選択パルスＰＳＥＬ２＿１を、タイミングＴ１〜Ｔ６およびＴ１３〜Ｔ１８においてＨレベルとする。これによって、第２の選択パルスＰＳＥＬ２＿１によって駆動される第２の選択トランジスタ１１２にグループ出力線１１１を介して接続される画素部１０ａのいずれかにおいて、第１の選択トランジスタ１０６がオンなるタイミングで第２の選択トランジスタ１１２がオンとされる。

同様に、第２の選択パルスＰＳＥＬ２＿２によって駆動される第２の選択トランジスタ１１２にグループ出力線１１１を介して接続される画素部１０ａにおいて、第１の選択トランジスタ１０６がオンとされるタイミングで第２の選択トランジスタ１１２がオンとされる。これによって、同色の画素部１０ａから画素信号が読み出されることになる。

このように、本発明の第４の実施形態では、ベイヤー配列の撮像素子においても複雑なタイミング制御を必要とせず、しかも垂直出力線の寄生容量を低減させて高速に読み出しを行うことができる。

［第５の実施形態］
次に、本発明の第５の実施形態による撮像素子の一例について説明する。

図１３は、本発明の第５の実施形態による撮像素子の一例についてその構成を示す図である。なお、図１３において、図１１に示す撮像素子と同一の構成要素および構成については、同一の参照番号を付して説明を省略する。

図示の撮像素子においては、上述した通常の読み出しモードに加えて、間引き読み出しモードおよび同時読み出しモードで読み出し制御を行うことができる。ここで、通常読み出しモードとは１行ずつ画素部１０ａの読み出し制御を行うモードである。間引き読み出しモードとは、全ての画素部１０ａの読み出し制御を行うことなく、例えば、３行毎に１行を読み出すなど任意の行のみを読み出して解像度の低い画像を得るモードである。

さらに、同時読み出しモードとは垂直方向（つまり、列方向）の複数の画素部１０ａから同時に１つの出力信号（画素信号）を読み出して解像度の低い画像を得るモードである。間引き読み出しモードおよび同時読み出しモードは、主に動画撮影の際に解像度を要求されないが高速な読み出しを要求される場合に用いられる。

図１３に示す撮像素子においては、列方向において、一行おきに３つ画素部１０ａが接続部１１で相互に接続されている。但し、ここでは、第２行目の画素部１０ａは直接垂直出力線１２に接続される。

接続部１１によって相互に接続された３つの画素部１０ａは、同時読み出しモードの際に同時に読み出し制御が行われる画素部である。図示のように、第２の選択パルスＰＳＥＬ２＿１によって駆動される第２の選択トランジスタ１１２は、第１行目、第３行目、および第５行目の画素部１０ａにグループ出力線１１１を介して接続されている。また、第２の選択パルスＰＳＥＬ２＿２によって駆動される第２の選択トランジスタ１１２は、第４行目、第６行目、および第８行目にグループ出力線１１１を介して接続されている。

なお、前述の２行目については、同時読み出しモードの際には読み出されることのない行であって、例えば。接続部１１を介することなく直接垂直出力線１２に接続される。さらには、同時に読み出される複数の画素部１０ａにおいてＦＤ１０２をスイッチ（図示せず）によって同時読み出しモード際に短絡するようにしてもよい。

図１４は、図１３に示す撮像素子において通常読み出しモードの際の読み出し制御の一例を示すタイミングチャートである。

図１４において、第１の選択パルスＰＳＥＬ１＿１〜ＰＳＥＬ１＿８、リセットパルスＰＲＥＳ＿１〜ＰＲＥＳ＿８、および転送パルスＰＴＸ＿１〜ＰＴＸ＿８は、図３で説明したタイミングで垂直走査回路１７から送出される。

垂直走査回路１７は、第２の選択パルスＰＳＥＬ２＿１を、タイミングＴ１〜Ｔ６、Ｔ１３〜Ｔ１８、およびＴ２５〜Ｔ３０においてＨレベルとする。つまり、垂直走査回路１７は、第２の選択パルスＰＳＥＬ２＿１によって駆動される第２の選択トランジスタ１１２にグループ出力線１１１を介して接続された画素部１０ａのいずれかにおいて、第１の選択トランジスタ１０６がオンになるタイミングで第２の選択パルスＰＳＥＬ２＿１をＨレベルとする。

同様にして、垂直走査回路１７は、第２の選択パルスＰＳＥＬ２＿２によって駆動される第２の選択トランジスタ１１２にグループ出力線１１１を介して接続された画素部１０ａのいずれかにおいて、第１の選択トランジスタ１０６がオンになるタイミングで第２の選択パルスＰＳＥＬ２＿２をＨレベルにする。

図１５は、図１３に示す撮像素子において間引き読み出しモードの際の読み出し制御の一例を示すタイミングチャートである。

ここで、間引き読み出しモードにおいては、３行のうち１行について読み出す制御（つまり、読み出し動作）が行われる。例えば、第３行目、第６行目、第９行目の順に等間隔で読み出し制御が行われる。垂直走査回路１７は、読み出し制御を行わない行については第１の選択パルスＰＳＥＬ１を常時Ｌレベルとする。そして、垂直走査回路１７は、読み出し制御を行う行については第１の選択パルスＰＳＥＬ１を順にＨレベルとする。

図示の例では、垂直走査回路１７は、第１の選択パルスＰＳＥＬ１＿３をＨレベルとした際、第２の選択パルスＰＳＥＬ２＿１をＨベルとする。同様に、垂直走査回路１７は、第１の選択パルスＰＳＥＬ１＿６をＨレベルとした際、第２の選択パルスＰＳＥＬ２＿２をＨベルとし、第１の選択パルスＰＳＥＬ１＿９をＨレベルとした際、第２の選択パルスＰＳＥＬ２＿３をＨベルとする。ここでは、接続部１１の各々に接続される画素部１０ａの数と間引き読み出し間隔の行数とが一致しているので、垂直走査回路１７は、１フレームの読み出し制御の際に第１の選択パルス１＿ｎ（ここでは、ｎ＝３Ｑであり、Ｑは１以上の整数である）と第２の選択パルスＰＳＥＬ２＿（ｎ−２）／３をそれぞれ１回ずつＨレベルとする。

図１６は、図１３に示す撮像素子において、同時読み出しモードの際の読み出し制御の一例を示すタイミングチャートである。

同時読み出しモードにおいては、垂直方向（つまり、列方向）における３つの画素部１０ａの読み出し制御が同時に行われる。同時読出しモードでは、複数の画素部１０ａから同時に画素信号が出力されるので、同時に読み出しを行う行について、垂直走査回路１７はリセットパルスＰＲＥＳ、転送パルスＰＴＸ、および第１の選択パルスＰＳＥＬ１をそれぞれ同一のタイミングでＨレベルとする。

図１６において、タイミングＴ１〜Ｔ６において、第１行目、第３行目、および第５行目の画素部１０ａから出力された画素信号が撮像素子から画像信号として出力される。そして、タイミングＴ７〜Ｔ１２において、第４行目、第６行目、および第８行目から出力された画素信号が撮像素子から画像信号として出力される。以下同様にして、第７行目、第９行目、および第１１行目が読み出され、全ての読出しが終了するまで３つの画素部１０ａから同時に画素信号が出力される。

ところで、図１３に示すように、同時に読み出しが行われる画素部１０ａには、同一の第２の選択トランジスタ１１２が対応している。このため、垂直走査回路１７は、第２の選択パルスＰＳＥＬ２を、同時読み出しを行う画素部１０ａに送る第１の選択パルスＰＳＥＬ１と同一のタイミングでＨレベルとすればよく、容易に第１の選択パルスＰＳＥＬ１および第２の選択パルスＰＳＥＬ２を生成することができる。

このように、本発明の第５の実施形態では、上述の第１〜第４の実施形態と同様に、垂直出力線の寄生容量を削減して読み出し動作を高速化できる。さらに、第５の実施形態では、同時読み出しモードの際に読み出しを行う複数の画素部１０ａを共通のグループ出力線１１１に接続しているので、共通の第２の選択トランジスタ１１２を用いて垂直出力線１２との接続および切り離しを行える結果、容易に選択パルスを生成することができる。

なお、複数の行について１行を読み出す間引き読み出しモードの際には、読み出しの間隔を特に限定する必要はない。また、同時読み出しモードの際に読み出しを行う画素部１０ａと接続部１１とを完全に対応させて接続する必要はなく、例えば、共通のグループ出力線１１１に同時読み出しを行う画素部１０ａの倍数の画素部１０ａを接続するようにしてもよい。

さらに、複数の同時読み出しモードを備えて、同時読み出しモード毎に読出しを行う画素部１０ａの数を異ならせる場合、その公倍数毎に画素部１０ａを共通のグループ出力線１１１に接続するようにすれば、複雑な制御を行うことなく、同様の効果を得ることができる。

図１７は、本発明の第５の実施形態による撮像素子の他の例について、その構成を説明するための図である。そして、図１７（ａ）は、通常読み出しモードを示す図であり、図１７（ｂ）は、３画素間引き読み出しモードを示す図である。また、図１７（ｃ）は、５画素間引き読み出しモードを示す図であり、図１７（ｄ）は、３画素同時読み出しモードを示す図である。さらに、図１７（ｅ）は、５画素同時読み出しモードを示す図である。

図１７に示す例では、一列分の画素部１０ａ、接続部１１、および垂直出力線１２のみが示されている。そして、画素部１０ａに記載の”Ｔ１”などの符号は、読み出し開始のタイミングを示しており、同時に読出しが行われる行（つまり、画素部１０ａ）については同一の符号が記載されている。

図示の例では、列方向に、１５個の画素部１０ａが１つのグループとして接続部１１を介して垂直出力線１２に接続されている。ここでは、奇数番目の画素部１０ａについて１５個ずつ接続部１１を介して垂直出力線１２に接続される。そして、偶数番目の画素部１０ａについても１５個ずつ接続部１１を介して垂直出力線１２に接続される。なお、偶数番目の画素部１０ａについては、第２番目から第１４番目までは一つのグループとされる。

図１７（ａ）に示す通常読み出しモードにおいては、画素部１０ａに記載の符号で示すタイミングで読み出しが開始される。図１７（ｂ）に示す３画素間引き読み出しモードにおいては、垂直走査回路１７は、３つの画素部１０ａにおいて１つの画素部１０ａの読み出しを行う。ここでは、第３番目の画素部１０ａ、第６番目の画素部１０ａ、第９番目の画素部１０ａの順に読み出しが行われる。

図１８（ｃ）に示す５画素間引き読み出しモードにおいては、垂直走査回路１７は、５つの画素部１０ａにおいて１つの画素部１０ａの読み出しを行う。ここでは、第５番目の画素部１０ａ、第１０番目の画素部１０ａ、第１５番目の画素部１０ａの順に読み出しが行われる。

図１７（ｄ）に示す３画素同時読み出しモードにおいては、垂直走査回路１７は、３行分の画素部１０ａについて同一のタイミングで同時に画素信号を読み出す。なお、ここでは、第２行目（つまり、第２番目）の画素部１０ａについては読み出し制御は行われない。

また、図１７（ｅ）に示す５画素同時読み出しモードにおいては、垂直走査回路１７は、５行分の画素部１０ａについて同一のタイミングで同時に画素信号を読み出す。なお、ここでは、第２行目および第４行目の画素部１０ａについては読み出し制御は行われない。

３画素同時読み出しモードおよび５画素同時読み出しモードともに、同時に読み出しが行われる行について同一のグループ出力線１１１を介して第２の選択トランジスタ１１２に接続されている。

上述の説明から明らかなように、図１に示す例においては、垂直走査回路１７が制御手段として機能する。

以上、本発明について実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではなく、この発明の要旨を逸脱しない範囲の様々な形態も本発明に含まれる。

例えば、上記の実施の形態の機能を制御方法として、この制御方法を撮像素子で実行するようにすればよい。また、上述の実施の形態の機能を有するプログラムを制御プログラムとして、当該制御プログラムをコンピュータに実行させるようにしてもよい。なお、制御プログラムは、例えば、コンピュータに読み取り可能な記録媒体に記録される。

また、本発明は、以下の処理を実行することによっても実現される。つまり、上述した実施形態の機能を実現するソフトウェア（プログラム）を、ネットワーク又は各種の記録媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵなど）がプログラムを読み出して実行する処理である。

１０ａ，１０ｂ 画素部
１１，１１ａ，１１ｂ，１１ｃ 接続部
１２ 垂直出力線
１０１，１０１ａ，１０１ｂ フォトダイオード
１０２ フローティングディフュージョン
１０３，１０３ａ，１０３ｂ転送トランジスタ
１０４ リセットトランジスタ
１０６ 第１の選択トランジスタ
１１１，１１１ａ，１１１ｂ，１１１ｃ グループ出力線
１１２，１１２ａ，１１２ｂ，１１２ｃ 第２の選択トランジスタ

Claims (9)

1. ２次元マトリックス状に配列された複数の画素部と、列方向に配列された前記画素部の各々の出力である画素信号が出力される垂直出力線とを備え、前記画素部の各々には前記画素信号を前記垂直出力線に選択的に出力するための第１の選択スイッチ部が備えられた撮像素子であって、
   前記列方向において予め定められた数の画素部を前記垂直出力線に接続するための接続手段と、
   前記画素部を行毎に読み出し制御する際、前記第１の選択スイッチ部および前記接続手段を制御して、前記予め定められた数の画素部において順に前記画素部を前記垂直出力線に接続する制御手段と、
   を有することを特徴とする撮像素子。
2. 前記第１の選択スイッチ部はトランジスタであり、
   前記接続手段は、前記予め定められた数の画素部を相互に接続するグループ出力線と、前記グループ出力線を前記垂直出力線に接続する第２の選択トランジスタとを備え、
   前記制御手段は前記第１の選択スイッチ部および前記第２の選択トランジスタをオンオフ制御して前記予め定められた数の画素部において順に前記画素部を前記垂直出力線に接続することを特徴とする請求項１に記載の撮像素子。
3. 前記画素部の各々にはカラーフィルタが備えられており、前記カラーフィルタはベイヤー配列で配列され、
   前記予め定められた数の画素部は同色のカラーフィルタを備えていることを特徴とする請求項１又は２に記載の撮像素子。
4. 前記制御手段は、複数の行について１行を読み出す間引き読み出しモードを備えており、
   前記複数の行毎に前記画素部が前記グループ出力線に接続されていることを特徴とする請求項２に記載の撮像素子。
5. 前記制御手段は、複数の行について１行を読み出す複数の間引き読み出しモードを備え、前記複数の間引き読み出しモードの各々において前記複数の行の数が互いに異なっており、
   互いに行の数が異なる前記複数の行の数の公倍数毎に前記画素部が前記グループ出力線に接続されていることを特徴とする請求項２に記載の撮像素子。
6. 前記制御手段は、複数の画素部を同時に読み出し制御する同時読み出しモードを備え、
   同時に読み出し制御される画素部が前記グループ出力線に接続されることを特徴とする請求項２に記載の撮像素子。
7. 前記制御手段は、複数の画素部を同時に読み出し制御する複数の同時読み出しモードを備え、前記複数の同時読み出しモードの各々において前記複数の画素部の数が互いに異なっており、
   互いに画素部の数が異なる前記複数の画素部の数の公倍数毎に前記画素部が前記グループ出力線に接続されていることを特徴とする請求項２に記載の撮像素子。
8. ２次元マトリックス状に配列された複数の画素部と、列方向に配列された前記画素部の各々の出力である画素信号が出力される垂直出力線とを備え、前記画素部の各々には前記画素信号を前記垂直出力線に選択的に出力するための第１の選択スイッチ部が備えられた撮像素子の制御方法であって、
   前記撮像素子には前記列方向において予め定められた数の画素部を前記垂直出力線に接続するための接続手段が備えられており、
   前記第１の選択スイッチ部および前記接続手段を制御して、前記予め定められた数の画素部において順に前記画素部を前記垂直出力線に接続する第１のステップと、
   前記画素部を行毎に読み出し制御する第２のステップと、
   を有することを特徴とする制御方法。
9. ２次元マトリックス状に配列された複数の画素部と、列方向に配列された前記画素部の各々の出力である画素信号が出力される垂直出力線とを備え、前記画素部の各々には前記画素信号を前記垂直出力線に選択的に出力するための第１の選択スイッチ部が備えられた撮像素子で用いられる制御プログラムであって、
   前記撮像素子には前記列方向において予め定められた数の画素部を前記垂直出力線に接続するための接続手段が備えられており、
   コンピュータに、
   前記第１の選択スイッチ部および前記接続手段を制御して、前記予め定められた数の画素部において順に前記画素部を前記垂直出力線に接続する第１のステップと、
   前記画素部を行毎に読み出し制御する第２のステップと、
   を実行させることを特徴とする制御プログラム。

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