JP2015137963A - レーダ表示装置 - Google Patents

Abstract

【課題】フレームメモリを構成する複数のメモリチャネルへの表示データの書込を高速化する。【解決手段】フレームメモリ２は、互いに独立にかつ同時に読み書きできる４以上のメモリチャネル２１Ａ〜２１Ｄから構成される。メモリ制御部１３は、表示領域のすべての画素を、合同な長方形の画素ブロックにもれなくかつ重複なく分割し、画素ブロックに含まれる画素のデータを、当該画素ブロックに斜め方向も含めて隣接する画素ブロックとは異なるメモリチャネルにマッピングして読み書きする。走査変換部１２は、レーダ信号入力部１１が生成した極座標のレーダ表示データを、横が画素ブロックの横のドット数より大きく、縦が画素ブロックの縦のライン数より大きい長方形の変換ブロックごとに、直交座標の画像データに変換し、当該変換ブロックに含まれる４つの画素ブロックの画像データを画素ブロックごとに異なるメモリチャネル２１Ａ〜２１Ｄに記憶する。【選択図】図１

Description

本発明は、電波を放射する方向を回転させて、反射波から得られるレーダ映像信号を直交座標変換して表示装置に表示するレーダ表示装置に関する。

レーダ画像をラスタースキャンの表示装置に表示するには、極座標形式のレーダ表示データを直交座標に変換する必要がある。レーダ画像を表示するレーダ表示装置の走査変換処理は、次々とレーダ装置から入力されるスイープ情報を、リアルタイムに処理することが求められる。

例えば、特許文献１のレーダ装置では、画像メモリの全体領域を所定数の二次元配列された画素からなる画素ブロックで分割し、当該画素ブロックの画素データ群を、高速読み出し可能な一ライン上に配列して記憶する。そして、表示モード、自船位置データ、船首方位データにより読出アドレスが設定される。

走査変換処理は、集積回路に同じ演算素子を複数搭載し、同時に処理を実行する並列処理によって高速化を図り、リアルタイム処理を行ってきた。並列処理を行う場合、集積回路とフレームメモリ間において大量のデータを同時にリード／ライトする必要がある。また、高解像度画像に対応するため、１面分の表示データを複数のフレームメモリ（メモリチャネル）に分割して保持する構造をとるものがある。

特許文献２の船舶用レーダ装置では、ｎ個のフレームメモリに各スイープ毎の映像データが並列的に与えられる。座標変換回路はフレームメモリの書込みアドレスを各スイープ毎に取得される映像データに係る距離情報及び角度情報により生成する。アドレス制御信号発生回路は座標変換回路と同一の距離情報および角度情報を用いてフレームメモリ上の同一メモリセルへのアクセスを許可する所定数のスイープを指定する制御信号を発生する。書込制御回路は座標変換回路が出力する書込みアドレスにより各スイープの映像データをｎ個のフレームメモリに格納するに際し、制御信号により指定されたスイープに係る映像データが互いに重複しないでｎ個のフレームメモリに格納されるように書込み制御を行う。平均化回路はｎ個のフレームメモリ上の対応するデータを平均化しラスタスキャン方式で表示するレーダ映像を生成する。

特開２０１０−９１３０４号公報（図１） 特開平７−９２２５０号公報（図１）

本発明では、１画面の画像データを記憶するメモリの単位をフレームメモリ、互いに独立にかつ同時に読み書きできるメモリの単位をメモリチャネルと呼んで区別する。また、レーダ表示データを極座標から直交座標に変換して画像データを生成することを、極座標の動径方向と偏角方向の走査を、直交座標の水平方向と垂直方向の走査に変換するという意味で、走査変換という。

１つの集積回路に接続できるメモリチャネルの数は、集積回路の入出力ピンの数により制限されるため、同時に読み書きが可能なデータ数は制限される。そして、１つのメモリチャネルのデータの読み書きは、データ線のビット幅に制限される。１つのフレームメモリに複数のメモリチャネルを使用しても、同時に複数のメモリチャネルに読み書きしなければ、フレームメモリを１つのメモリチャネルで構成するのと読み書きの速度は変わらないことになる。

画像データのアドレスマッピング手法によって、フレームメモリを構成するそれぞれのメモリチャネルの読み書きに時間的偏りが生じていることにより、走査変換の全処理に要する時間に対する集積回路とフレームメモリ間のデータの受け渡しに要する時間の割合が増加する。

この発明は、上述のような事情に鑑みてなされたものであり、フレームメモリを構成する複数のメモリチャネルの稼働率のばらつきを減少させ、表示データの書込を高速化することを目的とする。

上述の目的を達成するため、本発明に係るレーダ表示装置は、互いに独立にかつ同時に読み書きできる４以上のメモリチャネルから構成されるフレームメモリと、表示領域のすべての画素を、合同な長方形の画素ブロックにもれなくかつ重複なく分割し、表示領域のすべての画素ブロックについてその画素ブロックに含まれる画素のデータを、当該画素ブロックに斜め方向も含めて隣接する画素ブロックとは異なるメモリチャネルにマッピングして読み書きするメモリ制御部を備える。そして、レーダ信号をレーダ装置から取得し、極座標のレーダ表示データを生成するレーダ信号入力部と、横が画素ブロックの横のドット数より大きく、縦が画素ブロックの縦のライン数より大きい長方形の変換ブロックごとに、極座標のレーダ表示データを直交座標の画像データに変換し、当該変換ブロックに含まれる４つの画素ブロックの画像データを画素ブロックごとに異なるメモリチャネルに記憶する走査変換部を備える。

本発明によれば、変換ブロックの画像データは、同時に複数のメモリチャネルに書き込まれるので、メモリチャネルの使用の時間的偏りが緩和され、フレームメモリを構成する複数のメモリチャネルの稼働率のばらつきを減少させて、表示データの書込を高速化することができる。

本発明の実施の形態に係るレーダ表示装置の構成例を示すブロック図である。 実施の形態に係るスイープと表示領域の関係を示す図である。 レーダ表示装置において、方位角４５度で最大レンジ値付近の走査変換結果の例を示す図である。 変換ブロック内のスイープと直交座標の対応の例を示す図である。 実施の形態に係るレーダ表示装置において、表示領域とメモリチャネルのアドレス配置の関係の例を示す図である。 実施の形態に係るレーダ表示装置において、変換ブロックと画素ブロックの関係の例を示す図である。 実施の形態に係るレーダ表示装置において、レーダ表示データをフレームメモリから表示ビデオ出力部に読み出す領域を示す図である。

実施の形態．
図１は、本発明の実施の形態に係るレーダ表示装置の構成例を示すブロック図である。レーダ表示装置１０は、レーダ装置３と表示装置４に接続される。レーダ表示装置１０は、集積回路１とフレームメモリ２から構成される。集積回路１は、レーダ信号入力部１１、走査変換部１２、メモリ制御部１３および表示ビデオ出力部１４を含む。フレームメモリ２は、４つのメモリチャネル２１Ａ、２１Ｂ、２１Ｃ、２１Ｄから構成される。メモリチャネル２１Ａ、２１Ｂ、２１Ｃ、２１Ｄはそれぞれ、メモリ制御部１３に接続し、互いに独立に同時にメモリ制御部１３から読み書きできる。

レーダ装置３は、レーダビームの方向（θ）を回転させながら、ビームの方向の距離（ｒ）に対応する局座標系の受信信号(レーダ信号)を取得する。レーダ信号入力部１１では、レーダ装置３より入力されるレーダ信号より、レーダ表示を更新するために、ｒ、θについて決まった幅のレーダ表示データ（ｒ、θ）を生成する。極座標系で表されるレーダ表示データ（ｒ、θ）は、走査変換部１２でラスタースキャンのディスプレイなどの表示装置４に映し出すのに適した水平ｘ、垂直ｙの直交座標系で表されるレーダ表示データ（ｘ、ｙ）に変換される。直交座標系に変換されたレーダ表示データは、メモリ制御部１３を介してフレームメモリ２に書き込まれる。

フレームメモリ２は、高解像度画像に対応するため、４つのメモリチャネル２１Ａ〜２１Ｄから構成されている。フレームメモリ２に保持されたレーダ表示データ（ｘ、ｙ）は、メモリ制御部１３を介して表示ビデオ出力部１４に出力するビデオフォーマットに合わせて読み出され、表示装置４に表示ビデオ信号として出力される。

本実施の形態において、走査変換部１２に入力されるレーダ表示データのうち、基準方位からの角度θと表示レンジ値ｒによって表されるデータ列の単位をスイープと呼ぶ。レーダビームをある方位角で送信し、レーダレンジの端（最大レンジ）での反射波を受信するまでの１回の送受信動作が１スイープである。レーダ装置３が取得した受信号（レーダ映像信号）は、受信の順序に従って順にＡ−Ｄ変換されてレーダ映像データとなり、スイープ毎に順に集積回路１内の、例えばリングバッファに格納される。

図２は、実施の形態に係るスイープと表示領域の関係を示す図である。レーダ信号入力部１１は、スイープ単位のレーダ表示データを、図２に示すように隣接するスイープの間隔が最大レンジにおいて表示装置４の１ドットもしくは１ライン以内となるように、補完して、走査変換部１２に入力する。

集積回路１に接続されるフレームメモリ２は、４つのメモリチャネル２１Ａ〜２１Ｄで表示画面の１面分のレーダ表示データを保持する。この４つのメモリチャネル２１Ａ〜２１Ｄはそれぞれ、データラインおよびアドレスラインが独立して集積回路１に接続されている。４つのメモリチャネル２１Ａ〜２１Ｄは、互いに独立にかつ同時にメモリ制御部１３からデータを読み書きできる。

走査変換部１２は、基準方位からの角度θと表示レンジ値ｒによって表されるスイープ単位のレーダ表示データを、下記の式によって水平ｘ、垂直ｙの直交座標系に変換する。
ｘ＝ｘ0＋ｒ×ｓｉｎθ
ｙ＝ｙ0−ｒ×ｃｏｓθ
ここで、（ｘ0，ｙ0）は、レーダ装置３の位置を（０，０）としたときの表示領域の左上端の表示領域原点を示す。走査変換部１２は、例えばｘ、ｙは最小単位なので小数点以下を四捨五入する。

図３Ａは、レーダ表示装置において、方位角４５度で最大レンジ値付近の走査変換結果の例を示す図である。本実施の形態では、走査変換部１２は、５ドット×５ラインの変換ブロック５ごとに、レーダ表示データ６を直交座標系に変換する。図３Ａでは、スイープ０からスイープ３の４つのスイープについて、それぞれ３つのレンジ値のレーダ表示データ６が丸印で示されている。レーダ表示データ６を走査変換した結果の画素位置が、図３Ａの右側に括弧数字で示されている。変換ブロック５は、ｘ座標がXcnv＝２〜６、ｙ座標がYcnv＝１〜５である。

図３Ｂは、変換ブロック内のスイープと直交座標の対応の例を示す図である。図３Ｂの右側の括弧数字は、図３Ａの画素位置を示す括弧数字に対応している。図３Ａのレーダ表示データ６のうち、スイープ１の中央のレンジ（図３Ｂの位置（５））とスイープ２の中央のレンジ（図３Ｂの位置（８））は、同じXcnv＝４、Ycnv＝３の画素の範囲にある。それらのうちスイープ１の中央のレンジ（図３Ｂの位置（５））の方が支配的なので、Xcnv＝４、Ycnv＝３の画素は、スイープ１の中央のレンジの値になっていることが、図３Ａに示されている。

走査変換部１２に入力されるスイープは、連続するスイープの間隔が最大レンジにおいて１ドットもしくは１ライン以内であるため、４スイープ、３レンジ分のレーダ表示データ６(ｒ、θ)は、常に５ドット×５ラインの領域内に収まるレーダ表示データ６（ｘ、ｙ）に変換することができる。走査変換部１２は、この５ドット×５ラインを１つの単位（変換ブロック５）としてフレームメモリ２に書き込んでいく。

図４は、実施の形態に係るレーダ表示装置において、表示領域とメモリチャネルのアドレス配置の関係の例を示す図である。メモリ制御部１３は、表示領域７のすべての画素を、合同な長方形の画素ブロック８にもれなくかつ重複なく分割して、画素ブロック８ごとに記憶するメモリチャネル２１Ａ〜２１Ｄを割り当てる。図４では、表示領域７を４ドット×４ラインの同じ大きさの画素ブロック８に分割している。図が煩雑になるのを避けるため、図４の左上の画素ブロック８のみに、１６進法で０〜Ｆの画素の番号が示されている。

メモリ制御部１３は、表示領域７のすべての画素ブロック８についてその画素ブロック８に含まれる画素のデータを、その斜め方向も含めて隣接する画素ブロック８とは異なるメモリチャネル２１Ａ〜２１Ｄにマッピングして読み書きする。図４の画素ブロック８の文字Ａ、Ｂ、Ｃ、Ｄは、メモリチャネル２１Ａ〜２１Ｄにそれぞれマッピングされることを示す。例えば、画素ブロック８Ａはメモリチャネル２１Ａに、画素ブロック８Ｂはメモリチャネル２１Ｂに、画素ブロック８Ｃはメモリチャネル２１Ｃに、画素ブロック８Ｄはメモリチャネル２１Ｄに、それぞれ記憶される。表示領域７のどの画素ブロック８についても、その周りの８個の画素ブロック８とは異なる文字であり、周囲の画素ブロック８とは異なるメモリチャネル２１Ａ〜２１Ｄにマッピングされている。すべての画素ブロック８についてその斜め方向も含めて隣接する画素ブロック８とは異なるメモリチャネル２１Ａ〜２１Ｄにマッピングされれば、画素ブロック８のメモリチャネル２１Ａ〜２１Ｄへのマッピングは、図４の例に限らない。

走査変換を行う５ドット×５ラインの変換ブロック５は、変換を行うスイープ、レンジ位置に応じて、図４の表示領域７の様々な位置に割当てられる。図５は、実施の形態に係るレーダ表示装置において、変換ブロックと画素ブロックの関係の例を示す図である。図５では、５ドット×５ラインの変換ブロック５が点線で表されている。図５の変換ブロック５は、図３Ａに示す変換ブロック５と同じ大きさである。

変換ブロック５は、横が画素ブロック８の横のドット数より１ドット大きく、縦が画素ブロック８の縦のライン数より１ライン大きい。そのため、変換ブロック５は表示領域７のどの位置にあっても、４つの異なる画素ブロック８にまたがる。そして、メモリ制御部１３は、どの画素ブロック８の交点についても、そのまわりの４つの画素ブロック８をそれぞれ異なるメモリチャネル２１Ａ〜２１Ｄにマッピングする。したがって、メモリ制御部１３は、変換ブロック５に含まれる４つの画素ブロック８の画像データを画素ブロック８ごとに異なるメモリチャネル２１Ａ〜２１Ｄに記憶する。

４つのメモリチャネル２１Ａ〜２１Ｄのアドレスラインとデータラインはそれぞれ独立して集積回路１に接続されているから、メモリ制御部１３は、変換ブロック５ごとに常に４つのメモリチャネル２１Ａ〜２１Ｄに対してアクセスを実施し、同時に必要数のレーダ表示データ（ｘ、ｙ）を書き込む。その結果、メモリチャネル２１Ａ〜２１Ｄの使用の時間的偏りが緩和され、フレームメモリ２を構成する複数のメモリチャネル２１Ａ〜２１Ｄの稼働率のばらつきを減少させて、表示データの書込を高速化する。

図６は、実施の形態に係るレーダ表示装置において、レーダ表示データをフレームメモリから表示ビデオ出力部に読み出す領域の例を示す図である。図６では、１６ドット×１ラインの読み出し領域９が点線で表されている。メモリ制御部１３は、フレームメモリ２からレーダ表示データ（ｘ、ｙ）を読み出し、表示ビデオ出力部１４より表示ビデオ信号に変換して出力する。その場合、メモリ制御部１３は、図６に示されるように表示ビデオのビデオフォーマットに合わせて、ライン方向に複数のメモリチャネル２１Ａ〜２１Ｄにまたがってレーダ表示データ（ｘ、ｙ）を読み出していく。図６の例では、常に４つのメモリチャネル２１Ａ〜２１Ｄに対してアクセスを実施し、同時に１６個のデータを読み出すことになる。

このように、本実施の形態によれば、フレームメモリ２を構成する４つのメモリチャネル２１Ａ〜２１Ｄの稼働率のばらつきを減少させ、表示データのリード／ライトを高速化することができる。

なお、実施の形態では、画素ブロック８が４ドット×４ラインで構成され、変換ブロック５が５ドット×５ラインで構成される例を示した。一般に、横Ｎドット×縦Ｍラインで構成される画素ブロック８に対し、変換ブロック５を横ｎドット×縦ｍラインとして、ｎ＝Ｎ＋１、ｍ＝Ｍ＋１であれば、変換ブロック５は表示領域７のどこに配置されても、常に４つのメモリチャネル２１Ａ〜２１Ｄに割り当てられる。これは、変換ブロック５の領域が、画素ブロック８の領域（ドット、ライン）より１ずつ大きいため、ドット方向にも、ライン方向にも２つの画素ブロック８にまたがるためである。

さらに、フレームメモリ２が４つのメモリチャネル２１Ａ〜２１Ｄから構成される場合、ｎ＝２Ｎ、ｍ＝２Ｍであれば、メモリチャネルへの書込は平均化される。そして、読み出し領域９をライン方向に４つのメモリチャネル２１Ａ〜２１Ｄにまたがるようにとれば、読み出しも平均化される。

１ 集積回路、２ フレームメモリ、３ レーダ装置、４ 表示装置、５ 変換ブロック、６ レーダ表示データ、７ 表示領域、８，８Ａ，８Ｂ，８Ｃ，８Ｄ 画素ブロック、９ 読み出し領域、１０ レーダ表示装置、１１ レーダ信号入力部、１２ 走査変換部、１３ メモリ制御部、１４ 表示ビデオ出力部、２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ メモリチャネル。

Claims (5)

1. 互いに独立にかつ同時に読み書きできる４以上のメモリチャネルから構成されるフレームメモリと、
   表示領域のすべての画素を、合同な長方形の画素ブロックにもれなくかつ重複なく分割し、前記表示領域のすべての前記画素ブロックについてその画素ブロックに含まれる画素のデータを、当該画素ブロックに斜め方向も含めて隣接する前記画素ブロックとは異なる前記メモリチャネルにマッピングして読み書きするメモリ制御部と、
   レーダ信号をレーダ装置から取得し、極座標のレーダ表示データを生成するレーダ信号入力部と、
   横が前記画素ブロックの横のドット数より大きく、縦が前記画素ブロックの縦のライン数より大きい長方形の変換ブロックごとに、前記極座標のレーダ表示データを直交座標の画像データに変換し、当該変換ブロックに含まれる４つの前記画素ブロックの前記画像データを前記画素ブロックごとに異なる前記メモリチャネルに記憶する走査変換部と、
   を備えるレーダ表示装置。
2. 前記変換ブロックは、横が前記画素ブロックの横のドット数より１ドット大きく、縦が前記画素ブロックの縦のライン数より１ライン大きい、請求項１に記載のレーダ表示装置。
3. 前記変換ブロックは、横のドット数と縦のライン数が等しい正方形である請求項１または２に記載のレーダ表示装置。
4. 前記画素ブロックは、横のドット数と縦のライン数が等しい正方形である請求項１から３のいずれか１項に記載のレーダ表示装置。
5. 前記画素ブロックは、横が４ドットであり縦が４ラインである、請求項１から４のいずれか１項に記載のレーダ表示装置。

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