JP2015136104A5 - - Google Patents

Claims (18)

1. プログラマブル論理デバイス（１５）を備えるフォールトトレラント送信システムにおいて、前記プログラマブル論理デバイス（１５）は、
   第１のシリアルリンクに対して通信可能に結合されるように構成される第１のシリアルポートであって、該第１のシリアルポートが、前記第１のシリアルリンクから第１の送信信号を受信するように構成される第１のシリアルポートと、
   第２のシリアルリンクに対して通信可能に結合されるように構成される第２のシリアルポートであって、該第２のシリアルポートが、前記第２のシリアルリンクから第２の送信信号を受信するように構成され、前記第１のシリアルリンクおよび前記第２のシリアルリンクが、互いに平行に配置されるとともに、第１の単一の導管（３８）を介して通信するように構成され、前記第１の通信信号（５８）および前記第２の通信信号（５８）が同一の情報を表す、第２のシリアルポートと、
   前記第１の通信信号（５８）と前記第２の通信信号（５８）とを比較することによって前記第１のシリアルリンク、前記第２のシリアルリンク、または、これらの両方のシリアルリンクにおける障害を検出するように構成される回路であって、障害が検出される場合には、障害にもかかわらず前記送信システムが動作を続けることができるかどうかを決定するように構成される回路と、
   を備え、
   前記回路は、前記第１の通信信号（５８）、前記第２の通信信号（５８）、または、前記これらの両方の通信信号（５８）におけるエラーを検出するように構成されるとともに、前記送信システムを利用するシステムの性質、前記シリアルリンクの状態、エラーがリアルタイムで補正可能かどうか、前記通信信号（５８）で送信される情報の性質、前回のエラーの履歴、または、これらの任意の組み合わせに少なくとも部分的に基づいて、前記送信システムが動作し続けることができるかどうかを決定するように構成される、
   フォールトトレラント送信システム。
2. 前記プログラマブル論理デバイス（１５）が三重モジュール式冗長（ＴＭＲ）コントローラ（１４）であり、前記コントローラ（１４）は、
   第３のシリアルリンクに対して通信可能に結合されるように構成される第３のシリアルポートであって、該第３のシリアルポートが、前記第３のシリアルリンクから第３の送信信号を受信するように構成される第３のシリアルポートと、
   第４のシリアルリンクに対して通信可能に結合されるように構成される第４のシリアルポートであって、該第４のシリアルポートが、前記第４のシリアルリンクから第４の送信信号を受信するように構成され、前記第３のシリアルリンクおよび前記第４のシリアルリンクが、互いに平行に配置されるとともに、第２の単一の導管（３８）を介して通信するように構成され、前記第３の通信信号（５８）および前記第４の通信信号（５８）が同一の情報を表す、第４のシリアルポートと、
   第５のシリアルリンクに対して通信可能に結合されるように構成される第５のシリアルポートであって、該第５のシリアルポートが、前記第５のシリアルリンクから第５の送信信号を受信するように構成される第５のシリアルポートと、
   第６のシリアルリンクに対して通信可能に結合されるように構成される第６のシリアルポートであって、該第６のシリアルポートが、前記第６のシリアルリンクから第６の送信信号を受信するように構成され、前記第５のシリアルリンクおよび前記第６のシリアルリンクが、互いに平行に配置されるとともに、第３の単一の導管（３８）を介して通信するように構成され、前記第５の通信信号（５８）および前記第６の通信信号（５８）が同一の情報を表す、第６のシリアルポートと、
   を備え、
   前記回路は、前記第３のシリアルリンク、前記第４のシリアルリンク、前記第５のシリアルリンク、前記第６のシリアルリンク、または、これらの任意の組み合わせにおける障害を検出するように構成される、
   請求項１に記載のフォールトトレラント送信システム。
3. 前記回路は、前記第１の通信信号（５８）、前記第２の通信信号（５８）、または、前記これらの両方の通信信号（５８）において、繰り返し、削除、挿入、並べ直し、破損、遅延、なりすまし、または、これらの任意の組み合わせを検出するように構成される請求項１に記載のフォールトトレラント送信システム。
4. 前記回路は、フィールドプログラマブルゲートアレイ、プログラマブルアレイ論理、プログラマブル論理アレイ、一般アレイ論理、特定用途向け集積回路、または、これらの任意の組み合わせを備える、請求項１に記載のフォールトトレラント送信システム。
5. 前記回路は、
   前記第１の通信信号（５８）または前記第２の通信信号（５８）のいずれか一方が所定の時間内に受信されない場合にタイムアウト信号を与える、
   前記第１の通信信号（５８）と前記第２の通信信号（５８）との間のビット単位の一致をチェックする、
   前記第１の通信信号（５８）または前記第２の通信信号（５８）におけるエンコードされたシーケンス番号（６２）と前記プログラマブル論理デバイス（１５）に記憶される予期されるシーケンス番号（６２）とを比較する、
   前記第１の通信信号（５８）または前記第２の通信信号（５８）におけるエンコードされたタイミングデータ（６４）と前記プログラマブル論理デバイス（１５）に記憶されるタイミングデータ（６４）とを比較する、
   前記第１の通信信号（５８）または前記第２の通信信号（５８）におけるエンコードされた送信元識別表示（６６）と前記プログラマブル論理デバイス（１５）に記憶される予期される送信元識別表示（６６）とを比較する、
   前記第１の通信信号（５８）または前記第２の通信信号（５８）に関してエラーチェック技術を行うとともに、該エラーチェック技術からの結果と前記第１の通信信号（５８）または前記第２の通信信号（５８）におけるエンコードされたエラーチェックデータ（６８）とを比較する、
   これらの任意の組み合わせを行う、
   ように構成される、
   請求項１に記載のフォールトトレラント送信システム。
6. 送信システムにおいてハードウェア障害検出システムを使用するための方法において、
   第２のプログラマブル論理デバイスから第１のシリアルリンクを介して第１の通信信号（５８）を第１のプログラマブル論理デバイスで受信するステップと、
   第２のプログラマブル論理デバイスから第２のシリアルリンクを介して第２の通信信号（５８）を第１のプログラマブル論理デバイスで受信するステップであって、前記第１のシリアルリンクおよび前記第２のシリアルリンクが単一の導管（３８）に配置される並列のシリアルリンクであり、前記第１の通信信号（５８）および前記第２の通信信号（５８）が同一の情報を表す、ステップと、
   前記第１のシリアルリンク、前記第２のシリアルリンク、または、これらの両方のシリアルリンクにおける障害を検出するために、前記第１の通信信号（５８）と前記第２の通信信号（５８）とを前記第１のプログラマブル論理デバイスで比較するステップと、
   障害が検出されるときに、前記送信システムが障害にもかかわらず動作を続けることができるかどうかを決定するステップと、
   含み、
   前記第１の通信信号（５８）と前記第２の通信信号（５８）とを比較する前記ステップは、前記第１の通信信号（５８）、前記第２の通信信号（５８）、または、これらの両方の通信信号（５８）におけるエラーを検出するステップを備え、前記送信システムが障害にもかかわらず動作を続けることができるかどうかを決定する前記ステップは、前記送信システムを利用するシステムの性質、前記シリアルリンクの状態、エラーがリアルタイムで補正可能かどうか、前記通信信号（５８）で送信される情報の性質、前回のエラーの履歴、または、これらの任意の組み合わせに少なくとも部分的に基づく、
   方法。
7. 前記第１の通信信号（５８）と前記第２の通信信号（５８）とを比較する前記ステップは、前記第１の通信信号（５８）、前記第２の通信信号（５８）、または、これらの両方の通信信号（５８）において、繰り返し、削除、挿入、並べ直し、破損、遅延、なりすまし、または、これらの任意の組み合わせを検出するステップを備える、
   請求項６に記載の方法。
8. 前記第１の通信信号（５８）と前記第２の通信信号（５８）とを比較する前記ステップは、前記第１の通信信号（５８）と前記第２の通信信号（５８）との間のビット単位の一致をチェックするステップを備える、請求項６に記載の方法。
9. 前記第１の通信信号（５８）と前記第２の通信信号（５８）との間のビット単位の一致をチェックする前記ステップは、前記第２の通信信号（５８）を反転させるあるいは逆転させるステップを備える、請求項８に記載の方法。
10. 前記エラーチェック技術がサイクリック・リダンダンシー・チェックを備える、請求項９に記載の方法。
11. 前記第１の通信信号（５８）および前記第２の通信信号（５８）を所定時間にわたって待って、前記第１の通信信号（５８）または前記第２の通信信号（５８）が所定時間内に受信されない場合にはタイムアウト信号を出力するステップを備える、請求項６に記載の方法。
12. 前記第１の通信信号（５８）と前記第２の通信信号（５８）とを比較する前記ステップは、前記第１の通信信号（５８）または前記第２の通信信号（５８）におけるエンコードされた第１のタイミングデータと、前記第１のプログラマブル論理デバイスに記憶される第２のタイミングデータとを比較するステップを備える、請求項６に記載の方法。
13. 前記第１の通信信号（５８）と前記第２の通信信号（５８）とを比較する前記ステップは、前記第１の通信信号（５８）または前記第２の通信信号（５８）におけるエンコードされたシーケンス番号（６２）と、前記第１のプログラマブル論理デバイスに記憶される予期されるシーケンス番号（６２）とを比較するステップを備える、請求項６に記載の方法。
14. 前記第１の通信信号（５８）と前記第２の通信信号（５８）とを比較する前記ステップは、前記第１の通信信号（５８）または前記第２の通信信号（５８）におけるエンコードされた送信元識別表示（６６）と、前記第１のプログラマブル論理デバイスに記憶される予期される送信元識別表示（６６）とを比較するステップを備える、請求項６に記載の方法。
15. 前記第１の通信信号（５８）と前記第２の通信信号（５８）とを比較する前記ステップは、
    前記第１の通信信号（５８）または前記第２の通信信号（５８）に関してエラーチェック技術を行うステップと、
    前記エラーチェック技術からの結果と前記第１の通信信号（５８）または前記第２の通信信号（５８）におけるエンコードされたエラーチェックデータ（６８）とを比較するステップと、
    を備える、請求項６に記載の方法。
16. 前記第１および第２の通信信号（５８）を比較する前記ステップは、ソフトウェア管理を伴わないハードウェアのみを使用して行われる、請求項６に記載の方法。
17. 前記単一の導管（３８）は、第１のストランドおよび第２のストランドを有するケーブルを備え、前記第１のストランドが前記第１のシリアルリンクを備え、前記第２のストランドが前記第２のシリアルリンクを備える、請求項６に記載の方法。
18. フォールトトレラント送信システムを動作させるための方法において、
    第１のプログラマブル論理デバイスでハードウェア検出のみを用いて第１のシリアルリンクで送信される第１の通信信号（５８）または第２のシリアルリンクで送信される第２の通信信号（５８）におけるエラーを検出することによって、前記第１のシリアルリンク、前記第２のシリアルリンク、または、これらの両方のシリアルリンクにおける障害を検出するステップであって、前記第１および第２の通信信号（５８）は、第２のプログラマブル論理デバイスから前記第１のプログラマブル論理デバイスへと並列に送信されるとともに、同一の情報を表す、ステップと、
    障害が検出されるときに、検出されたエラーに少なくとも部分的に基づいて、前記第１のシリアルリンク、前記第２のシリアルリンク、または、これらの両方のシリアルリンクの状態を決定するステップと、
    前記第１のシリアルリンク、前記第２のシリアルリンク、または、これらの両方のシリアルリンクの状態に少なくとも部分的に基づいて、前記送信システムの動作を続けるかどうかを決定するステップと、
    を備え、
    前記プログラマブル論理デバイス（１５）が三重モジュール式冗長（ＴＭＲ）コントローラ（１４）であり、前記コントローラ（１４）は、
    第３のシリアルリンクに対して通信可能に結合されるように構成される第３のシリアルポートであって、該第３のシリアルポートが、前記第３のシリアルリンクから第３の送信信号を受信するように構成される第３のシリアルポートと、
    第４のシリアルリンクに対して通信可能に結合されるように構成される第４のシリアルポートであって、該第４のシリアルポートが、前記第４のシリアルリンクから第４の送信信号を受信するように構成され、前記第３のシリアルリンクおよび前記第４のシリアルリンクが、互いに平行に配置されるとともに、第２の単一の導管（３８）を介して通信するように構成され、前記第３の通信信号（５８）および前記第４の通信信号（５８）が同一の情報を表す、第４のシリアルポートと、
    第５のシリアルリンクに対して通信可能に結合されるように構成される第５のシリアルポートであって、該第５のシリアルポートが、前記第５のシリアルリンクから第５の送信信号を受信するように構成される第５のシリアルポートと、
    を備える、
    方法。