JP2015128046A - 高圧直流電流遮断回路 - Google Patents

Abstract

【課題】直流専用開閉器を使用することなく、高圧直流電流をアーク放電の発生を伴わず遮断できる回路を実現する。【解決手段】開閉器の接点の選択により開閉器は高圧直流電流の主電流路として導通し制御端１に順方向バイアスを印加し電流路４を導通させている状態で、開閉器の接点を切り替える場合、開閉器の基点がいずれの接点にも接触しない期間、電流路４は導通を維持し主電流路となり制御端１に順方向バイアスを維持させ、制御端２は逆バイアスを維持され、開閉器の基点と離隔された接点間にアーク放電が発生しないメカニカル・半導体素子スイッチにより実現した。【選択図】図１

Description

本発明は、高電圧による直流電流をアーク放電の発生を容易に回避し遮断する回路技術に関する。

従来から、高圧直流電流を遮断するときアーク放電が発生し、高圧直流電流は遮断が容易ではないため、高圧直流給電が望ましいシステムにおいても給電路は交流であった。

交流給電は、インバータを内蔵するＵＰＳを必要とし、不経済かつ非効率である。
直流給電とすることで、上記の問題を解決すると共に、太陽光発電などの自然エネルギーと系統電力との統合も容易となる。

したがって、最近、ＣＯ_２排出規制などにも関連し、電力効率に優れかつ設備の経済性にも優れる高圧直流給電が検討され、一部実証実験も為されている。
このため、高圧直流給電を容易とする高圧直流電流遮断という問題点を解決する必要がある。

特開２００６−３２０７７号公

特許文献１では段落００１６〜００１９において以下、「そして、直流回路に事故電流が流れた場合、図示しない制御回路からの信号により、主遮断器１が開極を始め、主遮断器１の転流動作位置に達すると、図示しない制御回路からの信号により、転流スイッチ５が閉じられ、事故電流に転流回路６からの振動性の転流電流を重畳して主遮断器１で事故電流を遮断し、次いで副遮断器２で直流回路を開路するようになっている。この場合、転流コンデンサ３は、負荷側の端子が正極性に充電されているので、転流電流は、転流コンデンサ３→主遮断器１→転流スイッチ５→リアクトル４→転流コンデンサ３で形成される閉回路を流れる。そして、事故電流の向きと逆方向の転流電流により、零点が形成され、主遮断器１で遮断できるようになっている。
ここで、転流コンデンサ３の充電においては、主遮断器１の対地電位の極性を極性判別器１８で検出し、例えば主遮断器１の対地電位が正極性であれば、第１の充電スイッチ１２を閉路して、転流コンデンサ３の負荷側の端子が正極性に充電されるようになっている。逆に、主遮断器１の対地電位が負極性であれば、第２の充電スイッチ１５が閉路され、転流コンデンサ３の負荷側の端子が負極性に充電されるようになっている。
このような極性で所定の電圧Ｖｃに充電された転流コンデンサ３において、主遮断器１と副遮断器２とを閉極して、直流回路に運転電圧Ｖ０を印加したときの転流回路６の電位差を説明する。
転流回路６を構成する機器のうち、リアクトル４と接続されている転流コンデンサ３の一方の端子から、リアクトル４、およびリアクトル４と接続されている転流スイッチ５の一方の端子までの間のそれぞれの対地間には、主遮断器１の対地電位がＶ０となるため、運転電圧Ｖ０から充電電圧Ｖｃを減算した電圧Ｖｚ（＝Ｖ０−Ｖｃ）が加わることになる。即ち、例えば主遮断器１の対地電位の極性が正極性であれば、リアクトル４と接続されている転流コンデンサ３の一方の端子から、リアクトル４、およびリアクトル４と接続されている転流スイッチ５の一方の端子までの間は、負極性となるので、これらの機器の対地間に加わる電位差は減算されることになる。」という技術が開示されている。

特許文献１では、主遮断器１（真空バルブからなる）、副遮断器２（真空バルブからなる）、リアクトル４、転流コンデンサ３、転流コンデンサ３を充電する充電回路、制御回路、等が必要である。

そして、スイッチ１（主遮断器１）、スイッチ２（副遮断器２）及びスイッチ５を備えて、直流電流を遮断するためには各スイッチを動作させるシーケンス制御が必要で複雑であり高価なものとる。

直流電流を安全かつ迅速に遮断することは、従来から困難な課題として認識されてきた。すなわち、高電圧であると、直流電流を遮断するときアーク放電が発生し、容易に電流が切れない。高圧直流を遮断するヒューズも交流用と比較し大きなものとなり価格も高価である。

以上の現状に鑑み本発明は簡単な回路で、制御部、シーケンス制御、真空バルブ等を使用せず高圧直流電流の遮断をアーク放電の発生を伴わず容易に実現する。

上記の目的を実現するべく本発明は以下の構成とする。
（１）請求項１に係る高圧直流電流遮断回路は、
制御端１を有し電流路１の一端及び他端を有する半導体素子１と、
制御端２を有し電流路２の一端及び他端を有する半導体素子２と、
制御端３を有し電流路３の一端及び他端を有する半導体素子３と、
制御端４を有し電流路４の一端及び他端を有する半導体素子４と、
主電流路を導通／非導通とする排他的２接点を有する開閉器と、を備え、
前記電流路１の一端に一方の極性の電位、該電流路１の他端に他方の極性の電位が印加されるべく構成され、前記開閉器により前記制御端１に順方向バイアスを印加／非印加可能に構成され、該開閉器により該電流路１が導通しているとき前記制御端４に順方向バイアス電位を印加かつ前記制御端２に逆方向バイアス電位を印加可能に構成され、
前記電流路１の他端、前記制御端２及び前記電流路３の一端は接続され、前記電流路２の一端と前記制御端３は接続され、
該電流路２の他端に、一端が前記電流路１の一端の電位を伝達されている定電圧素子を介して一方の極性の電位が印加され、該電流路３の他端に他方の極性の電位を印加されるべく構成され、
前記電流路４の一端と他端間には容量素子を介して該一端の電位が該他端に伝達されるべく構成され、
前記開閉器の接点の選択により該開閉器は高圧直流電流の主電流路として導通し前記制御端１に順方向バイアスを印加し前記電流路４を導通させている状態で、該開閉器の接点を切り替える場合、該開閉器の基点がいずれの接点にも接触しない期間、該電流路４は導通を維持し該主電流路となり該制御端１に順方向バイアスを維持させ、前記制御端２は逆バイアスを維持され、該開閉器の基点と離隔された接点間にアーク放電が発生しないことを特徴とする。
（２）請求項２に係る高圧直流電流遮断回路は、請求項１において、
前記開閉器の接点の切り替えにより、該開閉器の基点が排他接点に接触したとき、前記制御端１は順方向バイアスを解除され、前記制御端２が順方向バイアスされ、前記電流路４は非導通に転換かつ該開閉器は非導通を継続し、前記容量素子を通して高圧直流電流を流し、該電流路４を過渡的高圧印加から保護することを特徴とする。
（３）請求項３に係る高圧直流電流遮断回路は、請求項１又は２において、
前記開閉器の基点が排他的接点に接触したとき、該基点と該排他的接点間にチャタリングが発生しても、前記制御端１が非順方向バイアス／順方向バイアスの転換動作を、前記制御端２は順方向バイアス／逆バイアスの転換動作を繰り返す振動を発生せず、該制御端１を非順方向バイアスに、該制御端２を順方向バイアスに固着させる前記半導体素子２及び前記半導体素子３回路を含むことを特徴とする。
（４）請求項４に係る高圧直流電流遮断回路は、請求項１〜３のいずれかにおいて、
前記開閉器を非導通から導通に遷移させたとき、前記電流路１が導通し、前記制御端４に順方向バイアス電位を印加かつ前記制御端２に逆方向バイアス電位を印加することを特徴とする。
（５）請求項５に係る高圧直流電流遮断回路は、請求項１〜４のいずれかにおいて、
前記半導体素子２及び前記半導体素子３に替えて、前記電流路２の他端部をアノード、前記電流路３の他端部をカソード、前記制御端２と前記電流路３の一端の接続部をＮゲートとするＰＮＰＮ型Ｎゲートサイリスタを備えたことを特徴とする。
（６）請求項６に係る高圧直流電流遮断回路は、請求項１〜４のいずれかにおいて、
前記半導体素子２及び前記半導体素子３に替えて、前記電流路２の他端部をカソード、前記電流路３の他端部をアノード、前記制御端２と前記電流路３の一端の接続部をＰゲートとするＮＰＮＰ型Ｐゲートサイリスタを備えたことを特徴とする。
（７）請求項７に係る高圧直流電流遮断回路は、
制御端１を有し電流路１の一端及び他端を有する半導体素子１と、
制御端２を有し電流路２の一端及び他端を有する半導体素子２と、
主電流路を導通／非導通とする開閉器と、整流素子と、を備え、
前記整流素子のアノードは、一方の極性の電位を受けるべく構成され、該整流素子のカソードは、他方の極性の電位を受けるべく構成され、
抵抗素子と容量素子１の一端は、前記整流素子のアノードの電位を受けるべく構成され、該抵抗素子と該容量素子１の他端は、他方の極性の電位を受けるべく構成され、
前記電流路１の一端に一方の極性の電位、該電流路１の他端に他方の極性の電位が印加されるべく構成され、
前記容量素子１の一端の電位は、前記制御端１に伝達されるべく構成され、
前記電流路１の一端の電位は、前記制御端２に伝達されるべく構成され、
前記開閉器が導通のとき、前記整流素子のアノードの電位により前記制御端１の電位は順方向バイアスされず、該電流路１の一端の電位は上昇し前記電流路２を導通とすることを特徴とする。
（８）請求項８に係る高圧直流電流遮断回路は、請求項７において、
前記開閉器を導通から非導通に遷移させたとき、前記制御端１の電位は順方向バイアスされず前記電流路２は導通を維持し、該開閉器の接点間にアーク放電が発生せず、前記整流素子のアノードの電位により前記容量素子１への電荷蓄積時間を経過した後、前記制御端１の電位は順方向バイアスされ、該電流路１の一端の電位は下降し、前記電流路２は非導通となり、電流を遮断することを特徴とする。
（９）請求項９に係る高圧直流電流遮断回路は、請求項８において、
前記開閉器を非導通から導通に遷移させたとき、前記整流素子のアノードの電位により前記制御端１の電位は順方向バイアスされず、前記電流路２を導通とすることを特徴とする。
（10）請求項１０に係る高圧直流電流遮断回路は、請求項８において、
前記電流路２が導通から非導通に転換する過程で、かつ該開閉器は非導通を継続し、該電流路２の一端と他端間に接続されている容量素子２に高圧直流電流を流し、該電流路２を過渡的高圧印加から保護することを特徴とする。

（Ａ）開閉器の接点の選択により開閉器は高圧直流電流の主電流路として導通し制御端１に順方向バイアスを印加し電流路４を導通させている状態で、開閉器の接点を切り替える場合、開閉器の基点がいずれの接点にも接触しない期間、電流路４は導通を維持し主電流路となり制御端１に順方向バイアスを維持させ、制御端２は逆バイアスを維持され、開閉器の基点と離隔された接点間にアーク放電が発生しない。
（Ｂ）開閉器の接点の切り替えにより、開閉器の基点が排他接点に接触したとき、制御端１は順方向バイアスを解除され、制御端２が順方向バイアスされ、電流路４は非導通に転換し、かつ開閉器は非導通を継続し、容量素子を通して高圧直流電流を流し、電流路４を過渡的高圧印加（急激な高圧の印加）から保護する。
（Ｃ）開閉器の基点が排他的接点に接触したとき、基点と排他的接点間にチャタリングが発生しても、制御端１が非順方向バイアス／順方向バイアスの転換動作を、制御端２は順方向バイアス／逆バイアスの転換動作を繰り返す振動を発生せず、制御端１を非順方向バイアスに、制御端２を順方向バイアスに固着させる半導体素子２及び前記半導体素子３回路を含み半導体素子４を保護する。
（Ｄ）容量素子１の一端の電位は、制御端１に伝達されるべく構成され、電流路１の一端の電位は、制御端２に伝達されるべく構成され、開閉器が導通のとき、整流素子のアノードの電位により制御端１の電位は順方向バイアスされず、電流路１の一端の電位は制御端２を順方向バイアスさせ、電流路２を導通とし、開閉器を導通から非導通に遷移させたとき、電流路２が導通のためこれに主電流（負荷電流）が流れ、開閉器の接点間にアーク放電が発生しない。
（Ｅ）開閉器を導通から非導通に遷移させても、電流路２の導通を維持し、整流素子のアノードの電位により容量素子１への電荷蓄積時間を経過した後、制御端１の電位は順方向バイアスされ、電流路１は導通し、制御端２の電位は順方向バイアスされず電流路２は非導通となり、主電流が遮断される。
（Ｆ）開閉器を非導通から導通に遷移させたときこれに主電流が流れ、整流素子のアノードの電位により制御端１の電位は順方向バイアスされず、電流路１の一端の電位を上昇させ、制御端２を順方向バイアスさせ、電流路２を導通として、再び開閉器を導通から非導通にしたときアーク放電を発生させない状態に戻す。

は、本発明による高圧直流電流遮断回路の実施の形態１を示す回路図である。 は、本発明による高圧直流電流遮断回路の実施の形態２を示す回路図である。

（１）高圧直流電流遮断回路の実施の形態１
（１−１）回路構成１
図１は、本発明による実施の形態１である高圧直流電流遮断回路の回路構成図である。

以下、図１を参照して、高圧直流電流遮断回路の実施の形態１である回路構成を説明する。

本発明の実施の形態１である回路１は、以下の素子から構成される。

符号Ｑ１、Ｑ２、Ｑ３、Ｑ４で示される半導体素子は、それぞれＰＮＰバイポーラトランジスタ、ＰＮＰバイポーラトランジスタ、ＮＰＮバイポーラトランジスタ、ＮチャネルＦＥＴである。
これらを、それぞれ半導体素子Ｑ１（半導体素子１）、半導体素子Ｑ２（半導体素子２）、半導体素子Ｑ３（半導体素子３）、半導体素子Ｑ４（半導体素子４）と称す。

符号Ｒ１〜Ｒ７で示される素子は抵抗素子である。符号Ｚｅ１、Ｚｅ２で示される素子は定電圧素子（ツェナーダイオード）である。符号Ｄ１〜Ｄ３で示される素子は整流素子（ダイオード）である。符号Ｃ１で示される素子は容量素子（コンデンサ）である。符号ＳＷで示される素子は開閉器（基点Ｚ、接点Ｘ（排他接点）、接点Ｙ（排他接点）を有する。）である。符号Ｔ１〜Ｔ４で示される素子は端子である。
なお、ＳＷ（開閉器）は直流専用の大型器を必要としない。電流容量に見合ったもので可。交流用可。

本発明の実施の形態１である回路素子の接続構成は、以下のとおりである。

端子Ｔ１には外部の電源の正極電位を印加すべく、端子Ｔ２には外部の電源の負極電位（電位０とも称する。）が印加すべく構成される。端子Ｔ３、端子Ｔ４間には外部の負荷が接続される構成である。

抵抗素子Ｒ１の一端は、端子Ｔ１及び端子Ｔ３に接続され、他端には、定電圧素子Ｚｅ１のカソード、半導体素子Ｑ１のエミッタＥ及び抵抗素子Ｒ６の一端が接続される。

半導体素子Ｑ１のベースＢには、抵抗素子Ｒ６の他端及び抵抗素子Ｒ２の一端が接続され、抵抗素子Ｒ２の他端には整流素子Ｄ２のアノードが接続される。
整流素子Ｄ２のカソードには、スイッチＳＷの接点Ｘ、容量素子Ｃ１の一端、半導体素子Ｑ４のドレインＤ及び端子Ｔ４が接続される。
スイッチＳＷの接点Ｙには抵抗素子Ｒ４の一端が接続される。

半導体素子Ｑ１のコレクタＣには、半導体素子Ｑ２のベースＢ、半導体素子Ｑ３のコレクタＣ、抵抗素子Ｒ３の一端、整流素子Ｄ１のアノード及び抵抗素子Ｒ４の他端が接続される。

半導体素子Ｑ２のエミッタＥには、抵抗素子Ｒ３の他端、整流素子Ｄ１のカソード、定電圧素子Ｚｅ１のアノード、定電圧素子Ｚｅ２のカソード及び半導体素子Ｑ４のゲートＧが接続される。

半導体素子Ｑ２のコレクタＣには、半導体素子Ｑ３のベースＢ及び抵抗素子Ｒ５の一端が接続される。

半導体素子Ｑ３エミッタＥには、端子Ｔ２、抵抗素子Ｒ５の他端、定電圧素子Ｚｅ２のアノード、整流素子Ｄ３のカソード、抵抗素子Ｒ７の一端、スイッチＳＷの基点Ｚ及び半導体素子Ｑ４のソースＳが接続される。

容量素子Ｃ１の他端には、整流素子Ｄ３のアノード及び抵抗素子Ｒ７の一端が接続される。

（１−２）回路動作１
図１を参照し、本発明による高圧直流電流遮断回路の実施の形態１である回路動作を説明する。

端子Ｔ１に正極電位、端子Ｔ２に負極電位を印加し、端子Ｔ３、端子Ｔ４間に負荷を接続したとする。

（Ａ）開閉器基点Ｚ：接点Ｘ
図１において、開閉器ＳＷの基点Ｚが接点Ｘに接触しているとき、半導体素子Ｑ１のベースＢ（制御端１）は順方向バイアスされている。

端子Ｔ１、抵抗素子Ｒ１、半導体素子Ｑ１のエミッタＥ（一端）及びベースＢ（制御端１）、抵抗素子Ｒ２、整流素子Ｄ２、開閉器ＳＷの接点Ｘ、基点Ｚ、端子Ｔ２の電流路が形成される。順方向バイアス回路が形成され、順方向バイアス電流が流れる。

半導体素子Ｑ１の電流路１は導通し、端子Ｔ１の正極電位は、抵抗素子Ｒ１、半導体素子Ｑ１のエミッタＥ（一端）及びコレクタＣ（他端）、整流素子Ｄ１、を通して、半導体素子Ｑ４（ＦＥＴ）の制御端４（ゲートＧ）に印加される。定電圧素子Ｚｅ２のカソードにも印加され、ツェナー電圧を超過すれば定電圧素子Ｚｅ２に電流が流れる。

したがって、ＦＥＴは導通している。ただし、ＦＥＴは主電流路ではない。主電流路は、開閉器ＳＷである。ＦＥＴの導通抵抗より開閉器ＳＷの導通抵抗が小さいからである。負荷電流は、端子Ｔ１、端子Ｔ３、負荷、端子Ｔ４、開閉器ＳＷの接点Ｘ及び基点Ｚ、端子Ｔ２の電流路により形成される。

半導体素子Ｑ２と半導体素子Ｑ３は、半導体素子Ｑ２のベースＢ（制御端２）と半導体素子Ｑ３のコレクタＣ（一端）が接続され、半導体素子Ｑ３のベースＢ（制御端３）と半導体素子Ｑ２のコレクタＣ（一端）が接続され、半導体素子Ｑ２のエミッタＥ（他端）をアノード、半導体素子Ｑ３のエミッタＥ（他端）をカソード、半導体素子Ｑ２のベースＢ（制御端２）と半導体素子Ｑ３のコレクタＣ（一端）の接続部をＮゲートとしたＰＮＰＮ４重構造のサイリスタを構成している。すなわち、図１に示される半導体素子Ｑ２と半導体素子Ｑ３で構成される回路はＰゲートＰＮＰＮサイリスタに置換可能である。

半導体素子Ｑ１が導通すると、半導体素子Ｑ２のベースＢ（制御端２）は、該Ｑ２のエミッタＥ（他端）に対して正電位となり、該Ｑ２のベースＢ（制御端２）は逆バイアスされる。これは、半導体素子Ｑ１が導通し、該Ｑ１のコレクタＣ（他端）から整流素子Ｄ１を通して半導体素子Ｑ４（ＦＥＴ）のゲートＧに電位が印加されゲート電流が流れ、整流素子Ｄ１に０．６Ｖ程度の順方向電圧降下が発生するためである。
さらに、ゲートＧが充電され、電流が流れなくなっても、整流素子Ｄ１の両端は同電位であるから、半導体素子Ｑ２のベースＢ、エミッタＥ間も同電位であり、該Ｑ２は順方向バイアスされない。
したがって、半導体素子Ｑ２の電流路は非導通である。

半導体素子Ｑ２のベースＢ（制御端２）は整流素子Ｄ１のアノード、該Ｑ２のエミッタＥ（他端）は整流素子Ｄ１のカソードに接続されているため、半導体素子Ｑ２のベースＢ（制御端２）は順方向バイアスされず、半導体素子Ｑ２が非導通であるため該Ｑ２の電流路に電流が流れず、半導体素子Ｑ３のベースＢ（制御端３）も順方向バイアスされず、該Ｑ３も非導通となる。この動作はサイリスタと同様である。

したがって、半導体素子Ｑ２のエミッタＥ（他端）と端子Ｔ２間は非導通であり、ＦＥＴのゲート電位を低下させることはない。すなわち、ＦＥＴ（半導体素子Ｑ４）のゲート（制御端４）電位は、ＦＥＴ（半導体素子Ｑ４）の電流路を導通させる電位である。

この状態が、半導体素子Ｑ１の電流路１が導通、半導体素子Ｑ２、Ｑ３が非導通で、主電流路である開閉器ＳＷと副次的電流路となる半導体素子Ｑ４（ＦＥＴ）の電流路４が導通し、高圧直流電流は、開閉器ＳＷを流れている。

（Ｂ）開閉器基点Ｚ：接点Ｘ、接点Ｙに非接触
図１において、開閉器ＳＷの基点Ｚが接点Ｘ、接点Ｙのいずれにも接触していないとき。これは開閉器ＳＷの基点Ｚを接点Ｘから接点Ｙに切り替える、すなわち、高圧直流電流を遮断する行為の基点Ｚ移動の一瞬であり、過渡的瞬間である。メカニカルスイッチに不可避のものである。この開閉器ＳＷの接点の状態は図示していない。
前記に、「高圧直流電流を遮断する行為の基点Ｚ移動の一瞬であり、過渡的瞬間である。」と記載したが、一瞬、過渡的瞬間に限定されない。長期間、基点Ｚが接点Ｘ及び接点Ｙに接触しない状態があってもよい。

このとき、半導体素子Ｑ４（ＦＥＴ）の電流路４は導通しているので、半導体素子Ｑ１の順方向バイアス回路も維持され（開閉器ＳＷの導通の替りに半導体素子Ｑ４の電流路４の導通により、半導体素子Ｑ１のベースＢ（制御端１）から端子Ｔ２への電流路が形成されている。）、したがって、半導体素子Ｑ４（ＦＥＴ）の電流路４は導通を継続する。前記のとおり、半導体素子Ｑ１のベースＢ（制御端１）が、開閉器ＳＷ（接点Ｘ：基点Ｚ）によらず、半導体素子Ｑ４（ＦＥＴ）の電流路４経由で端子Ｔ２の負極電位（又は０電位）となるためである。

開閉器ＳＷの基点Ｚは、接点Ｘを離れ、開閉器ＳＷにおいて高圧直流電流は遮断されるが、半導体素子Ｑ４（ＦＥＴ）の電流路４が、開閉器ＳＷを代替して高圧直流電流を遮断せず電流を継続して流すので、本発明によらない開閉器での高圧直流電流遮断時に当然発生するアーク放電は、本発明においては、開閉器ＳＷにアーク放電は発生しない。

（Ｃ）開閉器基点Ｚ：接点Ｙ
図１において、上記、開閉器ＳＷの基点Ｚが接点Ｙに接触すると、半導体素子Ｑ２のベースＢ（制御端２）の電位は抵抗素子Ｒ４を介して端子Ｔ２の負極電位（又は０電位）となる。この開閉器ＳＷの接点の状態は図示していない。

半導体素子Ｑ２のエミッタＥ（他端）は正極電位であるから、該Ｑ２の制御端２（ベースＢ）は順方向バイアスされ、該Ｑ２が導通し、半導体素子Ｑ３も導通する。該Ｑ２が導通すれば、該Ｑ２のコレクタＣ（一端）の電位が上昇し、該Ｑ３のベースＢ（制御端３）の電位も上昇し、該Ｑ３は導通する。言い換えれば、該Ｑ２、Ｑ３で構成されるＮゲートサイリスタのゲートが負電位にバイアスされる（アノードに対して）ので、サイリスタは導通する。

すると、半導体素子Ｑ１が導通のとき非導通（導通する必要がなかった。）であった定電圧素子Ｚｅ１は導通し、抵抗素子Ｒ１、定電圧素子Ｚｅ１、半導体素子Ｑ２のエミッタＥ（他端）から半導体素子Ｑ３のエミッタＥ（他端）の電流路が形成される。

半導体素子Ｑ２の電流路２及び半導体素子Ｑ３の電流路３は導通するので、該Ｑ２のエミッタＥ（他端）の電位は、端子Ｔ２の負極電位（又は０電位）となり、半導体素子Ｑ４（ＦＥＴ）のゲートＧ（制御端４）の電位は順方向バイアスとならず、ＦＥＴは非導通となる。

開閉器ＳＷ及び半導体素子Ｑ４（ＦＥＴ）の電流路４が非導通となったので、高圧直流電流は、容量素子Ｃ１、整流素子Ｄ３を通って流れ、容量素子Ｃ１の充電と共に、電流が０に収束する。この段階においてＦＥＴの両端への急激な高電圧の印加（過渡的高圧印加）が抑制され、半導体素子Ｑ４（ＦＥＴ）の損傷を免れる。

最終的に半導体素子Ｑ４（ＦＥＴ）の電流路４の両端電圧は、端子Ｔ１、端子Ｔ２間に印加される高圧直流電圧となるが、容量素子Ｃ１のＦＥＴバイパス回路により半導体素子Ｑ４（ＦＥＴ）の電流路４の両端に印加される電圧の上昇が緩やかになり、半導体素子Ｑ４（ＦＥＴ）の損傷防止に寄与する。

開閉器ＳＷの基点Ｚが接点Ｙに接触し安定するまでの間、機械式スイッチの宿命とも言えるチャタリング（chattering）が基点Ｚ、接点Ｙ間に発生し、半導体素子Ｑ２と半導体素子Ｑ３の構成がなければ、半導体素子Ｑ４（ＦＥＴ）のゲートＧ（制御端４）の印加電位も振動し、半導体素子Ｑ４（ＦＥＴ）の電流路４は非導通／導通を繰り返した不安定な動作をし、半導体素子Ｑ４（ＦＥＴ）の電流路４の両端に外部の電源の高圧が印加され半導体素子Ｑ４に損傷与えることがあるが、半導体素子Ｑ４（ＦＥＴ）のゲートＧ制御に半導体素子Ｑ２及びＱ３のサイリスタ構成を使用することによりこの振動を無くし、開閉器ＳＷの機械振動が電子回路に伝達されない。半導体素子Ｑ４（ＦＥＴ）を保護する。
サイリスタの電流は一旦流れたらサイリスタのゲートで電流を遮断できないので、半導体素子４の制御端４（ＦＥＴのゲートＧ）は、順方向バイアス電位未満に固着される。

（Ｃ）その他補足説明
抵抗素子Ｒ２は、半導体素子Ｑ１のコレクタＣ電位を所定の正電位に保持し、ＦＥＴのゲートを順方向バイアスさせるため。整流素子Ｄ１は、端子Ｔ３、負荷、端子Ｔ４、抵抗素子Ｒ２、抵抗素子Ｒ６、定電圧素子Ｚｅ１、半導体素子Ｑ２、抵抗素子Ｒ５及び／又は半導体素子Ｑ３、端子Ｔ２を通る電流を阻止するため。整流素子Ｄ３は、ＦＥＴが導通したとき容量素子Ｃ１の急激な放電を防止する。容量素子Ｃ１の放電は抵抗素子Ｒ７による。

本発明において、端子Ｔ１と端子Ｔ２の電位極性を逆にした場合、各整流素子、各定電圧素子の極性を逆にする、バイポーラトランジスタにおいては、ＰＮＰ型とＮＰＮ型を交換する、ＦＥＴにおいては、Ｎチャネル型とＰチャネル型を交換する、サイリスタにおいては、アノードとカソードを交換しＮゲートとＰゲートを交換することにより、同様な回路として動作する。

（２）高圧直流電流遮断回路の実施の形態２
（２−１）回路構成２
図２は、本発明による実施の形態２である高圧直流電流遮断回路の回路構成図である。

以下、図２を参照して、高圧直流電流遮断回路の実施の形態２である回路構成を説明する。

本発明の実施の形態２である回路２は、以下の素子から構成される。

符号Ｑ２１、Ｑ２２で示される半導体素子は、それぞれＮＰＮバイポーラトランジスタ、ＮチャネルＦＥＴである。
これらを、それぞれ半導体素子Ｑ２１（または、半導体素子１。特許請求の範囲では、半導体素子１と称す。）、半導体素子Ｑ２２（または、半導体素子２。特許請求の範囲では、半導体素子２と称す。）と称す。

符号Ｒ２１〜Ｒ２５で示される素子は抵抗素子である。符号Ｚｅ２１、Ｚｅ２２で示される素子は定電圧素子（ツェナーダイオード）である。符号Ｄ２１〜Ｄ２２で示される素子は整流素子（ダイオード）であり、それぞれ、整流素子１、整流素子２と称す。符号Ｃ２１、Ｃ２２で示される素子は容量素子（コンデンサ）であり、それぞれ、容量素子１、容量素子２と称す。符号ＳＷ２１、ＳＷ２２で示される素子は開閉器（スイッチ）である。符号Ｔ２１〜Ｔ２４で示される素子は端子である。
なお、ＳＷ２１（開閉器１）、ＳＷ２２（開閉器２）は直流専用の大型器を必要としない。電流容量に見合ったもので可。交流用も可。

本発明の実施の形態２である回路素子の接続構成は、以下のとおりである。
端子Ｔ２１には外部の電源の正極電位を印加すべく、端子Ｔ２２には外部の電源の負極電位（電位０とも称する。）が印加すべく構成される。端子Ｔ２３、端子Ｔ２４間には外部の負荷が接続される構成である。

抵抗素子Ｒ２１の一端は、端子Ｔ２１（開閉器２（ＳＷ２２）を介して）及び端子Ｔ２３に接続され、抵抗素子Ｒ２１の他端には、定電圧素子Ｚｅ２１のカソード及び抵抗素子２４の一端が接続されている。
抵抗素子２４の他端には、整流素子Ｄ２１（整流素子１）のアノード及び抵抗素子２２の一端が接続されている。
抵抗素子２２の他端には、整流素子Ｄ２２のアノード、容量素子Ｃ２１（容量素子１）の一端及び抵抗素子２３の一端が接続されている。
整流素子Ｄ２１のカソードには、開閉器１（ＳＷ２１）の一端、端子Ｔ２４、半導体素子２の一端（ドレイン）及び容量素子Ｃ２２の（容量素子２）一端が接続され、開閉器１（ＳＷ２１）の他端は、端子２２に接続されている。

半導体素子Ｑ２１のベースＢには、整流素子Ｄ２２のカソード及び抵抗素子Ｒ２５の一端が接続され、半導体素子Ｑ２１のエミッタＥには、抵抗素子Ｒ２３の他端、容量素子Ｃ２１（特許請求の範囲では、容量素子１と称す。）の他端、抵抗素子Ｒ２５の他端、定電圧素子Ｚｅ２２（ツェナーダイオード）のアノード、半導体素子２の他端（ソース）及び容量素子Ｃ２２（容量素子２）の他端が接続されている。

半導体素子Ｑ１のコレクタＣには、半導体素子Ｑ２のゲートＧ（制御端２）、定電圧素子Ｚｅ２１のアノード及び定電圧素子Ｚｅ２２のカソードが接続されている。

端子Ｔ２１には、外部の一方の極性の電位（正極電位）、端子Ｔ２２には、外部の他方の極性の電位（負極電位又は０電位）を印加、これを表現を変えて同様の意味で、端子Ｔ２１には、外部の一方の極性の電位（正極電位又は０電位）、端子Ｔ２２には、外部の他方の極性の電位（負極電位）を印加し、端子Ｔ２３には外部の負荷の一端、端子Ｔ２４には外部の負荷の他端を接続する。

（２−２）回路動作２
図２を参照し、本発明による高圧直流電流遮断回路の実施の形態２である回路動作を説明する。

端子Ｔ１に正極電位、端子Ｔ２に負極電位を印加し、端子Ｔ３、端子Ｔ４間に負荷を接続する。

以下の回路動作の説明で、ＳＷ２２（開閉器２）は常に閉じている（導通）ものとして説明する。ＳＷ２１（開閉器１（特許請求の範囲では、開閉器と称す。））の導通／非導通について説明する。

開閉器１は、負荷電流を導通／非導通（遮断）とする主電流路の開閉器である。開閉器１が導通（閉じている）しているとき、端子Ｔ２３、端子Ｔ２４間を通じて負荷電流が流れる。

開閉器１が導通のとき、整流素子１（特許請求の範囲では、整流素子と称す。）のカソードは端子Ｔ２２と同電位であり、整流素子１のアノードは、抵抗素子Ｒ２４と抵抗素子Ｒ２１を介して、端子Ｔ２１の正極電位が伝達され、整流素子１のアノード電位は、ダイオードの順方向降下電圧０.６Ｖ程度である。

整流素子１のアノード電位は、抵抗素子Ｒ２２を介して、抵抗素子Ｒ２３（特許請求の範囲では、抵抗素子と称す。）の一端、容量素子Ｃ２１（特許請求の範囲では、容量素子１と称す。）の一端及び整流素子２のアノードに伝達されるが、整流素子２の順方向電圧降下（０.６Ｖ程度）により、半導体素子Ｑ２１のベースＢを順方向バイアスできない。したがって、半導体素子Ｑ２１の電流路（コレクタ、エミッタ間）は非導通である。
特許請求の範囲では、上記、半導体素子Ｑ２１を半導体素子１、半導体素子１の電流路を電流路１、コレクタを一端、エミッタを他端と称す。

半導体素子Ｑ２１の電流路（コレクタ、エミッタ間）が非導通であるため、半導体素子Ｑ２１（半導体素子１）のコレクタ（一端）に接続されている半導体素子Ｑ２２（ＦＥＴ）のゲート電位は、抵抗素子Ｒ２１と定電圧素子Ｚｅ２１により正極電位を印加され、ＦＥＴのゲート電位は順方向バイアスされＦＥＴは導通している。

上記について、逆に半導体素子Ｑ２１の電流路が導通していれば、ＦＥＴのゲート電位は、ソース電位に対して０電位であり、ＦＥＴは非導通である。

なお、特許請求の範囲においては、半導体素子Ｑ２２（ＦＥＴ）は半導体素子２と称し、ＦＥＴ（半導体素子２）のドレインは電流路２の一端、ソースは電流路２の他端、ゲートは制御端２である。

上記開閉器１の接点が閉じてＦＥＴが導通している状態では、端子Ｔ２３と端子Ｔ２４を通じて外部の負荷（図示なし）に給電し、開閉器１の接点が開いてＦＥＴが非導通の状態は、外部の負荷に給電していない状態である。

上記開閉器１の接点が閉じている状態から、開（非導通）に遷移すると、負荷電流はＦＥＴを通過し、端子Ｔ２１→端子Ｔ２３→外部の負荷（図示なし）→端子Ｔ２４→ＦＥＴ→端子Ｔ２２へと負荷電流が流れる。これが、常時の負荷給電状態である。

負荷への給電を遮断するときは、開閉器１の接点を開く（非導通とする。）。
本発明による実施の形態２である高圧直流電流遮断回路の回路（図２が実施形態２の１例）を使用しないで、単に、高圧直流通電路の開閉器を開くと開閉器の接点間にアーク放電が発生し、電流を遮断することが、困難であるばかりか、火災などの災害の要因となる。

本件発明では、以下の説明のとおりアーク放電を発生しないで、高圧直流電流を遮断できる。

開閉器１を開くと、負荷電流の主電流路が開閉器１からＦＥＴのドレイン、ソース間に変更され、ＦＥＴのドレイン、ソース間の導通抵抗により、ドレイン電位がソース電位より少し上昇する。ＦＥＴ（Ｑ２２）のソース電位は、半導体素子１（Ｑ２１）のエミッタＥ（他端）電位であり、ＦＥＴのドレイン電位の上昇により、整流素子１のカソード電位とアノード電位は上昇する。

上記整流素子１のアノード電位は、抵抗素子Ｒ２２を介して、容量素子１の一端及び整流素子２のアノードに伝達される。整流素子１のアノード電位は、整流素子２の順方向電圧降下を考慮しても、半導体素子１のベースＢ（制御端１）に順方向バイアスを印加できる電位である。

抵抗素子Ｒ２３により電荷が放電されていた容量素子１に印加された電位により、容量素子１は充電（電荷を蓄積）され、やがて、整流素子２は導通し、半導体素子１のベースＢ（制御端１）に順方向バイアスを印加し、半導体素子１を導通とする。

半導体素子１が導通すると、半導体素子２であるＦＥＴ（Ｑ２２）のゲート（制御端２）の電位はＦＥＴのソース電位となりＦＥＴは非導通となる。容量素子１の存在理由は、瞬間に半導体素子１を導通させ急激にＦＥＴを非導通とすることを防止するため。

急激にＦＥＴ（半導体素子２）を非導通とすることは、ソース、ドレイン間に大きな電圧ストレスがかかる。この電圧ストレスを緩和して、かつＦＥＴの電流路の両端に接続している容量素子Ｃ２２（特許請求の範囲では、容量素子２と称す。）を通して電流が流れ、最終的に、ＦＥＴ及び容量素子２が非導通となる。

上記の過程により、開閉器１を断（非導通）としても、ＦＥＴ、容量素子２に“０”収束的電流が流れ、開閉器１の接点間にアーク放電が発生しない。

すなわち、開閉器１の断時に、開閉器１の接点間には、瞬間的高圧が発生せず、ほぼ“０”電圧から緩やかに高圧へと変化し、電流を遮断するのでアーク放電は発生しない。

開閉器１を非導通から導通へと遷移させた場合、整流素子１のカソードは、半導体素子１のエミッタＥ（電流路１の他端）と同電位（負極電位又は０電位）となり、整流素子１のアノード電位はダイオードの順方向降下電圧０.６Ｖ程度であり、半導体素子１のエミッタＥ（電流路１の他端）とベースＢ（制御端１）とほぼ同電位で、ベースＢは順方向バイアスされず、半導体素子１は非導通となる。したがって、半導体素子１のコレクタ（電流路１の一端）の電位は上昇し、ＦＥＴのゲート（制御端２）は順方向バイアスされ、ＦＥＴは導通状態となる。

この状態は、上記で説明した常時の負荷給電状態と同様である。

端子Ｔ２１と端子Ｔ２２との電位極性を入れ替えた場合、ダイオード類の極性を反転し、半導体素子１はＰＮＰ型バイポーラトランジスタに、半導体素子２はＰチャネル型ＦＥＴとすることができる。

Ｑ１〜Ｑ４、Ｑ２１、Ｑ２２ 半導体素子
Ｒ１〜Ｒ７、Ｒ２１〜Ｒ２５ 抵抗素子
Ｚｅ１、Ｚｅ２、Ｚｅ２１、Ｚｅ２２ 定電圧素子
Ｄ１〜Ｄ３、Ｄ２１、Ｄ２２ 整流素子
Ｃ１、Ｃ２１、Ｑ２２ 容量素子
ＳＷ、ＳＷ２１、ＳＷ２２ 開閉器
Ｔ１〜Ｔ４、Ｔ２１〜Ｔ２４ 端子

Claims (10)

1. 制御端１を有し電流路１の一端及び他端を有する半導体素子１と、
   制御端２を有し電流路２の一端及び他端を有する半導体素子２と、
   制御端３を有し電流路３の一端及び他端を有する半導体素子３と、
   制御端４を有し電流路４の一端及び他端を有する半導体素子４と、
   主電流路を導通／非導通とする排他的２接点を有する開閉器と、を備え、
   前記電流路１の一端に一方の極性の電位、該電流路１の他端に他方の極性の電位が印加されるべく構成され、前記開閉器により前記制御端１に順方向バイアスを印加／非印加可能に構成され、該開閉器により該電流路１が導通しているとき前記制御端４に順方向バイアス電位を印加かつ前記制御端２に逆方向バイアス電位を印加可能に構成され、
   前記電流路１の他端、前記制御端２及び前記電流路３の一端は接続され、前記電流路２の一端と前記制御端３は接続され、
   該電流路２の他端に、一端が前記電流路１の一端の電位を伝達されている定電圧素子を介して一方の極性の電位が印加され、該電流路３の他端に他方の極性の電位を印加されるべく構成され、
   前記電流路４の一端と他端間には容量素子を介して該一端の電位が該他端に伝達されるべく構成され、
   前記開閉器の接点の選択により該開閉器は高圧直流電流の主電流路として導通し前記制御端１に順方向バイアスを印加し前記電流路４を導通させている状態で、該開閉器の接点を切り替える場合、該開閉器の基点がいずれの接点にも接触しない期間、該電流路４は導通を維持し該主電流路となり該制御端１に順方向バイアスを維持させ、前記制御端２は逆バイアスを維持され、該開閉器の基点と離隔された接点間にアーク放電が発生しないことを特徴とする高圧直流電流遮断回路。
2. 前記開閉器の接点の切り替えにより、該開閉器の基点が排他接点に接触したとき、前記制御端１は順方向バイアスを解除され、前記制御端２が順方向バイアスされ、前記電流路４は非導通に転換かつ該開閉器は非導通を継続し、前記容量素子を通して高圧直流電流を流し、該電流路４を過渡的高圧印加から保護することを特徴とする請求項１に記載の高圧直流電流遮断回路。
3. 前記開閉器の基点が排他的接点に接触したとき、該基点と該排他的接点間にチャタリングが発生しても、前記制御端１が非順方向バイアス／順方向バイアスの転換動作を、前記制御端２は順方向バイアス／逆バイアスの転換動作を繰り返す振動を発生せず、該制御端１を非順方向バイアスに、該制御端２を順方向バイアスに固着させる前記半導体素子２及び前記半導体素子３回路を含むことを特徴とする請求項１又は２に記載の高圧直流電流遮断回路。
4. 前記開閉器を非導通から導通に遷移させたとき、前記電流路１が導通し、前記制御端４に順方向バイアス電位を印加かつ前記制御端２に逆方向バイアス電位を印加することを特徴とする請求項１〜３のいずれかに記載の高圧直流電流遮断回路。
5. 前記半導体素子２及び前記半導体素子３に替えて、前記電流路２の他端部をアノード、前記電流路３の他端部をカソード、前記制御端２と前記電流路３の一端の接続部をＮゲートとするＰＮＰＮ型Ｎゲートサイリスタを備えたことを特徴とする請求項１〜４のいずれかに記載の高圧直流電流遮断回路。
6. 前記半導体素子２及び前記半導体素子３に替えて、前記電流路２の他端部をカソード、前記電流路３の他端部をアノード、前記制御端２と前記電流路３の一端の接続部をＰゲートとするＮＰＮＰ型Ｐゲートサイリスタを備えたことを特徴とする請求項１〜４のいずれかに記載の高圧直流電流遮断回路。
7. 制御端１を有し電流路１の一端及び他端を有する半導体素子１と、
   制御端２を有し電流路２の一端及び他端を有する半導体素子２と、
   主電流路を導通／非導通とする開閉器と、整流素子と、を備え、
   前記整流素子のアノードは、一方の極性の電位を受けるべく構成され、該整流素子のカソードは、他方の極性の電位を受けるべく構成され、
   抵抗素子と容量素子１の一端は、前記整流素子のアノードの電位を受けるべく構成され、該抵抗素子と該容量素子１の他端は、他方の極性の電位を受けるべく構成され、
   前記電流路１の一端に一方の極性の電位、該電流路１の他端に他方の極性の電位が印加されるべく構成され、
   前記容量素子１の一端の電位は、前記制御端１に伝達されるべく構成され、
   前記電流路１の一端の電位は、前記制御端２に伝達されるべく構成され、
   前記開閉器が導通のとき、前記整流素子のアノードの電位により前記制御端１の電位は順方向バイアスされず、該電流路１の一端の電位は上昇し前記電流路２を導通とすることを特徴とする高圧直流電流遮断回路。
8. 前記開閉器を導通から非導通に遷移させたとき、前記制御端１の電位は順方向バイアスされず前記電流路２は導通を維持し、該開閉器の接点間にアーク放電が発生せず、前記整流素子のアノードの電位により前記容量素子１への電荷蓄積時間を経過した後、前記制御端１の電位は順方向バイアスされ、該電流路１の一端の電位は下降し、前記電流路２は非導通となり、電流を遮断することを特徴とする請求項７に記載の高圧直流電流遮断回路。
9. 前記開閉器を非導通から導通に遷移させたとき、前記整流素子のアノードの電位により前記制御端１の電位は順方向バイアスされず、前記電流路２を導通とすることを特徴とする請求項８に記載の高圧直流電流遮断回路。
10. 前記電流路２が導通から非導通に転換する過程で、かつ該開閉器は非導通を継続し、該電流路２の一端と他端間に接続されている容量素子２に高圧直流電流を流し、該電流路２を過渡的高圧印加から保護することを特徴とする請求項８に記載の高圧直流電流遮断回路。

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