JP2015119067A - 固体撮像装置、光検出器、および電子機器 - Google Patents

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Abstract

【課題】赤外光の検出において、量産化および低コスト化を図ることができる。
【解決手段】光電変換部は、FeS2層とZnS層とのヘテロ界面を多数有するMQW構造となっている。このMQW構造は、電子親和力xSとバンドギャップエネルギEgから、バンド構造が形成され、かつ、格子不整合率が1%以下とほぼ格子整合条件となる。また光電変換部のMQWの厚みを10nm以下とすることで、トンネル効果でキャリアが隣の井戸に移動可能となり、準位が多数存在するサブバンドが形成される。このとき、サブバンド間の遷移により、実効的にバンドギャップが狭くなる効果と同じになり、結果として、波長λ~3.7μmの中赤外IR光でも吸収が可能となり、長波長IR光を検知できることになる。本開示は、例えば、撮像装置に用いられるCMOS固体撮像素子に適用することができる。
【選択図】図３

Description

本開示は、固体撮像装置、光検出器、および電子機器に関し、特に、赤外光の検出において、量産化および低コスト化を図ることができるようにした固体撮像装置、光検出器、および電子機器に関する。
近年、波長1μｍ以上の近赤外乃至中赤外のIR（赤外）光に感度を持つ安価な検出器やイメージセンサが望まれている。応用範囲としては、夜間使用できる監視カメラや車載用カメラ、同じく車載用として追突防止用ディテクタ、水分量の検出できる等で医療や農業応用などがある。
IR光イメージセンサには、例えば、InP基板上にInGaAsSb系材料をMQW(Multi-Quantuｍ Wells)構造にした光電変換部のセンサがある。特許文献１においては、InP基板上にInGaAs層とGaAsSb層の超格子（MQW）構造(TypeII)を形成して、これを光電変換部として機能させることで、より長波長のIR光に感度を持たせることが記載されている。
しかしながら、InP基板の場合、InP基板サイズが2乃至3インチと小さく、量産化に向かなかった。またコスト的にも基板1枚が数万円と高価になってしまっていた。
一方、安価で大面積化可能なSi基板上のSiGe系材料を光電変換部としたセンサもある。
特開２０１１−２２２８７４号公報
しかしながら、SiGe系材料の場合、Si基板に対して、格子不整合率の絶対値が数％と大きく、光電変換部を厚くできないことが生じていた。またSi基板に格子不整合率の絶対値が1%未満でほぼ格子整合する化合物半導体は、バンドギャップが0.95乃至3.8eVと広く、1.2μｍ以上の長波長赤外分光に適さなかった。
本開示は、このような状況に鑑みてなされたものであり、赤外光の検出において、量産化および低コスト化を図ることができるものである。
本技術の一側面の固体撮像装置は、シリコン基板の上に、不整合率の絶対値1%未満、かつIV族以外の格子整合系化合物半導体を、少なくとも赤外光に感度を持つように組み合わせて用いたMQW(Multi-Quantuｍ Wells)構造を備える。
前記MQW構造は、TypeIIのヘテロ界面を有し、サブバンド間遷移が形成されるように各層の厚みが設定されている。
前記ヘテロ界面は、FeS2あるいはFe(S1-X1SeX1)2と、ZnSあるいはZnS1-X2SeX2、CuIn1-Y1GaY1S2あるいはCuIn1-Y2GaY2(S1-X3SeX3)2、またはGaPあるいはGaP1-X4NX4とで形成されている。
前記ヘテロ界面は、FeS2またはFe(S1-X1SeX1)2の引っ張り歪を打ち消すように、Se組成を制御してZnS1-X2SeX2あるいはCuIn1-Y2GaY2(S1-X3SeX3)2を圧縮歪、またはN組成を制御してGaP1-X4NX4を圧縮歪にされている。
前記ヘテロ界面は、Fe(S1-X1SeX1)2の圧縮歪を打ち消すように、Se組成またはGa組成を制御してZnS1-X2SeX2あるいはCuIn1-Y2GaY2(S1-X3SeX3)2を引っ張り歪、またはN組成を制御してGaP1-X4NX4を引っ張り歪にされている。
前記MQW構造の表面側に設けられる電子障壁層と、前記電子障壁層の上に配置される電極とをさらに備える。
前記電子障壁層は、NiO、Cu2O、またはZnRh2O4を用いて形成されている。
前記電子障壁層の厚みは10nｍ以上である。
前記シリコン基板と前記MQW構造の間に正孔障壁層を形成するか、または前記MQW構造の前記シリコン基板側の第１層だけを厚くすることで正孔障壁層とすることができる。
前記正孔障壁層は、ZnS あるいは、ZnS1-X2SeX2 、CuIn1-Y1GaY1S2あるいは CuIn1-Y2GaY2(S1-X3SeX3)2、またはGaP、あるいはGaP1-X4NX4のどれかひとつを含んで、かつその厚みを10nｍ以上とされる。なお、上記X1, X2, X3, X4, Y1, Y2は、ゼロ以上1以下の値を持つ。すなわち、0≦X1,X2,X3,X4,Y1,Y2≦1。
前記シリコン基板として、傾斜基板を用いることができる。
前記傾斜基板は、<011>方向、または<011>と<0 -11>の合成の方向に傾斜した基板である。
画素分離された構造を有する。
前記画素分離された構造は、光電変換部の画素間の一部をエッチングで溝を形成することでなされる。
前記画素分離された構造は、光電変換部の画素間の一部をｐ＋にすることでなされる。
前記画素分離された構造は、光電変換部の画素間の一部をイオン注入により高抵抗化にすることでなされる。
光電変換部の表面層がｐ＋である。
本技術の一側面の光検出器は、シリコン基板の上に、不整合率の絶対値1%未満、かつIV族以外の格子整合系化合物半導体を、少なくとも赤外光に感度を持つように組み合わせて用いたMQW(Multi-Quantuｍ Wells)構造を備える。
前記MQW構造は、TypeIIのヘテロ界面を有し、サブバンド間遷移が形成されるように各層の厚みが設定されている。
本技術の一側面の電子機器は、シリコン基板の上に、不整合率の絶対値1%未満、かつIV族以外の格子整合系化合物半導体を、少なくとも赤外光に感度を持つように組み合わせて用いたMQW(Multi-Quantuｍ Wells)構造を備える固体撮像装置と、入射光を前記固体撮像装置に入射する光学系と、前記固体撮像装置から出力される出力信号を処理する信号処理回路とからなる。
本技術の一側面においては、シリコン基板の上に、不整合率の絶対値1%未満、かつIV族以外の格子整合系化合物半導体を、少なくとも赤外光に感度を持つように組み合わせて用いたMQW(Multi-Quantuｍ Wells)構造が備えられる。
本技術によれば、近赤外から中赤外光までの感度を持つ装置を提供することができる。特に、本技術によれば、赤外光の検出において、量産化および低コスト化を図ることができる。
なお、本明細書に記載された効果は、あくまで例示であり、本技術の効果は、本明細書に記載された効果に限定されるものではなく、付加的な効果があってもよい。
本技術を適用した固体撮像装置の概略構成例を示すブロック図である。 光電変換素子に用いられる材料毎の特性を示す図である。 本技術を適用した固体撮像装置の構成例を示す断面図である。 井戸の底からの量子準位までのエネルギEnを示す図である。 FeS2とZnSのヘテロ界面を持ったMQW構造の吸収波長を見積もった結果を示す図である。 Se組成比xに対するZnS1-XSeXの格子定数を示す図である。 Se組成比xに対するFe(S1-XSeX)2の格子定数を示す図である。 N組成比xに対するGaP1-XNXの格子定数を示す図である。 本技術を適用した固体撮像装置の他の構成例を示す断面図である。 アンチフューズドメインを説明する図である。 図１０の結晶の鳥瞰図である。 図１０の結晶の鳥瞰図である。 障壁層材料候補の材料の特性を示す図である。 電子障壁層を追加した固体撮像装置の構成例を示す断面図である。 NiOの電子障壁層の有無の場合のバイアスと電流密度の関係を示す図である。 Cu2Oの電子障壁層の有無の場合のバイアスと電流密度の関係を示す図である。 正孔障壁層を追加した固体撮像装置の構成例を示す断面図である。 本技術の固体撮像装置に含まれる光電変換素子の構成例を示す断面図である。 光電変換素子について説明するための固体撮像装置の構成例を示す断面図である。 本技術を適用した固体撮像装置の構成例を示す断面図である。 本技術を適用した固体撮像装置の構成例を示す断面図である。 本技術を適用した固体撮像装置の構成例を示す断面図である。 本技術を適用した固体撮像装置の構成例を示す断面図である。 本技術を適用した電子機器の構成例を示すブロック図である。
以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
０．固体撮像装置の概略構成例
１．第１の実施の形態（本技術の基本的な固体撮像装置の例）
２．第２の実施の形態（溝による画素分離構造を有する固体撮像装置の例）
３．第３の実施の形態（P+による画素分離構造を有する固体撮像装置の例）
４．第４の実施の形態（イオン注入の高抵抗化による画素分離構造を有する固体撮像装置の例）
５．第５の実施の形態（選択成長制御によるp+画素分離構造を有する固体撮像装置の例）
６．第６の実施の形態（電子機器の例）
＜０．固体撮像装置の概略構成例＞
＜固体撮像装置の概略構成例＞
図１は、本技術の各実施の形態に適用されるCMOS（Coｍpleｍentary Metal Oxide Seｍiconductor）固体撮像装置の一例の概略構成例を示している。
図１に示されるように、固体撮像装置（素子チップ）１は、半導体基板１１（例えばシリコン基板）に複数の光電変換素子を含む画素２が規則的に２次元的に配列された画素領域（いわゆる撮像領域）３と、周辺回路部とを有して構成される。
画素２は、光電変換素子（例えばフォトダイオード）と、複数の画素トランジスタ（いわゆるMOSトランジスタ）を有してなる。複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、および増幅トランジスタの３つのトランジスタで構成することができ、さらに選択トランジスタを追加して４つのトランジスタで構成することもできる。各画素２（単位画素）の等価回路は一般的なものと同様であるので、ここでは詳細な説明は省略する。
また、画素２は、共有画素構造とすることもできる。画素共有構造は、複数のフォトダイオード、複数の転送トランジスタ、共有される１つのフローティングディフュージョン、および、共有される１つずつの他の画素トランジスタから構成される。
周辺回路部は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７、および制御回路８から構成される。
制御回路８は、入力クロックや、動作モード等を指令するデータを受け取り、また、固体撮像装置１の内部情報等のデータを出力する。具体的には、制御回路８は、垂直同期信号、水平同期信号、およびマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５、および水平駆動回路６の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、これらの信号を垂直駆動回路４、カラム信号処理回路５、および水平駆動回路６に入力する。
垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素２を駆動するためのパルスを供給し、行単位で画素２を駆動する。具体的には、垂直駆動回路４は、画素領域３の各画素２を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素２の光電変換素子において受光量に応じて生成した信号電荷に基づいた画素信号をカラム信号処理回路５に供給する。
カラム信号処理回路５は、画素２の例えば列毎に配置されており、１行分の画素２から出力される信号を画素列毎にノイズ除去等の信号処理を行う。具体的には、カラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのCDS（Correlated Double Saｍpling）や、信号増幅、A/D（Analog/Digital）変換等の信号処理を行う。カラム信号処理回路５の出力段には、水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路７は、例えば、バッファリングだけを行う場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を行う場合もある。
入出力端子１２は、外部と信号のやりとりをするために設けられる。
＜１．第１の実施例＞
＜光電変換素子に用いられる材料毎の特性＞
図２は、図１の画素の光電変換素子に用いられる材料毎の特性を示す図である。
図２に示されるように、Siは、バンドギャップEg(eV)が1.11で、電子親和力xS(eV)が4.05で、格子定数a(A)が5.431である。FeS2は、バンドギャップEg(eV)が0.95で、電子親和力xS(eV)が3.28で、格子定数a(A)が5.404であり、Si基板との格子不整合率σ(%)が-0.4971である。
ZnSは、バンドギャップEg(eV)が3.8で、電子親和力xS(eV)が3.9で、格子定数a(A)が5.4093であり、Si基板との格子不整合率σ(%)が-0.3995である。CuInGaS2は、バンドギャップEg(eV)が1.8で、電子親和力xS(eV)が4.1で、格子定数a(A)が5.431であり、Si基板との格子不整合率σ(%)が0である。GaPは、バンドギャップEg(eV)が2.2で、電子親和力xS(eV)が4.3で、格子定数a(A)が5.451であり、Si基板との格子不整合率σ(%)が0.3682である。
なお、電子親和力xS(eV)は、真空準位から伝導帯下端までのエネルギを表す。
近年、波長1μｍ以上の近赤外乃至中赤外のIR（赤外）光に感度を持つ安価な検出器やイメージセンサが望まれている。応用範囲としては、夜間使用できる監視カメラや車載用カメラ、同じく車載用として追突防止用ディテクタ、水分量の検出できる等で医療や農業応用などがある。
IR光イメージセンサには、例えば、InP基板上にInGaAsSb系材料をMQW(Multi-Quantuｍ Wells)構造にした光電変換部のセンサがあるが、InP基板サイズが2乃至3インチと小さく、量産化に向かなかった。またコスト的にも基板1枚が数万円と高価になってしまっていた
そこで、安価で大面積化可能なSi基板上のSiGe系材料を光電変換部としたセンサもあるが、SiGe系材料の場合、Si基板に対して、格子不整合率の絶対値が数％と大きく、光電変換部を厚くできないことが生じていた。またSi基板に格子不整合率の絶対値が1%未満でほぼ格子整合する化合物半導体は、例えば、図２に示されるように、バンドギャップが0.95乃至3.8eVと広く、1.2μｍ以上の長波長赤外分光に適さなかった。
ここで、格子不整合率の定義であるが、格子定数の差分△a＝a−a0に対して、格子不整合率σ=△a／a0×100(%)となる。またa0はSi基板の格子定数である。さらに、ここでCuInGaS2はInとGaの組成比を制御することでSi基板に格子整合させることができる（組成比In：Ga＝0.48：0.52）。このときσ＝0%となる。
そこで、本技術においては、Si基板にほぼ格子整合する化合物半導体材料を用いて、TypeIIのヘテロ界面を有するMQW構造を作成することで実効的にナローギャップ化して、かつサブバンド間遷移を行う。以下、詳細を説明する
＜本技術の固体撮像装置の基本構成＞
図３は、本技術を適用した固体撮像装置の構成例を示す断面図である。
図３の例に示されるように、固体撮像装置５１においては、Si基板６１上に光電変換部６２が形成されている。
光電変換部６２は、TypeIIのヘテロ界面を多数有するMQW構造で形成されている。なお、TypeIIは、ヘテロ界面により井戸型ポテンシャルが形成されるが、電子と正孔に対して障壁層と井戸層が共通でない別々の層となり、電子と正孔が別々の層に閉じ込められるバンド構造である。TypeIIの場合、２つの材料を選択することで、ヘテロ界面での光吸収による遷移が可能になって、より長波長の光を吸収できるとともに、実効的にナローギャップ化が可能になる。
図３の例においては、光電変換部６２は、FeS2層７１とZnS層７２とのヘテロ界面を多数有するMQW構造となっている。このMQW構造は、図２に示された電子親和力xSとバンドギャップエネルギEgから、図３に示されるようなバンド構造が形成され、かつ、格子不整合率の絶対値が1%以下とほぼ格子整合条件となる。
すなわち、図３のSi基板６１、FeS2層７１、ZnS層７２に示されるGapの値は、各バンドギャップエネルギEg、1.1eV、0.95eV、3.8eVがそれぞれ示されている。また、Si基板６１、FeS2層７１、ZnS層７２における電子親和力xS(eV)は、図に示される真空準位からの矢印で、4.05eV、3.28eV、3.9eVがそれぞれ示されている。
なお、同様に、FeS2層とCuInGaS2層、FeS2層とGaP層の組み合わせでも、TypeIIのバンド構造が形成され、かつ格子不整合率の絶対値が1%以下とほぼ格子整合条件となる。
さらに、光電変換部６２、すなわち、MQWの各層の厚みを10nｍ以下とすることで、トンネル効果でキャリアが隣の井戸に移動可能となり、このとき、準位が多数存在する、図３のようにサブバンドが形成される。このサブバンドを通じて、電子や正孔のキャリアの移動が可能となる。このとき、サブバンド間の遷移により、実効的にバンドギャップが狭くなる効果と同じになり、結果として、図中左の矢印に示されるように、波長λ〜3.7μｍまでの中赤外IR光でも吸収が可能となり、長波長IR光を検知できることになる。
ここで、光電子読み出しのため、FeS2層７１、ZnS層７２をP型半導体として、また、Si基板６１をn型半導体としてもよい。なお、FeS2は、化学量論比と比べてSが若干過剰であれば、p型の導電性を示す。また、ZnSは、Nをドーピングすることでp型を示す。このような構造とすることで、電子は、サブバンドを介して、Si基板６１側で読み出すことが可能となり、正孔は、サブバンドを介して表面側に排出することが可能となる。
次に、ZnSの厚みを制御することで、吸収波長を制御可能なことについて説明する。ここでは、図４に示されるように、井戸の底からの量子準位までのエネルギEnがまず求められる。Enは、次式（１）で示される。
Figure 2015119067
ここで、hは、プランク定数、ｍ*は、電子の有効質量、Lwは、井戸の幅となる。式（１）からわかることは、井戸幅Lwが狭くなると、Enが増大して量子準位が高エネルギ側にシフトすることになる。
ところで、FeS2層の価電子帯側の正孔の量子準位は、正孔の有効質量が大きいため、量子準位の厚み依存は小さい。したがって、Enの変化量は小さく、ここでは近似的に0として、ZnSの厚みを制御することで伝導帯側の電子の井戸の底からの量子準位までのエネルギ Enが求められる。ただし基底準位n＝1とした。FeS2とZnS材料の電子親和力χsとバンドギャップEgとEnから吸収波長λを、次の式（２）を用いて見積もることができる。
Figure 2015119067
ここで、cは光速である。また、EgFeS2−（χsZnS−χsFeS2）＝0.33 eVとなるため、最長の吸収波長は〜3.7μｍとなるが、実際にはこれより量子準位による変化量分ほど短波長化することになる。
図５は、上述したことを前提に、FeS2とZnSのヘテロ界面を持ったMQW構造の吸収波長を見積もった結果を示す図である。横軸がZnS層の厚みLw(nｍ)を表し、縦軸が吸収波長λ(nｍ)を表している。
図５に示されるように、ZnS層の厚みを変化させることで、1.5乃至3.7μｍまでの吸収波長を変化させることができる。すなわち、このことは、近赤外乃至中赤外領域までの感度を持つことを意味する。
ただし、波長をより長波長側に設定しておけば、短波長側も吸収することになるが、ZnSを厚くする必要がある。このとき、サブバンドが形成できる範囲に限定される。
＜格子整合について＞
なお、厳格にいえば、FeS2とZnSのヘテロ界面を持ったMQW構造である光電変換部６２とSi基板６１とは若干格子不整合が発生している。したがって、Seを添加して格子整合させてもよい。
図６は、Se組成比xに対するZnS1-XSeXの格子定数を示す図である。ただし0 ≦X≦ １。なお、図６は、ZnSeの格子定数がa=5.667Aになることからベガード則（リニアな関係）を用いて求められている。
図６に示されるように、Se組成比ｘ＝0.084にすることでZnS1-XSeXの格子定数がSiの格子定数a0＝5.431Aに一致することが判る。すなわち、Se組成比ｘ＝0.084がZnSSeをSi基板に正確に格子整合させる組成である。なお、図中に示す引っ張り歪と圧縮歪はSi基板の格子整合条件からのずれによるZnS1-XSeXの歪を示す。図６の例においては、格子整合条件のSe組成比X＝0.084よりSe組成が低い場合には、ZnS1-XSeX層が引っ張り歪となり、逆にSe組成が高い場合には、ZnS1-XSeX層が圧縮歪となる。
図７は、Se組成比xに対するFe(S1-XSeX)2の格子定数を示す図である。ただし0 ≦X≦ １。なお、図７は、FeSe2の格子定数がa=5.8633Aになることからベガード則（リニアな関係）を用いて求められている。
図７に示されるように、Se組成比ｘ＝0.059にすることでFe(S1-XSeX)2の格子定数がSiの格子定数a0＝5.431Aに一致することが判る。すなわち、Se組成比ｘ＝0.059がFe(S1-XSeX)2をSi基板に正確に格子整合させる組成である。
以上から、Seを添加することで、Si基板と格子定数を一致させることが可能で、ミスフィット転位が減るとともに高い結晶性の材料が得られる。それとともに光電変換素子やイメージセンサの重要特性である暗電流低減に効果的となる。
図８は、N組成比xに対するGaP1-XNXの格子定数を示す図である。ただし0 ≦X≦ １。なお、図８は、GaNの格子定数がa=4.52Aになることからベガード則（リニアな関係）を用いて求められている。
図８に示されるように、N組成比ｘ＝0.021にすることでGaP1-XNXの格子定数がSiの格子定数a0＝5.431Aに一致することが判る。すなわち、N組成比ｘ＝0.0２１がGaP1-XNXをSi基板に正確に格子整合させる組成である。
以上から、Nを添加することで、Si基板と格子定数を一致させることが可能で、ミスフィット転位が減るとともに高い結晶性の材料が得られる。それとともに光電変換素子やイメージセンサの重要特性である暗電流低減に効果的となる。
＜格子歪の低減＞
ところで、引っ張り歪の層と圧縮歪の層を交互に積層することでMQW全体の歪を無くすことが可能となる。
図９は、本技術を適用した固体撮像装置の他の構成例を示す断面図である。
図９の例においては、固体撮像装置１０１においては、Si基板１１１上にTypeIIのヘテロ界面を多数有するMQW構造の光電変換部１１２が形成されている。
光電変換部１１２においては、FeS2層（またはFe(S1-XSeX)2層）１２１の引っ張り歪を打ち消すようにZnS1-XSeX層１２２のSe組成比Xを格子整合条件より増やして圧縮歪とすることで、MQW全体の歪が無くすように構成されている。
このようにすることで、MQW（光電変換部１１２）を厚く積層しても結晶欠陥の発生が抑えられ、結果として、光電変換素子またはイメージセンサの重要な特性である暗電流の低減となる。
なお、同様にFe(S1-XSeX)2層の圧縮歪を打ち消すようにSe組成またはGa組成を制御してZnS1-XSeXまたはCuIn1-YGaY (S1-XSeX)2を引っ張り歪、またはN組成を制御してGaP1-XNXを引っ張り歪にしても同様な効果が得られる。ただし0 ≦X,Y≦ １。
以上においては、FeS2層(またはFe(S1-XSeX)2層)とZnS層(またはZnS1-XSeX層)のヘテロ界面のMQW構造について述べた。これに限らず、同様にFeS2層(またはFe(S1-XSeX)2層)とCuInGaS2層や、FeS2層(またはFe(S1-XSeX)2層)とGaP層(またはGaPN層)のヘテロ界面のMQW構造でも同様な効果が得られる。または、FeS2層(またはFe(S1-XSeX)2層)との組合せであれば、途中で積層材料を変えてもよい。たとえばZnS層(またはZnS1-XSeX層)との界面のMQW構造を途中でCuInGaS2層やGaP層(またはGaP1-XNX層)との界面のMQW構造に変えて堆積させてもよい。
また、上述のMQW構造形成のためのエピタキシャル成長法については、その代表的な方法として、例えば、分子線エピタキシー法（MBE：Molecular Beaｍ Epitaxy）、有機金属気相成長法(MOCVD：Metal Organic Cheｍical Vapor Deposition)、液相エピタキシー法（LPE：Liquid Phase Epitaxy）、レーザーアブレーション法などがある。エピタキシャル成長する方法であれば基本的にいかなる成膜方法であっても良い。
＜傾斜基板による結晶性改善＞
なお、Siのような無極性基板の上に極性をもった化合物半導体材料を成長させると、アンチフェーズドメインが発生することがある。これはアニオンとカチオンが逆転する欠陥のことである。この欠陥をOff基板の採用によって低減できる。
図１０は、アンチフューズドメインを説明する図である。
例えば、<011>方向に、オフしたSi(100)基板を用いることで、成長とともにこの欠陥が減少する。図１０に示されるように、I族またはII族またはIII族または鉄のようなVIII族のカチオン（プラスイオン性原子）と、VI族やV族のアニオン(マイナスイオン性原子)が規則配列している。ただし、その一部B領域にアンチフェーズドメイン（カチオンとアニオンが逆位相になっている）が存在しているのが判る。
それが、結晶成長とともに、このB領域が三角形状に閉じることでA領域のみとなり、この欠陥が無くなっていることが判る。これは基板に傾斜角度があるためである。なお、ここでは、たとえばI族原子はCu原子、II族原子ではZn、III族原子はGaまたはIn原子、VIII族原子はFe、VI族原子はSまたはSe原子、V族原子はPまたはN原子などである。図１０は、結晶を<011>方向に見た断面図で、カチオン列の四角は、紙面垂直方向に並んでいる。また、図１０はアニオンから成長開始の場合であるが、カチオンからの成長開始しでも三角形状に閉じた同様な結果となる。なお、これらの場合の基板傾斜角度θ1は、約6degとなる。傾斜角度が大きくなるほどB領域の三角形は小さくなるが、特に3deg以上あれば、B領域が最大でも、図面で倍程度の大きさで収まり、十分な効果が得られることになる。
図１１は、図１０に示した結晶の鳥瞰図である。図１０の例の場合、B領域のアンチフェーズドメインが成長とともに三角形状に閉じているが、B領域のアンチフェーズドメインが奥行き方向(<0 -1 1>方向)で連続的に続いており、結果として三角柱を横に倒した形状になっているのが判る。
このB領域のアンチフェーズドメインの体積を減らす手段として、さらに望ましくは、図１２のように<0 -1 1>方向にも同時に傾斜させることで可能となる。なお、Si基板にとっては<011>方向も<0-11>方向も等価な方向なので、どちらも同じ効果を生むことになる。
たとえば、<0-11>方向にも傾斜角度θ2で傾斜させると、三角形状に閉じる効果が垂直な二方向から同時にあるために、結果として三角錐となり、体積は減ることになる。このとき、両者の傾斜角度が3deg以上でまったく同じ角度で傾斜されれば、方位が合成されて<001>方向の傾斜となり、そのときの合成の傾斜は4deg以上となり、最も効果的な条件を満たすことになる。このときアンチフェーズドメインの体積は１方向のみの傾斜に比べて、2方向で1/3まで減じることになる。ただし、製造的な面から言うと、バラツキを含めて<001>±5deg方向であれば、最も効果的と言える。
以上の結果から、<011>と<0-11>の傾斜角度が、両方とも3deg以上であれば効果的であるといえる。また両方の傾斜角度が異なる場合でも、やはり効果がある。この場合、傾斜方向は<011>と<0-11>の合成となるので、両者の傾斜角度の比で変化する。方位が<011>と<0-11>の合成で両者の合成の傾斜角度が3deg以上あれば、効果的に両者のアンチフェーズドメインが抑えられることになる。この場合、傾斜角度の比をkとすると、傾斜の方位は< 0 (1-k)/2 1 >となる。ここで傾斜角度の比kは、<011>方向の傾斜角度をθ1, <0-11>方向の傾斜角度をθ2とすると、次の式（３）で定義される。
Figure 2015119067
＜電子障壁層＞
ところで、逆バイアスを印加した際に、上部電極から光電変換部へ電子が流れてリークすることがある。これは、上部電極の仕事関数と光電変換部表面側の半導体材料の電子親和力との差が小さいために、電解で電子がポテンシャルを超える現象である。
これを防ぐために、上部電極とMQW構造の光電変換部との間に電子のポテンシャル障壁となる層を挿入してもよい。
図１３は、上述した障壁層材料候補の材料の特性を示す図である。図１３に示されるように、NiOは、電子親和力(eV)が1.5で、バンドギャップ(eV)が~4.0である。Cu2Oは、電子親和力(eV)が~3.4で、バンドギャップ(eV)が~2.1である。ZnRh2O4は、電子親和力(eV)が~2.3で、バンドギャップ(eV)が~2.2である。
障壁層材料候補の中の１つとして、NiOは、電子親和力が1.5と小さく、かつ、バンドギャップも4.0eVと広い。したがって、透明電極（例えば、ITOの仕事関数4.7eV）のフェルミレベルに対して、十分にポテンシャル障壁（~3.2eV）となる。
＜本技術の固定撮像装置の構成例＞
図１４は、電子障壁層を追加した固体撮像装置の構成例を示す断面図である。
図１４の固体撮像装置２０１は、Si基板６１および光電変換部６２を備える点が、図３の固体撮像装置５１と共通している。図１４の固体撮像装置２０１は、上部電極（ITO）と光電変換部６２との間に、電子障壁層２１１が追加された点が、図３の固体撮像装置５１と異なっている。
図１４の例においては、透明電極にITO、電子障壁層２１１として、NiOが用いられており、かつ、-2Vの逆バイアス印加時のバンド構造が示されている。この結果から、逆バイアスを印加しても、NiOからなる電子障壁層２１１が機能する構造となっているのがわかる。また、図１４の例に、トンネル効果を追加して、ベーテのエミッション理論からJ-V特性を見積もった結果を、図１５に示す。
図１５の例においては、NiOの電子障壁層２１１なしの場合、NiOの電子障壁層２１１が5nｍの場合、およびNiOの電子障壁層２１１が10nｍの場合のグラフが示されている。このグラフにおいては、横軸がバイアスV(V)を表し、縦軸が電流密度J(A/cｍ2)を表している。
このグラフからNiOの電子障壁層２１１を10nｍ以上とすることで、-2Vの電圧印加条件でも電流密度がJ=1×10-11A/cｍ2以下となっていることがわかる。この値は、通常のシャッタ時間1/30秒で撮影しても、暗電流の蓄積電子数は、数電子以下となり、イメージセンサにとって十分な条件となる。なお、NiOの経時変化を小さくするために、NiOにLiをドープしてもよい。
次に、電子障壁層２１１の材料をCu2Oにした場合について述べる。この場合は、透明電極（例えば、ITOの仕事関数4.7eV）のフェルミレベルに対して、十分に障壁(1.3eV)になる。透明電極にITOを、そして、電子障壁層２１１にCu2Oを用いて、かつ逆バイアス印加時のトンネル効果を入れて、J-V特性を見積もった結果を、図１６に示す。
図１６の例においては、Cu2Oの電子障壁層２１１なしの場合、Cu2Oの電子障壁層２１１が5nｍの場合、およびCu2Oの電子障壁層２１１が10nｍの場合のグラフが示されている。このグラフにおいては、横軸がバイアスV(V)を表し、縦軸が電流密度J(A/cｍ2)を表している。
このグラフからCu2Oの電子障壁層２１１を10nｍ以上とすることで、-2Vの電圧印加条件でも電流密度がJ=1×10-11A/cｍ2以下となっていることがわかる。この値は、通常のシャッタ時間1/30秒で撮影しても、暗電流の蓄積電子数は、数電子以下となり、イメージセンサにとって十分な条件となる。
なお、上記説明においては、単純に1種類の材料を電子障壁層２１１としているが、2種類以上を積層させてもよい。例えば、Cu2OとZnRh2O4を積層して障壁層の役割をさせてもよい。この場合、ZnRh2O4だけでも効果があるが、ZnRh2O4の価電子帯がMQWの伝導帯にエネルギ的に近いため、MQWへのリーク電流が懸念される。したがって、Cu2Oをさらに多層に積層することで、電子の障壁がより効果的になる。
＜正孔障壁層＞
逆バイアスを印加した際にSi基板から光電変換部へ正孔が流れてリークすることがある。これは、Si基板の価電子帯上端と光電変換部表面側の半導体材料の価電子帯上端との差が小さいために、起こる現象である。
これを防ぐために、Si基板とMQW構造の光電変換部の間にZnS(またはZnS1-XSeX層) CuInGaS2層、あるいはGaP層(またはGaP1-XNX層)を10nｍ以上の厚みで成長することで、その層を正孔障壁層とする。または、MQWの第１層目であるZnS(またはZnS1-XSeX層)、CuInGaS2層、あるいはGaP層(またはGaP1-XNX層)のみを10nｍ以上の厚みで成長することで、その層を正孔障壁層とする。
＜本技術の固定撮像装置の構成例＞
図１７は、正孔障壁層を追加した固体撮像装置の構成例を示す断面図である。
図１７の固体撮像装置２５１は、Si基板６１、光電変換部６２、電子障壁層２１１を備える点が、図１４の固体撮像装置２０１と共通している。図１７の固体撮像装置２５１は、Si基板６１と光電変換部６２との間に、正孔障壁層２６１が追加された点が、図１４の固体撮像装置２０１と異なっている。
このように固定撮像装置を構成することで、さらに暗電流が減って、特性改善となる。
以上のように、本技術は、Si基板に格子整合する化合物半導体材料を用いて、TypeIIのヘテロ界面を有するMQW構造を形成することで、実効的にナローギャップ化して、サブバンド間遷移させるものである。本技術は、近赤外乃至中赤外光まで感度を持つ光電子変換素子またはイメージセンサに適用することができる。
本技術は、また、大面積のSi基板に適用できるため、量産化が可能となり、低コストで安価な光電変換素子またはイメージセンサを提供することができる。
＜光電変換素子の構成例＞
図１８は、本技術の固体撮像装置に含まれる光電変換素子の構成例を示す断面図である。
図１８の例においては、光電変換素子３０１が示されている。光電変換素子３０１においては、予めイオン注入とアニール処理でSi基板３１１の一部にn型領域３１２が設けられている。
ｎ型領域３１２上には、1%未満の格子不整合率の絶対値で、かつ厚みが3nｍのp型ZnS層３２１と厚みが3nｍのp型FeS2層３２２が交互に積層されたMQW構造からなる化合物半導体の光電変換部３１３が3000nｍの厚みで形成されている。また、ｎ型領域３１２上には、光電変換部３１３からの電子を送るためのAI電極３１４が形成されている。
ここで、Si基板３１１上の最初の第１層目のZnS層３２１に関しては、必ずにも3nｍと薄くすることはなく、10nｍ以上の厚みでも信号読み出しを行うことができる。
なお、結晶性を向上させるために、図６および図７を参照して上述したように、FeS2とZnSにSeを添加してFe(S1-XSeX)2とZnS1-XSeXとしてSi基板に格子整合させてもよい。また、図９を参照して上述したように圧縮と引っ張りを交互に入れた方法で歪を緩和してもよい。格子整合条件はFe(S1-XSeX)2の場合、X=0.059でZnS1-XSeXの場合X=0.084である。
また、FeS2（またはFe(S1-XSeX)2）は、CuまたはAsをドーピングすることでｐ型の導電性を示す。または、ドーピングしなくても化学量論比とくらべてSまたはSeを過剰とすることでｐ型の導電性を示す。ZnS（またはZnS1-XSeX）に関しては、窒素ドーピングすることでｐ型になる。このとき特にプラズマドーピングすることでさらにｐ型になりやすい。
さらに表面側をp＋にして、バンド構造的に表面準位から発生する暗電流を下げる検討をしてもよい。
例えば、図１９に示される固体撮像装置４０１は、ドーピング制御による画素分離構造、かつ、正孔蓄積のp+層を付加したHAD(HoleAccuｍulationDiode)構造をなしている。
固体撮像装置４０１においては、Si基板４１１の一部に、n型領域４２１が設けられている。Si基板４１１の上にはMQW光電変換部４１２が形成されいる。MQW光電変換部４１２は、n型領域４２１上に、p型領域４３１の形成後、画素分離のためのドーピング制御により、一部にp+領域４３２が形成される。さらに、MQW光電変換部４１２においては、表面側にp+領域４３２が形成される。すなわち、固体撮像装置４０１においては、p+領域４３２により、p型領域４３１上に画素を溜めることができるため、画素分離構造が実現されているとともに、HAD構造が実現されて、正孔が誘起されるので、暗電流を下げることが可能となる。
なお、p型領域４３１は、p型でなくてもよく、i型やn型であってもよい。
MQW光電変換部４１２上には、例えば、透明電極４１３が形成され、透明電極４１３上には、OCL(On Chip Lens)４１４が形成されている。
また、Si基板４１１のp型領域においては、読み出し回路４１７が形成されており、読み出し回路４１７付近には、MOSゲート４１８が形成されている。
以上のように構成される固体撮像装置４０１において、IR光は、図１９に示されるように、OCL４１４、および透明電極４１３を介して、p型領域４３１に入射され、p型領域４３１において、電子と正孔に分離される。正孔は、p+層のMQW光電変換部４１２側に、さらには透明電極４１３側に排出され、電子は、n型領域４２１から、読み出し回路４１７を経由して、MOSゲート４１８により外へ読み出される。
このように固体撮像装置をHAD構造とすることで、暗電流を抑えることができる。
したがって、図１８の光電変換素子３０１においても、表面側をｐ＋にすることで、バンド構造的に表面準位から発生する暗電流を下げることができる。
なお、図１８における光電変換部３１３のMQWの多層の組み合わせは、FeS2（またはFe(S1-XSeX)2）とZnS（またはZnS1-XSeX）の組み合わせであった。しかしながら、MQWの多層の組合せは、これに限らず、例えば、FeS2またはFe(S1-XSeX)2とCuIn1-YGaYS2 または CuIn1-YGaY (S1-XSeX)2の組合せでもよいし、FeS2（またはFe(S1-XSeX)2）とGaP（またはGaP1-XNX）の組合せでもよい。結晶成長はMBE法としているが、特にMBE法に限らず、MOCVD法でも、レーザーアブレーション法でも他の方法でもよい。
さらに、光電変換部３１３上には、透過性を有する電子障壁層３１５が10nｍの厚みでスパッタ等の蒸着法で成膜される。電子障壁層３１５は、例えば、NiOを用いて形成されている。さらにその上に、透光性を有する電極層３１６が100nｍの厚みで同じくスパッタ等の蒸着法で形成されている。この電極層３１６は、例えばインジウムスズオキサイド（ITO）等の透明電極材料で形成される。この電子障壁層３１５が存在するために逆バイアス印加時でも電極層３１６から光電変換部３１３のMQW側への電子の移動が防がれて、リーク電流が抑えられる。また光照射によって光電変換部３１３のMQWで生成された正孔は、電極層３１６側に排出可能である。
なお、ここでは電子障壁層３１５としてNiOを用いているがCu2OやZnRh2O4でも、あるいは、これらを組み合わせた多層構造でも同様な効果が得られる。さらにその上にリソグラフィ技術でマスクを形成した後に光電変換部３１３と電子障壁層３１５と電極層３１６をドライ加工する。さらにマスクを除去後に、この電極層３１６の上に一部AI電極３１７を蒸着した後に、保護膜として周囲にSi3N4からなるパッシベーション層３１８を設ける。この光電変換素子３０１の２つの電極間に逆バイアスを印加することで、波長≦〜2.5μｍまでの長波長のIR光を検知することが可能となる。
＜２．第２の実施例＞
＜固体撮像装置の第１の構成例＞
図２０は、本技術を適用した固体撮像装置の構成例を示す断面図である。図２０においては、溝による画素分離構造を有する場合の例が示されている。
固体撮像装置４５１において、Si基板４６１側のドーピング制御による画素分離のプロセスの１つには、イオン注入や熱拡散でドーパントを選択的に入れてアニールすることにより、ｐ型とｎ型の濃度制御を行うことが可能である。
電極やトランジスタ等のCISプロセスを行うことで所望の構造を予めn型のSi基板４６１の回路側に通常のCISのイオン注入プロセス等でMOSゲート、FDやPDやリセット部などの回路部４６２が形成される。このSi基板４６１を支持基板に貼り合せる。Si基板４６１のn型領域４６１aの上に1%未満の格子不整合率の絶対値で、かつ厚みが3nｍのｐ型FeS2層と厚みが3nｍのｐ型ZnS層が交互に積層されたMQW構造からなる化合物半導体の光電変換部４６３が3000nｍの厚みで形成される。ここでSi基板４６１上の最初の第１層目のZnSに関しては、必ずしも3nｍと薄くする必要はなく、10nｍ以上の厚みでも信号読み出しとしてもよい。
なお、ここで結晶性を向上させるためにFeS2とZnSにSeを添加してFe(S1-XSeX)2とZnS1-XSeXとしてSi基板４６１に格子整合させてもよいし、図９を参照して上述したように、圧縮と引っ張りを交互に入れた方法で歪を緩和してもよい。格子整合条件はFe(S1-XSeX)2の場合、X=0.059でZnS1-XSeXの場合X=0.084である。
また、ここでFeS2（またはFe(S1-XSeX)2）は、CuまたはAsをドーピングすることでp型の導電性を示す。または、ドーピングしなくても化学量論比とくらべてSまたはSeを過剰とすることでp型の導電性を示す。ZnS（またはZnS1-XSeX）に関しては、窒素ドーピングすることでp型になる。このとき特にプラズマドーピングすることでさらにp型になりやすい。なお、FeS2（またはFe(S1-XSeX)2）およびZnS（またはZnS1-XSeX）は、どちらか一方がp型になると、その層においてフェルミレベルが価電子帯に近づき、かつ、隣の層もつられて同時にフェルミレベルが価電子帯に近づくために、全体的にp型になるので、p型となるのは、どちらか一方だけでもよい。さらに、図１９を参照して上述したように、表面側をp＋にして、バンド構造的に表面準位から発生する暗電流を下げる検討をしてもよい。
ここでの光電変換部４６３におけるMQWの多層の組合せはFeS2またはFe(S1-XSeX)2とZnSまたはZnS1-XSeXの組み合わせが記載されているが、FeS2またはFe(S1-XSeX)2とCuIn1-YGaYS2 または CuIn1-YGaY (S1-XSeX)2の組合せでもよいし、FeS2またはFe(S1-XSeX)2とGaPまたはGaP1-XNXの組合せでもよい。結晶成長はMBE法としているが、特にMBE法に限らず、MOCVD法でも、レーザーアブレーション法でも他の方法でもよい。
固体撮像装置４５１においては、光電変換部４６３が形成された後に、電子障壁層であるNiO層４６４がスパッタ蒸着によって光電変換部４６３上に成膜される。ここで電子ガンやレーザーアブレーションによる真空蒸着でもNiO層４６４の成膜は可能である。また電子障壁層としては、NiO以外でもCu2OやZnRh2O4でも同様な方法で成膜可能である。
さらに透明電極であるITO４６５をスパッタ蒸着した後にリソグラフィ技術で選択的に画素ごとにレジストを付けて、RIE加工でITO４６５とNiO層４６４と光電変換部４６３が部分的に除去される。さらにレジストを除去した後に、SiO2層４６６をCVD法で成膜して溝に埋め込まれる。さらにCMP (Cheｍical Mechanical Polishing)研磨で最表面のSiO2層４６６が取り除かれ、ITO４６７がスパッタ蒸着された後に、パッシベーション膜４６８としてSi3N4がその上にCVDで成膜する。
なお、ここでは、パッシベーション膜４６８としてSi3N4を使っているが、(Si3N4)X(SiO2)1-XでもSiO2でも同様に効果がある。さらに表面を平坦にするために高分子材料をスピンコートで塗布し、高分子層４６９が形成された後に、通常のOCLプロセスで各画素上にOCL４７０が形成される。なお、上部のITO４６７は共通電極となる。これにより波長≦〜2.5μｍまでの長波長のIR光を検知できるイメージセンサとなる。
＜３．第３の実施例＞
＜固体撮像装置の第２の構成例＞
図２１は、本技術を適用した固体撮像装置の構成例を示す断面図である。図２１においては、P+による画素分離構造を有する場合の例が示されている。
図２１の固体撮像装置５０１は、Si基板４６１、n型領域４６１a、回路部４６２、光電変換部４６３、NiO層４６４、ITO４６７、パッシベーション膜４６８、高分子層４６９、OCL４６９を備える点が、図２０の固体撮像装置４５１と共通している。
図２１の固体撮像装置５０１は、SiO2層４６６での画素分離が、p+層５１１での画素分離に入れ替わった点、および、ITO４６５が除かれた点が、図２０の固体撮像装置４５１と異なっている。
すなわち、固体撮像装置５０１においては、光電変換部４６３が形成された後、リソグラフィ技術で選択的に画素毎にレジストのマスクを付けて、ドーパントとなるAs+またはCu+がイオン注入される。さらに、400℃以上の熱処理を行い、ドーパントを活性化することで、P+層５１１が形成される。あるいは、p濃度の濃くし、その結果p濃度の濃い層５１１が形成される。
なお、ここでは主に光電変換部（MQW）４６３のFeS2またはFe(S1-XSeX)2層がp+層５１１となり、ZnS（またはZnS1-XSeX）のp濃度が変化しなくても、光電変換部（MQW）４６３全体でp+となる。さらにその上に電子障壁層であるNiO層４６４がスパッタ蒸着によって光電変換部（MQW）４６３上に成膜される。ここで電子ガンやレーザーアブレーションによる真空蒸着でもNiOの成膜は可能である。またNiO以外でもCu2OやZnRh2O4でも同様な方法で成膜可能である。
さらに、ITO４６７がスパッタ蒸着された後に、パッシベーション膜４６８としてSi3N4がその上にCVDで成膜される。なお、ここではSi3N4を使っているが、(Si3N4)X(SiO2)1-XでもSiO2でも同様に効果がある。さらに表面を平坦にするために高分子材料をスピンコートで塗布し、高分子層４６９が形成された後に、通常のOCLプロセスで各画素上にOCL４７０を形成させる。なお、ITO４６７は共通電極となる。これにより、少なくとも波長≦〜2.5μｍまでの長波長のIR光を検知できるイメージセンサとなる。
＜４．第４の実施例＞
＜固体撮像装置の第３の構成例＞
図２２は、本技術を適用した固体撮像装置の構成例を示す断面図である。図２２においては、イオン注入の高抵抗化による画素分離構造を有する場合の例が示されている。
図２２の固体撮像装置５５１は、Si基板４６１、n型領域４６１a、回路部４６２、光電変換部４６３、NiO層４６４、ITO４６７、パッシベーション膜４６８、高分子層４６９、OCL４６９を備える点が、図２０の固体撮像装置４５１と共通している。
図２２の固体撮像装置５５１は、SiO2層４６６での画素分離が、高抵抗領域５６１での画素分離に入れ替わった点、および、ITO４６５が除かれた点が、図２０の固体撮像装置４５１と異なっている。
すなわち、固体撮像装置５５１においては、光電変換部４６３が形成された後、リソグラフィ技術で選択的に画素毎にレジストのマスクを付けて、イオン注入によって光電変換部（MQW）４６３が電気的に高抵抗化となるB+またはH+をイオン注入する。なお、高抵抗化すれば、特にイオン種はなんでもよい。このとき、光電変換部（MQW）４６３の画素間が高抵抗化され、高抵抗領域５６１となるため、光電流は画素の中央付近のみを流れるために、結果的に画素分離が可能となる。
さらにその上に電子障壁層であるNiO層４６４がスパッタ蒸着によって光電変換部（MQW）４６３上に成膜される。ここで電子ガンやレーザーアブレーションによる真空蒸着でもNiOの成膜は可能である。またNiO以外でもCu2OやZnRh2O4でも同様な方法で成膜可能である。
さらに、ITO４６７がスパッタ蒸着された後に、パッシベーション膜４６８としてSi3N4がその上にCVDで成膜される。なお、ここではSi3N4を使っているが、(Si3N4)X(SiO2)1-XでもSiO2でも同様に効果がある。さらに表面を平坦にするために高分子材料をスピンコートで塗布し、高分子層４６９が形成された後に、通常のOCLプロセスで各画素上にOCL４７０を形成させる。なお、ITO４６７は共通電極となる。これにより、少なくとも波長≦〜2.5μｍまでの長波長のIR光を検知できるイメージセンサとなる。
＜５．第５の実施例＞
＜固体撮像装置の第４の構成例＞
図２３は、本技術を適用した固体撮像装置の構成例を示す断面図である。図２３においては、選択成長制御によるp+画素分離構造を有する場合の例が示されている。
図２３の固体撮像装置６０１は、Si基板４６１、n型領域４６１a、回路部４６２、光電変換部４６３、NiO層４６４、ITO４６７、パッシベーション膜４６８、無機材料膜６１１およびp+領域６１２での画素分離に入れ替わった点、および、ITO４６５が除かれた点が、図２０の固体撮像装置４５１と異なっている。
すなわち、固体撮像装置６０１においては、Si基板４６１を支持基板に貼り合せた後、さらに、画素と画素の間の上に、部分的にSiO2などの選択成長のマスクとなる無機材料膜６１１がリソグラフィ技術とドライエッチング技術で形成される。その後、図２０の固体撮像装置４５１と同様に、Si基板４６１のn型領域４６１aの上に1%未満の格子不整合率の絶対値で、かつ厚みが3nｍのｐ型FeS2層と厚みが3nｍのｐ型ZnS層が交互に積層されたMQW構造からなる化合物半導体の光電変換部４６３が3000nｍの厚みで形成される。ここでSi基板４６１上の最初の第１層目のZnSに関しては、必ずしも3nｍと薄くする必要はなく、10nｍ以上の厚みでも信号読み出しとしてもよい。
なお、ここで結晶性を向上させるためにFeS2とZnSにSeを添加してFe(S1-XSeX)2とZnS1-XSeXとしてSi基板４６１に格子整合させてもよいし、図９を参照して上述したように、圧縮と引っ張りを交互に入れた方法で歪を緩和してもよい。格子整合条件はFe(S1-XSeX)2の場合、X=0.059でZnS1-XSeXの場合X=0.084である。
また、ここでFeS2（またはFe(S1-XSeX)2）は、CuまたはAsをドーピングすることでp型の導電性を示す。または、ドーピングしなくても化学量論比とくらべてSまたはSeを過剰とすることでp型の導電性を示す。ZnS（またはZnS1-XSeX）に関しては、窒素ドーピングすることでp型になる。このとき特にプラズマドーピングすることでさらにp型になりやすい。なお、FeS2（またはFe(S1-XSeX)2）およびZnS（またはZnS1-XSeX）は、どちらか一方がp型になるとつられて全体的にp型になるので、p型となるのは、どちらか一方だけでもよい。
さらに、ラテラテル成長を入れて画素間と光電変換部４６３の表面にドーパントを増やしてp+にして成長し、これによって、画素分離とバンド構造的に表面準位から発生する電流を下げることが同時にできる。
選択成長かラテラテル成長の制御は、成長条件を変えることで達成できる。例えば、MDCVDでは、減圧にすると選択成長となり、圧力を上げるとラテラテルにも成長する。
ここでの光電変換部４６３におけるMQWの多層の組合せはFeS2またはFe(S1-XSeX)2とZnSまたはZnS1-XSeXの組み合わせが記載されているが、FeS2またはFe(S1-XSeX)2とCuIn1-YGaYS2 または CuIn1-YGaY (S1-XSeX)2の組合せでもよいし、FeS2またはFe(S1-XSeX)2とGaPまたはGaP1-XNXの組合せでもよい。結晶成長はMBE法としているが、特にMBE法に限らず、MOCVD法でも、レーザーアブレーション法でも他の方法でもよい。
固体撮像装置６０１においては、光電変換部４６３が形成された後、次の工程として、電子障壁層であるNiO層４６４がスパッタ蒸着によって光電変換部４６３上に成膜される。ここで電子ガンやレーザーアブレーションによる真空蒸着でもNiO層４６４の成膜は可能である。また電子障壁層としては、NiO以外でもCu2OやZnRh2O4でも同様な方法で成膜可能である。
さらに、ITO４６７がスパッタ蒸着された後に、パッシベーション膜４６８としてSi3N4がその上にCVDで成膜される。なお、ここではSi3N4を使っているが、(Si3N4)X(SiO2)1-XでもSiO2でも同様に効果がある。さらに表面を平坦にするために高分子材料をスピンコートで塗布し、高分子層４６９が形成された後に、通常のOCLプロセスで各画素上にOCL４７０を形成させる。なお、ITO４６７は共通電極となる。これにより、少なくとも波長≦〜2.5μｍまでの長波長のIR光を検知できるイメージセンサとなる。
なお、上記説明においては、波長≦〜2.5μｍまでの長波長のIR光を検知できると説明したが、本技術によれば、可視光も検知可能である。
また、上記説明においては、裏面照射型の固体撮像装置の例を説明したが、本技術は、表面照射型の固体撮像装置にも適用することができる。
以上においては、本技術を、CMOS固体撮像装置に適用した構成について説明してきたが、CCD（Charge Coupled Device）固体撮像装置といった固体撮像装置に適用するようにしてもよい。また、本技術は積層型の固体撮像装置に適用することもできる。
また、本技術を、光電変換素子に適用する構成について説明してきたが、本技術は、光電変換素子と同様に光を検知する装置であれば、夜間使用できる監視カメラや車載用カメラ、同じく車載用として追突防止用ディテクタ、水分量の検出できる等で医療や農業応用など、どのような光検知装置にも適用することができる。
なお、本技術は、固体撮像装置への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやデジタルビデオカメラ等のカメラシステムや、携帯電話機等の撮像機能を有する電子機器のことをいう。なお、電子機器に搭載されるモジュール状の形態、すなわちカメラモジュールを撮像装置とする場合もある。
＜６．第６の実施の形態＞
＜電子機器の構成例＞
ここで、図２４を参照して、本技術を適用した電子機器の構成例について説明する。
図２４に示される電子機器８００は、固体撮像装置（素子チップ）８０１、光学レンズ８０２、シャッタ装置８０３、駆動回路８０４、および信号処理回路３０５を備えている。固体撮像装置８０１としては、上述した本技術の第１乃至第５の実施の形態のうちのいずれかの固体撮像装置が設けられる。これにより、光電変換素子などの量産化が可能となり、その結果、低コストで安価な電子機器を提供することができる。
光学レンズ８０２は、被写体からの像光（入射光）を固体撮像装置８０１の撮像面上に結像させる。これにより、固体撮像装置８０１内に一定期間信号電荷が蓄積される。シャッタ装置８０３は、固体撮像装置８０１に対する光照射期間および遮光期間を制御する。
駆動回路８０４は、固体撮像装置８０１の信号転送動作およびシャッタ装置８０３のシャッタ動作を制御する駆動信号を供給する。駆動回路８０４から供給される駆動信号（タイミング信号）により、固体撮像装置８０１は信号転送を行う。信号処理回路８０５は、固体撮像装置８０１から出力された信号に対して各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶されたり、モニタに出力される。
なお、本明細書において、上述した一連の処理を記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
また、本開示における実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。つまり、本技術は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、開示はかかる例に限定されない。本開示の属する技術の分野における通常の知識を有するのであれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例また修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
なお、本技術は以下のような構成も取ることができる。
（１） シリコン基板の上に、不整合率の絶対値1%未満、かつIV族以外の格子整合系化合物半導体を、少なくとも赤外光に感度を持つように組み合わせて用いたMQW(Multi-Quantuｍ Wells)構造を
備える固体撮像装置。
（２） 前記MQW構造は、TypeIIのヘテロ界面を有し、
サブバンド間遷移が形成されるように各層の厚みが設定されている
前記（１）に記載の固体撮像装置。
（３） 前記ヘテロ界面は、FeS2あるいはFe(S1-X1SeX1)2と、ZnSあるいはZnS1-X2SeX2、CuIn1-Y1GaY1S2あるいはCuIn1-Y2GaY2(S1-X3SeX3)2、またはGaPあるいはGaP1-X4NX4とで形成されている
前記（２）に記載の固体撮像装置。
（４） 前記ヘテロ界面は、FeS2またはFe(S1-X1SeX1)2の引っ張り歪を打ち消すように、Se組成を制御してZnS1-X2SeX2あるいはCuIn1-Y2GaY2(S1-X3SeX3)2を圧縮歪、またはN組成を制御してGaP1-X4NX4を圧縮歪にされている
前記（３）に記載の固体撮像装置。
（５） 前記ヘテロ界面は、Fe(S1-X1SeX1)2の圧縮歪を打ち消すように、Se組成またはGa組成を制御してZnS1-X2SeX2あるいはCuIn1-Y2GaY2(S1-X3SeX3)2を引っ張り歪、またはN組成を制御してGaP1-X4NX4を引っ張り歪にされている
前記（３）に記載の固体撮像装置。
（６） 前記MQW構造の表面側に設けられる電子障壁層と、
前記電子障壁層の上に配置される電極と
をさらに備える
前記（１）乃至（５）のいずれかに記載の固体撮像装置。
（７） 前記電子障壁層は、NiO、Cu2O、またはZnRh2O4を用いて形成されている
前記（６）に記載の固体撮像装置。
（８） 前記電子障壁層の厚みは10nｍ以上である
前記（６）に記載の固体撮像装置。
（９） 前記シリコン基板と前記MQW構造の間に正孔障壁層を形成するか、または前記MQW構造の前記シリコン基板側の第１層だけを厚くすることで正孔障壁層とする
前記（１）乃至（８）のいずれかに記載の固体撮像装置。
（１０） 前記正孔障壁層は、ZnS あるいは、ZnS1-X2SeX2 、CuIn1-Y1GaY1S2あるいは CuIn1-Y2GaY2(S1-X3SeX3)2、またはGaP、あるいはGaP1-X4NX4のどれかひとつを含んで、かつその厚みを10nｍ以上とされる
前記（９）に記載の固体撮像装置。
（１１） 前記シリコン基板として、傾斜基板を用いる
前記（１）乃至（１０）のいずれかに記載の固体撮像装置。
（１２） 前記傾斜基板は、<011>方向、または<011>と<0 -11>の合成の方向に傾斜した基板である
前記（１１）に記載の固体撮像装置。
（１３） 画素分離された構造を有する
前記（１）乃至（１２）のいずれかに記載の固体撮像装置。
（１４） 前記画素分離された構造は、光電変換部の画素間の一部をエッチングで溝を形成することでなされる
前記（１３）に記載の固体撮像装置。
（１５） 前記画素分離された構造は、光電変換部の画素間の一部をｐ＋にすることでなされる
前記（１３）に記載の固体撮像装置。
（１６） 前記画素分離された構造は、光電変換部の画素間の一部をイオン注入により高抵抗化にすることでなされる
前記（１３）に記載の固体撮像装置。
（１７） 光電変換部の表面層がｐ＋である
前記（１）乃至（１６）のいずれかに記載の固体撮像装置。
（１８） シリコン基板の上に、不整合率の絶対値1%未満、かつIV族以外の格子整合系化合物半導体を、少なくとも赤外光に感度を持つように組み合わせて用いたMQW(Multi-Quantuｍ Wells)構造を
備える光検出器。
（１９） 前記MQW構造は、TypeIIのヘテロ界面を有し、
サブバンド間遷移が形成されるように各層の厚みが設定されている
前記（１８）に記載の光検出器。
（２０） シリコン基板の上に、不整合率の絶対値1%未満、かつIV族以外の格子整合系化合物半導体を、少なくとも赤外光に感度を持つように組み合わせて用いたMQW(Multi-Quantuｍ Wells)構造を
備える固体撮像装置と、
入射光を前記固体撮像装置に入射する光学系と、
前記固体撮像装置から出力される出力信号を処理する信号処理回路と
からなる電子機器。
１ 固体撮像装置， ２ 画素， １１ 半導体基板， ５１ 固体撮像装置， ６１ Si基板， ６２ 光電変換部， ７１ FeS2層， ７２ ZnS層， １０１ 固体撮像装置， １１１ Si基板， １１２ 光電変換部， １２１ FeS2層， １２２ZnS1-XSeX層， ２０１ 固体撮像装置， ２１１ 電子障壁層， ２５１ 固体撮像装置， ２６１ 正孔障壁層， ３０１ 光電変換素子， ３１１ Si基板， ３１２ n型領域， ３１３ 光電変換部， ３１４ AI電極，３１５ 電子障壁層， ３１６ 電極層，３１７ AI電極， ３１８ パッシベーション層， ３２１ FeS2層， ３２２ ZnS層， ４０１ 固体撮像装置， ４１１ Si基板， ４１２ MQW光電変換部， ４１３ 透明電極， ４１４ OCL， ４１７ 読み出し回路， ４１８ MOSゲート， ４２１ n型領域， ４３１ p型領域， ４３２ p+領域， ， ４５１ 固体撮像装置， ４６１ Si基板， ４６１a n型領域， ４６３ 光電変換部， ４６４ NiO層， ４６５ ITO， ４６６ SiO2層， ４６７ ITO， ４６８ パッシベーション膜， ４６９ 高分子層， ４７０ OCL， ５０１ 固体撮像装置， ５１１ P+層， ５５１ 固体撮像装置， ５６１ 高抵抗領域， ６０１ 固体撮像装置， ６１１ 無機材料膜， ６１２ p+領域， ８００ 電子機器， ８０１ 固体撮像素子， ８０２ 光学レンズ， ８０３ シャッタ装置， ８０４ 駆動回路， ８０５ 信号処理回路

Claims (20)

  1. シリコン基板の上に、不整合率の絶対値1%未満、かつIV族以外の格子整合系化合物半導体を、少なくとも赤外光に感度を持つように組み合わせて用いたMQW(Multi-Quantum Wells)構造を
    備える固体撮像装置。
  2. 前記MQW構造は、TypeIIのヘテロ界面を有し、
    サブバンド間遷移が形成されるように各層の厚みが設定されている
    請求項１に記載の固体撮像装置。
  3. 前記ヘテロ界面は、FeS2あるいはFe(S1-X1SeX1)2と、ZnSあるいはZnS1-X2SeX2、CuIn1-Y1GaY1S2あるいはCuIn1-Y2GaY2(S1-X3SeX3)2、またはGaPあるいはGaP1-X4NX4とで形成されている
    請求項２に記載の固体撮像装置。
  4. 前記ヘテロ界面は、FeS2またはFe(S1-X1SeX1)2の引っ張り歪を打ち消すように、Se組成を制御してZnS1-X2SeX2あるいはCuIn1-Y2GaY2(S1-X3SeX3)2を圧縮歪、またはN組成を制御してGaP1-X4NX4を圧縮歪にされている
    請求項３に記載の固体撮像装置。
  5. 前記ヘテロ界面は、Fe(S1-X1SeX1)2の圧縮歪を打ち消すように、Se組成またはGa組成を制御してZnS1-X2SeX2あるいはCuIn1-Y2GaY2(S1-X3SeX3)2を引っ張り歪、またはN組成を制御してGaP1-X4NX4を引っ張り歪にされている
    請求項３に記載の固体撮像装置。
  6. 前記MQW構造の表面側に設けられる電子障壁層と、
    前記電子障壁層の上に配置される電極と
    をさらに備える請求項１に記載の固体撮像装置。
  7. 前記電子障壁層は、NiO、Cu2O、またはZnRh2O4を用いて形成されている
    請求項６に記載の固体撮像装置。
  8. 前記電子障壁層の厚みは10nm以上である
    請求項６に記載の固体撮像素装置。
  9. 前記シリコン基板と前記MQW構造の間に正孔障壁層を形成するか、または前記MQW構造の前記シリコン基板側の第１層だけを厚くすることで正孔障壁層とする
    請求項１に記載の固体撮像装置。
  10. 前記正孔障壁層は、ZnS あるいは、ZnS1-X2SeX2 、CuIn1-Y1GaY1S2あるいは CuIn1-Y2GaY2(S1-X3SeX3)2、またはGaP、あるいはGaP1-X4NX4のどれかひとつを含んで、かつその厚みを10nm以上とされる
    請求項９に記載の固体撮像装置。
  11. 前記シリコン基板として、傾斜基板を用いる
    請求項１に記載の固体撮像装置。
  12. 前記傾斜基板は、<011>方向、または<011>と<0 -11>の合成の方向に傾斜した基板である
    請求項１１に記載の固体撮像装置。
  13. 画素分離された構造を有する
    請求項１に記載の固体撮像装置。
  14. 前記画素分離された構造は、光電変換部の画素間の一部をエッチングで溝を形成することでなされる
    請求項１３に記載の固体撮像装置。
  15. 前記画素分離された構造は、光電変換部の画素間の一部をｐ＋にすることでなされる
    請求項１３に記載の固体撮像装置。
  16. 前記画素分離された構造は、光電変換部の画素間の一部をイオン注入により高抵抗化にすることでなされる
    請求項１３に記載の固体撮像装置。
  17. 光電変換部の表面層がｐ＋である
    請求項１に記載の固体撮像装置。
  18. シリコン基板の上に、不整合率の絶対値1%未満、かつIV族以外の格子整合系化合物半導体を、少なくとも赤外光に感度を持つように組み合わせて用いたMQW(Multi-Quantum Wells)構造を
    備える光検出器。
  19. 前記MQW構造は、TypeIIのヘテロ界面を有し、
    サブバンド間遷移が形成されるように各層の厚みが設定されている
    請求項１８に記載の光検出器。
  20. シリコン基板の上に、不整合率の絶対値1%未満、かつIV族以外の格子整合系化合物半導体を、少なくとも赤外光に感度を持つように組み合わせて用いたMQW(Multi-Quantum Wells)構造を
    備える固体撮像装置と、
    入射光を前記固体撮像装置に入射する光学系と、
    前記固体撮像装置から出力される出力信号を処理する信号処理回路と
    からなる電子機器。
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