JP2015104005A - 半導体装置 - Google Patents

Abstract

【課題】人体を経由してタッチ電極に重畳したノイズは、タッチセンサ回路の誤判定を招く恐れがある。【解決手段】タッチ電極（ＴＰ）が接続可能な端子（Ｔ）と、定電圧（ＶＤＤＲ）を生成する電源電圧降下回路（ＶＤＣ）と、第１クロック（ＣＬＫ１）および位相制御信号（ＰＣＴＬ）に応答して、位相シフトクロック（ＣＬＫＳ）を生成する位相シフト回路（１５）と、定電圧が供給されるスイッチ回路（１２）と、を備え、スイッチ回路は、位相シフトクロックに応答して、定電圧を端子へ印加する駆動パルス（ＤＲＶ）を生成し、位相シフト回路は、位相制御信号に基づき、駆動パルスの位相を変化させる、半導体装置である。【選択図】図１

Description

本発明は半導体装置に関し、たとえば、静電容量方式のタッチセンサ回路を備える半導体装置に関する。

タッチキーやタッチスクリーンの技術分野において、静電容量方式のタッチセンサ回路が一般的に採用されている。特許文献１は、シグマデルタ変調回路により、スイッチング容量回路が出力する信号をデジタル信号に変調する構成を開示する。特許文献２は、所定周波数で充放電を繰り返す測定対象容量の端子電圧と基準電圧をコンパレータで比較し、測定対象容量の値を測定する構成を開示する。特許文献３は、操作部のタッチ有無により周波数が変化する発振部と、発振部が出力する周波数信号の周波数変化を検出する構成を開示する。

米国特許第８０８９２８９号明細書 米国特許第７３１２６１６号明細書 特開２００８−１９９４０８号公報

特許文献１等が開示するように、容量の周期的な充放電電流に基づき生成される検出電圧を、コンパレータで基準電圧と比較して容量値を測定する技術は、一般的である。コンパレータは、検出電圧と基準電圧間の微小な電圧差を判定し、その判定結果をデジタル信号に変換する回路である。シグマデルタ変調回路を搭載するシステムにノイズが重畳すると、微小な電圧差に影響を及ぼし、コンパレータの誤判定を誘発する。シグマデルタ変調回路は、コンパレータの出力をクロックでサンプリングする構成を有しているため、ノイズに起因するサンプリング結果のずれは、コンパレータ入力のオフセットとして現われ、測定精度を低下させる要因となる。

静電容量方式のタッチセンサ回路で採用されているシグマデルタ変調回路の動作に影響を与えるノイズは、そのシグマデルタ変調回路を搭載するシステム内部のノイズに加え、人体を介してタッチ電極に印加されるノイズも誤判定の要因となり得る。タッチキー等を搭載する電子機器を使用する環境では、無線通信やＥＭＩ（電磁障害）の原因となる様様な電磁波が存在し、人体は、その電磁波を受信するアンテナとして振る舞う。電磁波を受信している人がタッチ電極に触れると、ノイズがタッチ電極に重畳し、タッチセンサ回路の誤判定を招く恐れがある。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、タッチ電極が接続可能な端子と、定電圧を生成する電源電圧降下回路と、第１クロックおよび位相制御信号に応答して、位相シフトクロックを生成する位相シフト回路と、定電圧が供給されるスイッチ回路と、を備え、スイッチ回路は、位相シフトクロックに応答して、定電圧を端子へ印加する駆動パルスを生成し、位相シフト回路は、位相制御信号に基づき、駆動パルスの位相を変化させる、半導体装置である。

前記一実施の形態によれば、人体を経由してタッチ電極に重畳するノイズの影響を排除し、タッチ検出精度を向上させた半導体装置が提供される。

実施の形態１に係る半導体装置のブロック構成図である。 実施の形態１に係る半導体装置において、位相シフト回路を停止させた場合のスイッチ回路の動作を説明するタイミング図である。 実施の形態１に係る半導体装置において、位相シフト回路を動作させた場合のスイッチ回路の動作を説明するタイミング図である。 実施の形態２に係る半導体装置のブロック図である。 実施の形態１に係る半導体装置において、駆動パルスの駆動周期より長い周期を有するノイズが重畳した場合の課題を説明するタイミング図である。 実施の形態２に係る半導体装置が備えるスイッチ回路の動作を説明するタイミング図である。 実施の形態３に係る半導体装置のブロック図である。 実施の形態１に係る半導体装置において、タッチ電極に、高次の偶数倍周波数を有するノイズが重畳した場合の課題を説明するタイミング図である。 実施の形態３に係る半導体装置が備えるジッタ付加回路の動作を説明するタイミング図である。 実施の形態４に係る半導体装置のブロック図である。

以下、図面を参照しつつ、実施の形態について説明する。実施の形態の説明において、個数、量などに言及する場合、特に記載ある場合を除き、必ずしもその個数、量などに限定されない。実施の形態の図面において、同一の参照符号や参照番号は、同一部分または相当部分を表わすものとする。また、実施の形態の説明において、同一の参照符号等を付した部分等に対しては、重複する説明は繰り返さない場合がある。

＜実施の形態１＞
図１は、実施の形態１に係る半導体装置１００のブロック構成図である。

半導体装置１００は、静電容量方式のうち、自己容量方式のタッチキーに好適なタッチセンサ回路を搭載する。半導体装置１００に搭載されるタッチセンサ回路は、カレントミラー回路１１、スイッチ回路１２、電流制御発振回路１３、カウンタ１４、位相シフト回路１５、容量Ｃ１、および端子Ｔを備える。端子Ｔには、自己容量検出方式のタッチキー（図示せず）が備えるタッチ電極ＴＰが接続される。このタッチ電極ＴＰおよびスイッチ回路１２の組み合わせで、スイッチトキャパシタ回路ＳＣＣが形成される。

（カレントミラー回路１１の構成）
カレントミラー回路１１は、電源電圧降下回路ＶＤＣおよびｐ型トランジスタＭｐ１２を含む。電源電圧降下回路ＶＤＣは、電源電圧ＶＤＤを降圧し、所望の電圧値に維持される電圧ＶＤＤＲを、ノードＮＲに生成する。容量Ｃ１は、電圧ＶＤＤＲの変動を抑制するために、ノードＮＲと接続される。

電源電圧降下回路ＶＤＣは、ｐ型トランジスタＭｐ１１およびアンプＡＭＰを有する。ｐ型トランジスタＭｐ１１のソースには電源電圧ＶＤＤが印加され、ドレインはノードＮＲと接続される。アンプＡＭＰの一方の入力端子には基準電圧Ｖｒｅｆが印加され、他方の入力端子には、ノードＮＲを介して、ｐ型トランジスタＭｐ１１のドレイン電圧が印加される。アンプＡＭＰは、ｐ型トランジスタＭｐ１１のドレイン電圧、即ち、ノードＮＲの電圧が基準電圧Ｖｒｅｆと等しくなるように、ｐ型トランジスタＭｐ１１のゲート電圧を制御し、ノードＮＲには電圧ＶＤＤＲが生成される。

ｐ型トランジスタＭｐ１２のソースには、電源電圧ＶＤＤが印加され、そのゲートは、ｐ型トランジスタＭｐ１１のゲートと接続される。即ち、ｐ型トランジスタＭｐ１１およびｐ型トランジスタＭｐ１２は、カレントミラー回路１１を形成する。電源電圧降下回路ＶＤＣが有するｐ型トランジスタＭｐ１１の電流駆動能力（トランジスタサイズ）は、後述するスイッチトキャパシタ回路ＳＣＣで必要な出力電流Ｉ１を供給できるように設定される。ｐ型トランジスタＭｐ１２の電流駆動能力は、電流制御発振回路１３で必要な出力電流Ｉ２を供給できるように設定される。

（スイッチトキャパシタ回路ＳＣＣの構成および動作）
スイッチ回路１２は、スイッチＳＷ１およびスイッチＳＷ２を有する。スイッチＳＷ１の一端は、電圧ＶＤＤＲを出力するノードＮＲと接続され、その他端は、ノードＮＳと接続される。スイッチＳＷ２の一端は、ノードＮＳを介して、スイッチＳＷ１の他端と接続され、スイッチＳＷ２の他端には、電源電圧ＶＳＳが印加される。スイッチＳＷ１およびスイッチＳＷ２の導通状態は、位相シフトクロックＣＬＫＳに応答して、相補的に変化する。スイッチ回路１２のノードＮＳは、端子Ｔと接続される。

位相シフトクロックＣＬＫＳがロウレベルの期間、スイッチＳＷ１は、電源電圧降下回路ＶＤＣが出力する電圧ＶＤＤＲを端子Ｔへ印加する。位相シフトクロックＣＬＫＳがハイレベルの期間、スイッチＳＷ２は、電源電圧ＶＳＳを端子Ｔに印加する。位相シフトクロックＣＬＫＳの論理レベルとスイッチＳＷ１およびスイッチＳＷ２の相補的な導通状態（開閉状態）の変化から理解される通り、スイッチ回路１２は、ＣＭＯＳインバータ回路と同一の動作を行う。スイッチ回路１２は、位相シフトクロックＣＬＫＳの論理レベルを反転させた駆動パルスＤＲＶを生成し、端子Ｔへ出力する。

端子Ｔには、自己容量検出方式のタッチキー（図示せず）が備えるタッチ電極ＴＰが接続される。タッチ電極ＴＰは、２つの寄生容量Ｃｓおよび寄生容量Ｃｆの、それぞれ一方の電極として作用する。寄生容量Ｃｓの他方の電極は、タッチ電極ＴＰ周辺に形成されるプリント配線基板の接地配線等（図示せず）が該当する。寄生容量Ｃｆの他方の電極は、指ＦＮＧおよび人体（図示せず）が該当する。寄生容量Ｃｓおよび寄生容量Ｃｆの他方の電極の電圧は、それぞれ、接地配線および指ＦＮＧ等を介して、接地電圧に設定される。寄生容量Ｃｆの値は、タッチ電極ＴＰおよび指ＦＮＧ間の距離が短くなるに従い、増加する。

スイッチ回路１２およびタッチ電極ＴＰは、スイッチトキャパシタ回路ＳＣＣを構成する。スイッチ回路１２は、位相シフトクロックＣＬＫＳに応答して、タッチ電極ＴＰに形成される寄生容量Ｃｓおよび寄生容量Ｃｆの充放電を行う。位相シフトクロックＣＬＫＳがロウレベルの期間、スイッチ回路１２は、端子Ｔを介して、タッチ電極ＴＰへ電圧ＶＤＤＲを印加し、寄生容量Ｃｓおよび寄生容量Ｃｆの充電を行う。位相シフトクロックＣＬＫＳがハイレベルの期間、スイッチ回路１２は、端子Ｔを介して、タッチ電極ＴＰへ電源電圧ＶＳＳを印加し、寄生容量Ｃｓおよび寄生容量Ｃｆの放電を行う。

位相シフトクロックＣＬＫＳの周波数をｆｃｓ、タッチ電極ＴＰの容量をＣとすると、スイッチトキャパシタ回路ＳＣＣは、以下の式１で求められる等価抵抗Ｒと見なされる。
Ｒ＝２／（ｆｃｓ＊Ｃ） ・・・・・・ 式１
Ｃ＝Ｃｓ＋Ｃｆ ・・・・・・ 式２
ここで、記号”／”および”＊”は、それぞれ、除算記号および乗算記号である。電源電圧降下回路ＶＤＣは、電圧ＶＤＤＲの値を等価抵抗Ｒの値で除算した出力電流Ｉ１を、スイッチトキャパシタ回路ＳＣＣへ供給する。

式１および式２から理解される通り、スイッチ回路１２およびタッチ電極ＴＰからなるスイッチトキャパシタ回路ＳＣＣの等価抵抗Ｒは、指ＦＮＧとタッチ電極ＴＰ間の距離により変動する。従って、指ＦＮＧでタッチ電極ＴＰをタッチする（以下、タッチ時、またはタッチ状態と記載）と、寄生容量Ｃｆの値の増加に伴い、等価抵抗Ｒの値は減少し、電源電圧降下回路ＶＤＣが出力する出力電流Ｉ１の値は、増加する。逆に、指ＦＮＧをタッチ電極ＴＰから遠ざける（以下、非タッチ時、または非タッチ状態と記載）と、寄生容量Ｃｆの値の減少に伴い、等価抵抗Ｒの値は増加し、出力電流Ｉ１は減少する。なお、確認的に記載すると、”指ＦＮＧでタッチ電極ＴＰをタッチする”とは、タッチ電極ＴＰ上の絶縁膜（図示せず）に指ＦＮＧを置くことを意味する。

（電流制御発振回路１３、カウンタ１４、および位相シフト回路１５の構成）
電流制御発振回路１３は、カレントミラー回路１１の出力電流Ｉ２の値に応じて周波数ｆｃ２が変化する第２クロックＣＬＫ２を生成する。具体的には、電流制御発振回路１３は、出力電流Ｉ２の値に応答して遅延時間が変化するインバータ回路を、所定段数リング状に接続したリング発振器と、リング発振器の最終段のインバータ回路の出力を増幅し、第２クロックＣＬＫ２を生成するバッファ回路で構成される。カウンタ１４は、所定時間に設定されたカウント時間に亘り、第２クロックＣＬＫ２のクロック数をカウントし、カウント数Ｎｃ２として出力する。

出力電流Ｉ２の値が増加すると、上述のインバータ回路の遅延時間は減少し、クロックＣＬＫ２の周波数ｆｃ２の値は増加する。逆に、出力電流Ｉ２の値が減少すると、インバータ回路の遅延時間は増加し、周波数ｆｃ２の値は減少する。指ＦＮＧがタッチ電極ＴＰをタッチしている場合（タッチ時）、カレントミラー回路１１が出力する出力電流Ｉ２の値は増加し、指ＦＮＧがタッチ電極ＴＰから離れている場合（非タッチ時）、出力電流Ｉ２の値は減少する。この出力電流Ｉ２の値の変化は、タッチ電極ＴＰの寄生容量Ｃｆの変化に依存する。従って、設定されたカウント時間におけるカウント数Ｎｃ２の変化を検出し、所定の基準カウント値と比較することにより、タッチ電極ＴＰに対する指ＦＮＧのタッチ有無を検出することが可能となる。

位相シフト回路１５は、第１クロックＣＬＫ１および位相制御信号ＰＣＴＬに基づき、位相シフトクロックＣＬＫＳを生成する。位相制御信号ＰＣＴＬの論理レベルを変化させると、第１クロックＣＬＫ１の位相が１８０度、シフトされる。

図２および図３を参照して、実施の形態１に係る半導体装置１００が備える位相シフト回路１５の動作を説明する。

図２は、実施の形態１に係る半導体装置１００において、位相シフト回路１５を停止させた場合のスイッチ回路１２の動作を説明するタイミング図である。

図２は、位相シフト回路１５を具備しない半導体装置の課題を説明する図である。図２において、横軸は、期間Ｔ１から期間Ｔ１１を示し、縦軸は、各信号の論理レベルの変化と、ノイズＮｚ１およびノイズＮｚ２の波形を模式的に示す。

位相シフト回路１５は、上述の通り、位相制御信号ＰＣＴＬに基づき、第１クロックＣＬＫ１の位相をシフトさせる機能を有する。図２において、第１クロックＣＬＫ１は、半導体装置１００に含まれる機能回路で使用される内部クロックである。その内部クロックの周波数の値は、スイッチ回路１２の動作周波数の値より高いため、位相シフト回路１５は、第１クロックＣＬＫ１を分周して位相シフトクロックＣＬＫＳを生成する。図２は、第１クロックＣＬＫ１を１／２に分周して、駆動周期Ｔｃを有する位相シフトクロックＣＬＫＳが生成される例を示す。

位相制御信号ＰＣＴＬが、ロウレベル”Ｌ”に設定されているため、位相シフト回路１５は、第１クロックＣＬＫ１を１／２に分周し、位相シフトクロックＣＬＫＳを生成する。スイッチ回路１２は、位相シフトクロックＣＬＫＳの論理レベルを反転させた駆動周期Ｔｃを有する駆動パルスＤＲＶを生成し、端子Ｔへ出力する。駆動パルスＤＲＶがハイレベルの期間、カレントミラー回路１１は、スイッチ回路１２を経由して、寄生容量Ｃｓおよび寄生容量Ｃｆを充電する（図１参照）。

指ＦＮＧとタッチ電極ＴＰ間の寄生容量Ｃｆの値は、人体が受ける電磁波の影響を受ける。例えば、タッチ電極ＴＰに、ノイズＮｚ１またはノイズＮｚ２のように、駆動パルスＤＲＶと同期して変化するノイズが重畳する状況を想定する。そのような状況は、人体が、半導体装置１００の第１クロックＣＬＫ１、または駆動パルスＤＲＶの生成回路が発生する電磁波を、受信した場合に発生し得る。

駆動パルスＤＲＶがハイレベルに設定される期間Ｔ１において、ノイズＮｚ１は、ノイズレベルが低下する。その場合、寄生容量Ｃｆの値は、人体が電磁波を受信していない場合と比較し、増加したように振る舞う。一方、ノイズＮｚ２は、期間Ｔ１において、ノイズレベルは上昇し、その結果、寄生容量Ｃｆの値は、減少したように振る舞う。ノイズＮｚ１による寄生容量Ｃｆの値の見かけ上の増加、またはノイズＮｚ２による寄生容量Ｃｆの値の見かけ上の低下は、カレントミラー回路１１の出力電流Ｉ１の値に影響を及ぼし、タッチ電極ＴＰのタッチ有無の誤判定が懸念される。

図３は、実施の形態１に係る半導体装置１００において、位相シフト回路１５を動作させた場合のスイッチ回路１２の動作を説明するタイミング図である。

図３は、図２でロウレベルに設定していた位相制御信号ＰＣＴＬの論理レベルを、期間Ｔ４および期間Ｔ９で、ハイレベルに設定している点が、図２と相違する。

位相シフト回路１５は、期間Ｔ４でハイレベルに設定された位相制御信号ＰＣＴＬに応答して、期間Ｔ５から１８０度位相をシフトした期間Ｔ６に、駆動パルスＤＲＶを生成する。同様に、期間Ｔ９でハイレベルに設定された位相制御信号ＰＣＴＬに応答して、期間Ｔ１０から１８０度位相をシフトした期間Ｔ１１に、駆動パルスＤＲＶが生成される。従って、図３に示される通り、期間Ｔ１および期間Ｔ３におけるノイズＮｚ１に起因するカレントミラー回路１１の出力電流Ｉ１の増加分は、期間Ｔ６および期間Ｔ８におけるノイズＮｚ１に起因する出力電流Ｉ１の減少分により、相殺される。ノイズＮｚ２がタッチ電極ＴＰに重畳した場合も、同様に、位相シフトされた駆動パルスＤＲＶにより、カレントミラー回路１１の出力電流Ｉ１の増減値は抑制される。期間Ｔ１１以降も、期間Ｔ１から期間Ｔ１０までの制御タイミングが繰り返される。

カウンタ１４は、カウント期間に亘り、カレントミラー回路１１の出力電流Ｉ２で駆動される電流制御発振回路１３が出力する第２クロックＣＬＫ２をカウントする。その結果、ノイズＮｚ１およびＮｚ２がタッチ電極ＴＰに重畳した場合であっても、タッチ有無の判定が正確に行われる。

実施の形態１に係る半導体装置１００の効果を説明する。
位相シフト回路１５は、位相制御信号ＰＣＴＬに基づき、スイッチ回路１２が端子Ｔに出力する駆動パルスＤＲＶの位相をシフトさせる。その結果、端子Ｔと接続されるタッチ電極ＴＰに、カレントミラー回路１１の出力電流Ｉ１の値を増加させるノイズＮｚ１が重畳する駆動パルスＤＲＶの数と、タッチ電極ＴＰに出力電流Ｉ１の値を減少させるノイズＮｚ２が重畳する駆動パルスＤＲＶの数は、互いに近づき、ノイズＮｚ１およびノイズＮｚ２に起因する出力電流Ｉ１の変動は抑制される。

この位相シフト回路１５による駆動パルスＤＲＶの位相制御は、人体を経由して、駆動パルスＤＲＶの駆動周期Ｔｃと同期したノイズＮｚ１またはノイズＮｚ２が重畳した場合、その効果が顕著であり、ノイズに起因するタッチ電極ＴＰのタッチ誤判定が改善される。

＜実施の形態２＞
図４は、実施の形態２に係る半導体装置２００のブロック図である。

図４において、図１と同一の符号が付されたものは、同一の構成または機能を備え、それらの重複説明は省略される。

図４に示される半導体装置２００は、図１に示される半導体装置１００に、乱数生成回路１６を追加した構成に相当する。乱数生成回路１６は、位相制御信号ＰＣＴＬＲをランダムに生成し、位相シフト回路１５へ出力する。乱数生成回路１６は、一例として、帰還制御シフトレジスタが適用される。位相シフト回路１５は、その位相制御信号ＰＣＴＬＲに基づき、位相シフトクロックＣＬＫＳＲを生成する。

図５および図６を参照して、実施の形態２に係る半導体装置２００が備える位相シフト回路１５の動作を説明する。

図５は、実施の形態１に係る半導体装置１００において、駆動パルスＤＲＶの駆動周期Ｔｃより長い周期を有するノイズが重畳した場合の課題を説明するタイミング図である。

図５は、図３のタイミング図において、ノイズＮｚ１およびノイズＮｚ２を、それぞれ、それらのノイズの２．５倍程度の周期を有するノイズＮｚ２１およびノイズＮｚ２２に置き換えたタイミング図である。他の信号の生成タイミングは、両図において同一である。

図５に示される通り、期間Ｔ４および期間Ｔ９で生成される位相制御信号ＰＣＴＬに応答して、期間Ｔ５および期間Ｔ１０で生成される予定の駆動パルスＤＲＶは、それぞれ、期間Ｔ６および期間Ｔ１１にシフトされる。しかしながら、ノイズＮｚ１の周期より長いノイズＮｚ２１がタッチ電極ＴＰに重畳した場合、例えば、期間Ｔ３および期間Ｔ８におけるカレントミラー回路１１の出力電流Ｉ１の値は、増加する。同様に、ノイズＮｚ２２がタッチ電極ＴＰに重畳した場合、期間Ｔ３および期間Ｔ８における出力電流Ｉ１の値は、減少する。

図６は、実施の形態２に係る半導体装置２００が備えるスイッチ回路１２の動作を説明するタイミング図である。

図５において、位相制御信号ＰＣＴＬは、期間Ｔ４および期間Ｔ９でハイレベルにされるが、図６において、位相制御信号ＰＣＴＬＲは、期間Ｔ４および期間Ｔ７でハイレベルに設定される。その結果、ノイズＮｚ２１およびノイズＮｚ２２におけるノイズレベルの変動は、いずれも、期間Ｔ３および期間Ｔ９において、打ち消し合うように発生する。カウンタ１４のカウント期間に亘り、位相制御信号ＰＣＴＬＲをランダムに生成することで、タッチ電極ＴＰに、カレントミラー回路１１の出力電流Ｉ１の値を増加させるノイズＮｚ２１が重畳する駆動パルスＤＲＶの数と、出力電流の値を減少させるノイズＮｚ２２が重畳する駆動パルスＤＲＶの数は、互いに近づき、ノイズＮｚ２１およびノイズＮｚ２２に起因する出力電流Ｉ１の変動は抑制される。

実施の形態２に係る半導体装置２００の効果を説明する。
駆動パルスＤＲＶの駆動周期Ｔｃより長い周期で変化するノイズに対し、乱数生成回路１６で位相制御信号ＰＣＴＬＲを生成することにより、そのノイズに起因するカレントミラー回路１１の出力電流Ｉ１の値の変動を改善することが可能となる。さらに、帰還制御シフトレジスタを乱数生成回路１６に適用することで、乱数生成に一定の確率が保証され、スイッチトキャパシタ周波数の平均周波数を一定にすることができる。

＜実施の形態３＞
図７は、実施の形態３に係る半導体装置３００のブロック図である。

図７において、図４と同一の符号が付されたものは、同一の構成または機能を備え、それらの重複説明は省略される。

図７に示される半導体装置３００は、図４に示される半導体装置２００に、ジッタ付加回路１７を追加した構成に相当する。ジッタ付加回路１７は、例えば、フリップフロップである。位相シフト回路１５が出力する位相シフトクロックＣＬＫＳＲ、およびサンプリングクロックＣＳＭＰＬは、それぞれ、ジッタ付加回路１７（フロップフロップ）のデータ端子、およびクロック端子に入力される。ジッタ付加回路１７は、サンプリングクロックＣＳＭＰＬの立ち上がりエッジで、位相シフトクロックＣＬＫＳＲのデータを取り込み、取り込んだデータを位相シフトクロックＣＬＫＳＪとして、スイッチ回路１２へ出力する。

図８は、実施の形態１に係る半導体装置１００において、タッチ電極ＴＰに、高次の偶数倍周波数を有するノイズが重畳した場合の課題を説明するタイミング図である。

図８において、位相シフト回路１５が出力する位相シフトクロックＣＬＫＳ（図１参照）は、駆動周期Ｔｃに対して、Ｔｃ／２周期を有するロウレベル期間およびハイレベル期間を有する。この位相シフトクロックＣＬＫＳが入力されるスイッチ回路１２において、スイッチＳＷ１とスイッチＳＷ２の同時オンを回避するため、さらには、スイッチＳＷ１およびＳＷ２の駆動能力のばらつきにより、駆動パルスＤＲＶのデューティ比は５０％に対し、ずれが発生する。図８は、駆動パルスＤＲＶのハイレベル期間がロウレベル期間に対し、デューティ誤差時間ΔＤＴＹだけ大きい場合を示す。

タッチ電極ＴＰに高次の偶数倍周波数を有するノイズＮｚ３１が重畳すると、デューティ誤差時間ΔＤＴＹにおいて、ノイズＮｚ３１のレベルが上昇する場合が発生する。また、ノイズＮｚ３２のレベルが下降する場合も発生する。デューティ誤差時間ΔＤＴＹにおけるノイズＮｚ３１の立ち上がり波形は、カレントミラー回路１１の出力電流Ｉ１の値を減少させる。一方、デューティ誤差時間ΔＤＴＹにおけるノイズＮｚ３２の立ち下がり波形は、カレントミラー回路１１の出力電流Ｉ１の値を増加させる。いずれの場合も、タッチ電極ＴＰのタッチ誤判定の要因となる。

図９は、実施の形態３に係る半導体装置３００が備えるジッタ付加回路１７の動作を説明するタイミング図である。

位相シフト回路１５（図７参照）は、周期Ｔｓを有する位相シフトクロックＣＬＫＳＲを生成する。なお、位相シフトクロックＣＬＫＳＲは、乱数生成回路１６が出力する位相制御信号ＰＣＴＬＲに応答して、生成されない周期も存在する。図９は、説明の都合上、位相シフトクロックＣＬＫＳＲが連続して生成される期間を示す。

サンプリングクロックＣＳＭＰＬの周期ＴＣＳは、標本化定理に従い、位相シフトクロックＣＬＫＳＲの周期Ｔｓの１／２よりも、短く設定される。ジッタ付加回路１７は、位相シフトクロックＣＬＫＳＲをサンプリングクロックＣＳＭＰＬで取り込み、駆動パルスＤＲＶを生成する。サンプリングクロックＣＳＭＰＬは、位相シフトクロックＣＬＫＳＲと非同期に生成されるため、駆動パルスＤＲＶの立ち上がりエッジおよび立ち下がりエッジは、サンプリングクロックＣＳＭＰＬの周期ＴＣＳの範囲で、変動する。

従って、デューティ誤差時間ΔＤＴＹにおけるノイズＮｚ３１の立ち上がり、または立ち下がりのタイミングは、駆動パルスＤＲＶ毎に異なる。ノイズＮｚ３２も同様である。その結果、ノイズＮｚ３１またはノイズＮｚ３２に起因するカレントミラー回路１１の出力電流Ｉ１の変動は抑制され、タッチ電極ＴＰのタッチ誤判定が改善される。

また、フリップフロップに入力される位相シフトクロックＣＬＫＳＲを、サンプリングクロックＣＳＭＰＬで取り込むため、駆動パルスＤＲＶの基本周波数に影響を与えることなく、駆動パルスＤＲＶにジッタを生成することが可能となる。その結果、スイッチトキャパシタ回路ＳＣＣの動作に影響を与えることなく、駆動パルスＤＲＶにジッタを生成することが可能となる。

以上の説明において、駆動パルスＤＲＶは、位相シフトクロックＣＬＫＳＲにより位相シフトされていない期間に生成される場合を対象としていた。ジッタ付加回路１７は、位相シフトクロックＣＬＫＳＲにより位相シフトされた駆動パルスＤＲＶに対しても、周期ＴＣＳの範囲でジッタを付加することが可能である。さらに、図７において、位相シフト回路１５の位相シフトクロックＣＬＫＳＲの生成は、乱数生成回路１６が出力する位相制御信号ＰＣＴＬＲで制御される構成を示すが、ジッタ付加回路１７による駆動パルスＤＲＶへのジッタ形成は、乱数生成回路１６が無い構成にも適用可能であることも、容易に理解される。

＜実施の形態４＞
図１０は、実施の形態４に係る半導体装置４００のブロック図である。

図１０において、図７と同一の符号が付されたものは、同一の構成または機能を備え、それらの重複説明は省略される。

図１０に示される半導体装置４００は、図７に示される半導体装置３００のジッタ付加回路１７に印加されるサンプリングクロックＣＳＭＰＬを、スペクトラム拡散クロックジェネレータＳＳＧＣ（Spread Spectrum Clock Generator)で生成する構成としたものである。その変更に伴い、ジッタ付加回路１７が出力する信号名を、位相シフトクロックＣＬＫＳＳに変更している。

サンプリングクロックＣＳＭＰＬをスペクトラム拡散クロックジェネレータＳＳＧＣで生成することにより、駆動パルスＤＲＶに付与するジッタを、より高精度に生成することが可能となる。また、駆動パルスＤＲＶの基本周波数に影響を与えることなく、駆動パルスＤＲＶにジッタを生成することが可能となる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１１ カレントミラー回路、１２ スイッチ回路、１３ 電流制御発振回路、１４ カウンタ、１５ 位相シフト回路、１６ 乱数生成回路、１７ ジッタ付加回路、１００〜４００ 半導体装置、ＡＭＰ アンプ、Ｃ１ 容量、Ｃｆ，Ｃｓ 寄生容量、ＣＬＫ１，ＣＬＫ２ クロック、ＣＬＫＳ，ＣＬＫＳＲ，ＣＬＫＳＳ 位相シフトクロック、ＣＳＭＰＬ サンプリングクロック、ＤＲＶ 駆動パルス、ｆｃ２ 周波数、ＦＮＧ 指、Ｉ１，Ｉ２ 出力電流、Ｎｃ２ カウント数、ＮＲ，ＮＳ ノード、Ｎｚ１，Ｎｚ２，Ｎｚ２１，Ｎｚ２２，Ｎｚ３１，Ｎｚ３２ ノイズ、ＰＣＴＬ，ＰＣＴＬＲ 位相制御信号、Ｒ 等価抵抗、ＳＣＣ スイッチトキャパシタ回路、ＳＳＧＣ スペクトラム拡散クロックジェネレータ、ＳＷ１，ＳＷ２ スイッチ、Ｔ 端子、Ｔ１〜Ｔ１１ 期間、Ｔｃ 駆動周期、ＴＣＳ，ＴＳ 周期、ＴＰ タッチ電極、ＶＤＣ 電源電圧降下回路、ＶＤＤ，ＶＳＳ 電源電圧、ＶＤＤＲ 電圧、Ｖｒｅｆ 基準電圧、ΔＤＴＹ デューティ誤差時間。

Claims (5)

1. 半導体装置であって、
   タッチ電極が接続可能な端子と、
   定電圧を生成する電源電圧降下回路と、
   第１クロックおよび位相制御信号に応答して、位相シフトクロックを生成する位相シフト回路と、
   前記定電圧が供給されるスイッチ回路と、
   を備え、
   前記スイッチ回路は、前記位相シフトクロックに応答して、前記定電圧を前記端子へ印加する駆動パルスを生成し、
   前記位相シフト回路は、前記位相制御信号に基づき、前記駆動パルスの位相を変化させる、半導体装置。
2. 電流制御発振回路と、
   カウンタ、
   を、さらに、備え、
   前記電源電圧降下回路は、前記スイッチ回路へ第１電流を供給し、
   前記電流制御発振回路は、前記第１電流の値に応答して周波数が変化する第２クロックを生成し、
   前記カウンタは、カウント時間における前記第２クロックの数をカウントし、
   前記位相シフト回路は、前記カウント時間において、前記タッチ電極に前記第１電流の値を増加させるノイズが重畳する前記駆動パルスの数と、前記タッチ電極に前記第１電流の値を減少させるノイズが重畳する前記駆動パルスの数が近づくように、前記駆動パルスの位相を変化させる、請求項１記載の半導体装置。
3. 前記位相制御信号をランダムに生成する乱数生成回路を、さらに、備える、請求項２記載の半導体装置。
4. ジッタ付加回路を、さらに、備え、
   前記ジッタ付加回路は、前記位相シフトクロックと非同期なサンプリングクロックに基づき、前記位相シフトクロックにジッタを付加する、請求項２記載の半導体装置。
5. 前記サンプリングクロックを生成するスペクトラム拡散クロックジェネレータを、さらに、備える、請求項４記載の半導体装置。

Images