JP2015089126A5

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Info

Publication number: JP2015089126A5
Application number: JP2014217922A
Authority: JP
Filing date: 2014-10-27
Publication date: 2017-12-07
Anticipated expiration: 2034-10-27

Claims

第１のＦＥＴ（電界効果トランジスタ）および第２のＦＥＴが差動対の構成で接続される、第１のＦＥＴおよび第２のＦＥＴを備える第１の差動増幅器と、
第１のＤＡＣ出力が前記第１のＦＥＴのバルク端子に接続される、第１のＤＡＣ出力を備える電圧モードデジタルアナログコンバータ（ＤＡＣ）と、
前記ＤＡＣに接続されるＤＡＣ電圧制限回路と、
を備え、
前記ＤＡＣ電圧制限回路は、
前記ＤＡＣの最大ＤＡＣ出力電圧に等しい複製電圧を生成する複製回路と、
前記最大ＤＡＣ出力電圧を制御する制御電圧を生成するフィードバック増幅器とを備え、この制御電圧は、前記複製電圧と、前記差動対の構成のテール部の電圧との差に比例する予測的決定フィードバックイコライゼーションを有する受信機。
第１のＦＥＴ（電界効果トランジスタ）および第２のＦＥＴが差動対の構成で接続される、第１のＦＥＴおよび第２のＦＥＴを備える第１の差動増幅器と、
第１のＤＡＣ出力が前記第１のＦＥＴのバルク端子に接続される、第１のＤＡＣ出力を備える電圧モードデジタルアナログコンバータ（ＤＡＣ）と、
前記ＤＡＣに接続されるＤＡＣ電圧制限回路と、
を備え、
前記ＤＡＣは、
ＤＡＣ抵抗器と、
複数の分岐と、
バイアス制御入力と、
を備え、
前記ＤＡＣ電圧制限回路は、
前記第１の差動増幅器の共通ノードに接続される基準電圧入力と、
前記ＤＡＣの複数の分岐のうちの一つの分岐のサイズが調節された複製を備え、且つ、複製電圧出力を有する複製回路と、
を備える予測的決定フィードバックイコライゼーションを有する受信機。
前記ＤＡＣの複数の分岐のそれぞれは、分岐電流ソースを備えることを特徴とする請求項２に記載の受信機。
前記ＤＡＣの第１の分岐の分岐電流ソースは、第１のゲート幅を有するＦＥＴとして前記ＦＥＴのゲートがＤＡＣのバイアス制御入力に接続されるＦＥＴを備え、前記ＤＡＣの複数の分岐のうちの残りの分岐の分岐電流ソースは、前記第１のゲート幅の２の累乗に増加するゲート幅を有するＦＥＴを備えることを特徴とする請求項３に記載の受信機。
前記複製回路は、直列に接続された、電流ソース複製ＦＥＴ、スイッチングトランジスタ複製ＦＥＴおよび複製抵抗器を備えることを特徴とする請求項３に記載の受信機。
前記ＤＡＣの複数の分岐のそれぞれの分岐電流ソースはそれぞれのゲート幅を有するＦＥＴを備え、
前記複製抵抗器の抵抗は、ｋが複製サイズ調節要素であるとき、前記ＤＡＣ抵抗器の抵抗のｋ倍であり、
前記電流ソース複製ＦＥＴのゲート幅は、前記ＤＡＣの複数の分岐の分岐電流ソースのゲート幅の和であることを特徴とする請求項５に記載の受信機。
前記ＤＡＣ電圧制限回路は、第１の入力および第２の入力を有し、前記第１の入力は複製電圧出力に接続され、前記第２の入力は基準電圧入力に接続されるフィードバック増幅器を備えることを特徴とする請求項５に記載の受信機。
前記フィードバック増幅器は、前記第１の入力における電圧が前記第２の入力における電圧と実質的に等しく維持されるように構成されることを特徴とする請求項７に記載の受信機。
前記フィードバック増幅器は出力を備え、前記出力は第１のバイアス制御ＦＥＴのゲートに接続され、前記第１のバイアス制御ＦＥＴは第２のバイアス制御ＦＥＴと直列に接続され、前記第２のバイアス制御ＦＥＴはダイオード接続されることを特徴とする請求項８に記載の受信機。
前記第２のバイアス制御ＦＥＴは電流ミラーにおいて基準装置として作動するように構成され、前記電流ソース複製ＦＥＴおよび前記ＤＡＣの分岐電流ソースのＦＥＴは電流ミラーにおけるミラー装置であることを特徴とする請求項９に記載の受信機。
前記第１の差動増幅器の前記第１のＦＥＴおよび前記第２のＦＥＴはｎ−チャンネルＦＥＴであり、
前記第１のＦＥＴのソースは前記第１の差動増幅器の共通ノードに接続され、
前記第２のＦＥＴのソースは前記第１の差動増幅器の共通ノードに接続されることを特徴とする請求項１０に記載の受信機。
前記ＤＡＣは第１のＤＡＣ出力および第２のＤＡＣ出力を備える差動ＤＡＣであり、前記第２のＤＡＣ出力は前記第２のＦＥＴのバルク端子に接続されることを特徴とする請求項２に記載の受信機。
前記ＤＡＣの複数の分岐のそれぞれは、分岐電流ソースを備えることを特徴とする請求項１２に記載の受信機。
前記ＤＡＣの第１の分岐の前記分岐電流ソースは、第１のゲート幅を有するＦＥＴとして前記ＦＥＴのゲートが前記ＤＡＣのバイアス制御入力に接続されるＦＥＴを備え、前記ＤＡＣの複数の分岐のうちの残りの分岐の分岐電流ソースは、前記第１のゲート幅の２の累乗で増加するゲート幅を有するＦＥＴを備えることを特徴とする請求項１３に記載の受信機。
前記複製回路は、直列に接続された、電流ソース複製ＦＥＴと、スイッチングトランジスタ複製ＦＥＴおよび複製抵抗器を備えることを特徴とする請求項１３に記載の受信機。
前記ＤＡＣの複数の分岐のそれぞれの分岐電流ソースは、それぞれのゲート幅を有するＦＥＴを備え、
前記複製抵抗器の抵抗は、ｋが複製サイズ調節要素であるとき、前記ＤＡＣ抵抗器の抵抗のｋ倍であり、
前記電流ソース複製ＦＥＴのゲート幅は、前記ＤＡＣの複数の分岐の分岐電流ソースのゲート幅の和であることを特徴とする請求項１５に記載の受信機。
前記ＤＡＣ電圧制限回路は第１の入力および第２の入力を有し、前記第１の入力は複製電圧出力に接続され、前記第２の入力は基準電圧入力に接続されるフィードバック増幅器を備えることを特徴とする請求項１５に記載の受信機。
前記フィードバック増幅器は増幅器出力を備え、前記増幅器出力は第１のバイアス制御ＦＥＴのゲートに接続され、前記第１のバイアス制御ＦＥＴは第２のバイアス制御ＦＥＴと直列に接続され、前記第２のバイアス制御ＦＥＴはダイオード接続されることを特徴とする請求項１７に記載の受信機。
第１のＦＥＴおよび第２のＦＥＴを備える第２の差動増幅器をさらに備え、前記第２の差動増幅器における前記第１のＦＥＴおよび第２のＦＥＴは異なる対の構成で接続されることを特徴とする請求項１２に記載の受信機。
前記第１のＤＡＣ出力は、前記第２の差動増幅器の第２のＦＥＴのバルク端子に接続され、前記第２のＤＡＣ出力は、前記第２の差動増幅器の第１のＦＥＴのバルク端子に接続されることを特徴とする請求項１９に記載の受信機。
デジタル出力を備えるタイミングコントローラと、
ＩＣ入力、及び、請求項１に記載の受信機を備えるドライバ集積回路ＩＣと、
を備え、
前記受信機の受信機入力が、前記ＩＣ入力に接続され、
前記タイミングコントローラの前記デジタル出力は、前記ドライバＩＣの前記ＩＣ入力に接続されることを特徴とするディスプレイ。