JP2015064769A - トランスポート装置及び監視制御信号伝送方法 - Google Patents

Abstract

【課題】トランスポート装置における主信号処理回路と監視制御部との間で監視制御信号を伝送するための配線数を削減する。
【解決手段】ポートに対応して設けられ、主信号から監視制御信号を抽出する複数の主信号処理回路１２と、主信号処理回路１２から監視制御信号を受信する監視制御部２０とを、シリアルインターフェース１４によりリング状にデイジーチェーン接続し、前記監視制御信号がマッピングされるマッピングフィールドを有するシリアルフレームをシリアルインターフェース１４に伝送する。
【選択図】図１

Description

本発明は、トランスポート装置及び監視制御信号伝送方法に関する。

近年、長距離伝送用のネットワークとして、ＯＴＮ（Optical Transport Network）の導入が進んでいる。ＯＴＮで規定されている信号伝送用のフレーム（以下「ＯＴＮフレーム」という）には、多種多様なクライアント信号を同一フレームにマッピングできる。クライアント信号の一例としては、ＳＯＮＥＴ（Synchronous Optical Network）、ＳＤＨ（Synchronous Digital Hierarchy）、Ether Network（イーサネット（登録商標））、及び、ファイバチャネル等における信号が挙げられる。

それに伴い、図１３に例示するように、近年のトランスポート装置（伝送装置）３００は、ＳＯＮＥＴ／ＳＤＨネットワーク４００、イーサネット５００、及び、ＯＴＮ６００の間に配置される。そして、トランスポート装置３００には、多種類のクライアント信号をＯＴＮフレームに収容することが期待されている。なお、図１３において、符号４０１は、ＳＯＮＥＴ／ＳＤＨネットワーク４００に用いられるＳＯＮＥＴ／ＳＤＨ終端装置を示す。また、符号５０１は、イーサネット５００に用いられるイーサネット終端装置を示す。

さらに、トランスポート装置３００に用いられる回路基板（ボード）に対しては、多ポート化、及び、多プロトコル化が急速に進んでいる。それに伴い、１枚のボードには複数の主信号チップが搭載され、それらチップの監視制御のための情報量は増加する。

また、図１３に例示するように、トランスポート装置３００とイーサネット終端装置５０１との間では、ボード内の監視制御のみならず、イーサネット監視制御用の信号（フレーム）（以下「監視制御フレーム」ともいう）の装置間での交換も要求される。監視制御フレームの一例としては、ＯＡＭ（Operation Administration and Maintenance）フレーム、ＳＳＭ（Source-Specific Multicast）フレーム、及び、Management VLAN（Virtual Local Area Network）フレーム等が挙げられる。これらの監視制御フレームは、主信号フレームの合間に挿入される。そのため、１枚のボードで処理される監視制御情報量は、ボードの多ポート化に伴い、著しく増加する傾向にある。

なお、下記の特許文献１には、システムコンソールインタフェース制御装置ＳＣＩ間をリング状に接続し、２つの方向へバス使用の要求を行ない、バス使用の許可が出た伝送方向にアクセス処理を行なう技術が記載されている。また、下記の特許文献２には、直列接続されたセンサユニット及びドラバユニットが制御部に対してループ状に接続されたシリアルバスシステムが記載されている。

特開平７−９３２３６号公報 特開平８−４４６６０号公報

図１４に、トランスポート装置３００に用いられるインターフェースボード３０１の一例を示す。

インターフェースボード３０１は、主信号を処理する主信号処理部３１０と、監視制御信号を処理する監視制御部３２０と、を有する。

主信号処理部３１０は、例示的に、光モジュール３１１、主信号処理チップ（主信号処理回路）３１２、及び、クロスコネクトチップ（クロスコネクト回路）３１３を備える。

光モジュール３１１は、例示的に、複数のポート＃１〜＃ｍ（ｍは２以上の整数）毎に設けられ、ＯＣ１９２や１０ギガビットイーサネット信号（１０ＧｂＥ）、ＯＴＵ２といった各種プロトコルに対応した信号を処理することができる。

主信号処理チップ３１２は、例示的に、光モジュール３１１の数ｍよりも少ない数ｎ（＃１〜＃ｎ）だけ設けられ、１つで複数の光モジュール３１１（図１４の例では１つで２つの光モジュール３１１）との間を伝送される信号を処理することができる。主信号処理チップ３１２は、インターフェースするプロトコルによって、機能を切替えることができる。

クロスコネクトチップ３１３は、任意のポート＃ｉ（ｉ＝１〜ｍのいずれか）間の主信号を接続することができ、主信号経路を決定する。

一方、監視制御部３２０は、例示的に、制御用チップ３２１及びＣＰＵ３２２を備える。

制御用チップ３２１は、制御回路の一例であり、ＣＰＵ３２２から各主信号処理チップ３１２に対して送信される制御信号の振り分け、及び、各主信号処理チップ３１２から送信される制御信号を集約しＣＰＵ３２２に送信する。前述したイーサネット監視制御フレームも同様の経路でＣＰＵ３２２と主信号処理チップ３１２との間で送受信される。

ＣＰＵ３２２から、各ポート＃ｉ宛に送信されたイーサネット監視制御フレームは、制御用チップ３１２のメモリ３２１１に一旦格納される。制御用チップ３２１は、監視制御フレームの宛先情報（ＤＡ：Destination Address）から、どのポート＃ｉ宛に送信された監視制御フレームかを判断し、主信号処理チップ１２のポート＃ｉ毎に搭載されているメモリ３１２１に対し監視制御フレームを出力する。

ここで、制御用チップ３２１のメモリ３２１１と、主信号処理チップ３１２の各ポート＃ｉ用のメモリ３１２１と、の間は、ポート＃ｉ毎にメモリインターフェース信号で接続される。インターフェース信号の一例として、ＲＧＭＩＩ（Reduced Gigabit Media Independent Interface）信号がある。

ＲＧＭＩＩ信号を用いる場合、１ポートあたり１２本の配線が必要となるため、例えば２０ポートのインターフェースを搭載したボードの場合は、合計２４０本の配線が必要になり、制御用チップ３２１の端子数が増加し、コストアップとなる。また、これだけの配線が１つの制御用チップ３２１から主信号処理チップ３１２へ放射上に接続されるため、プリント配線基板の層数増加を引き起こし、コストアップとなる。

配線数を抑える手段の一例として、シリアルのＳＧＭＩＩ（Serial Gigabit Media Independent Interface）信号を使うことも可能であるが、この場合は、制御用チップ３２１にポート数分の高速シリアルインターフェース用トランシーバーを使用する必要がある。高速シリアルインターフェース用トランシーバーを複数搭載したチップは高価なものとなるため、制御用チップ３２１の更なるコストアップを引き起こす。

一方、主信号処理チップ３１２のメモリ３１２１に格納されたイーサネット監視制御フレームは、主信号フレームの合間に挿入され、対向するイーサネット終端装置５０１に送信される。その一方で、対向するイーサネット終端装置５０１から送信されたイーサネット監視制御フレームは、主信号フレームから抽出され、主信号処理チップ３１２のメモリ３１２１に格納される。

主信号処理チップ３１２のメモリ３１２１に格納されたイーサネット監視制御フレームは、制御用チップ３２１のメモリ３２１１宛に、前述したメモリインターフェース信号により送信される。この時、前記の配線本数、或いは高速シリアルインターフェース用トランシーバー個数の削減が課題となる。

続いて、制御用チップ３２１のメモリ３２１１に格納された監視制御フレームは、ＣＰＵ３２２に対して送信される。この際、対向するイーサネット終端装置５０１から送信されてくる監視制御フレームは非同期に送信されるため、制御用チップ３２１では、最悪、複数ポート＃ｉからの監視制御フレームを同時に、且つ、連続的に受信する可能性がある。

そのため、制御用チップ３２１のメモリ３２１１には、バースト耐力が要求され、大きなメモリ容量が要求される。このメモリ容量は、ポート数の増加に比例して大きくなり、多ポート構成のボード３０１では、制御用チップ３２１のメモリ容量が増大することによって、高価なチップを選択せざるを得なくなる。

制御用チップ３２１のメモリ容量を、主信号処理チップ３１２に分散させる手法も考えられる。しかし、その場合は、制御用チップ３２１のメモリ３２１１がオーバーフローしないよう、主信号処理チップ３１２の間でフロー制御を実施することが要求され、回路構成が複雑化する。

また、１つのポートからバースト的に監視制御フレームを受信し、制御用チップ３２１のメモリ３２１１にフレームが滞留している時に、他ポートから更に監視制御フレームを受信することがある。その場合、当該フレームはＣＰＵ３２２で処理されるまでの遅延時間が大きくなってしまう。このような状態を回避するためには、各ポート＃ｉ間の調停を行なえばよいが、回路構成が複雑化してしまう。

なお、前記の特許文献１及び２に記載された技術は、技術分野が異なり、主信号に対して挿入及び／又は抽出を行なう監視制御信号を装置内でどのようにして伝送するかに関して考慮していない。

本発明の目的の１つは、トランスポート装置における主信号処理回路と監視制御部との間で監視制御信号を伝送するための配線数を削減することにある。

本発明のトランスポート装置の一態様は、複数のポートのいずれかを通じて受信された主信号を前記複数のポートのいずれかへ伝送するトランスポート装置であって、前記ポートに対応して設けられ、前記主信号から監視制御信号を抽出する複数の主信号処理回路と、前記主信号処理回路から前記監視制御信号を受信する監視制御部と、前記複数の主信号処理回路と前記監視制御部とをリング状にデイジーチェーン接続し、シリアルフレームを伝送するシリアルインターフェースと、を備え、前記シリアルフレームは、前記監視制御信号がマッピングされるマッピングフィールドを有する。

トランスポート装置における主信号処理回路と監視制御部との間で監視制御信号を伝送するための配線数を削減できる。

第１実施形態に係るトランスポート装置に用いられるインターフェースボードの構成例を示すブロック図である。 図１に例示するリングフレーム処理部の構成例を示すブロック図である。 図１に例示する制御用チップで生成される中間フレームのフォーマット例を示す図である。 図１に例示する制御用チップで生成されるシリアルフレーム（リングフレーム）のフォーマット例を示す図である。 図４に例示するシリアルフレームへの送信中間フレームのマッピング例を示す図である。 図４に例示するシリアルフレームへの受信中間フレームのマッピング例を示す図である。 第１実施形態の監視制御フレーム送信動作例を説明するフローチャートである。 第１実施形態の監視制御フレーム受信動作例を説明するフローチャートである。 第２実施形態に係るトランスポート装置に用いられるインターフェースボードの構成例を示すブロック図である。 図９に例示するリングフレーム処理部の構成例を示すブロック図である。 第２実施形態の監視制御フレーム送信動作例を説明するフローチャートである。 第２実施形態の監視制御フレーム受信動作例を説明するフローチャートである。 ネットワーク構成例を示す図である。 図１３に例示するトランスポート装置に用いられるインターフェースボードの構成例を示すブロック図である。

以下、図面を参照して本発明の実施の形態を説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図はない。なお、以下の実施形態で用いる図面において、同一符号を付した部分は、特に断らない限り、同一若しくは同様の部分を表す。

（第１実施形態）
図１は、第１実施形態に係るトランスポート装置に用いられるインターフェースボードの構成例を示すブロック図である。図１に示すインターフェースボード１は、例示的に、図１３に示したトランスポート装置３００に用いることができ、主信号を処理する主信号処理部１０と、監視制御信号を処理する監視制御部２０とを備える。

主信号処理部１０は、光モジュール（光送受信部）１１と、主信号処理チップ（主信号処理回路）１２と、クロスコネクトチップ（クロスコネクト回路）１３と、を備える。

光モジュール１１は、例示的に、複数のポート＃１〜＃ｍ（ｍは２以上の整数）毎に設けられ、ＯＣ１９２や１０ギガビットイーサネット信号（１０ＧｂＥ）、ＯＴＵ２といった各種プロトコルに対応した信号を処理することができる。イーサネット信号を処理する光モジュール１１は、例示的に、対向装置の一例であるイーサネット終端装置（例えば図１３の符号５０１参照）と通信する。

主信号処理チップ１２は、例示的に複数設けられる。各主信号処理チップ１２は、例示的に、光モジュールの数ｍよりも少ない数ｎ（＃１〜＃ｎ）だけ設けられ、１つで複数（図１の例では２つ）の光モジュール１１との間を伝送される信号を処理することができる。主信号処理チップ１２は、インターフェースするプロトコルによって、機能を切替えることができる。

例えば、イーサネット信号を主信号として処理する主信号処理チップ１２は、対向装置からの受信主信号に挿入されている監視制御信号（監視制御フレーム）を抽出する一方、対向装置への送信主信号に監視制御フレームを挿入する処理を行なう。

なお、主信号処理チップ１２は、ポート＃１〜＃ｍのそれぞれと１対１に対応して備えられても構わない。

クロスコネクトチップ１３は、任意のポート＃ｉ（ｉ＝１〜ｍのいずれか）間の主信号を接続することができ、主信号経路を決定する。

各主信号処理チップ１２（＃１〜＃ｎ）は、リング状のシリアルバス（以下「リングバス」と称する。）１４によって監視制御部２０（後述する制御用チップ２１）に対して数珠繋ぎ状に接続（デイジーチェーン接続）されている。すなわち、監視制御部２０から出力されるシリアル信号は、リングバス１４を通じて１番目の主信号処理チップ＃１に入力される。１番目の主信号処理チップ＃１の出力は、リングバス１４を通じて２番目の主信号処理チップ＃２に入力される。同様にして、（ｎ−１）番目の主信号処理チップ＃（ｎ−１）の出力は、リングバス１４を通じてｎ番目の主信号処理チップ＃ｎに入力される。最終段に位置するｎ番目の主信号処理チップ＃ｎの出力は、リングバス１４を通じて監視制御部２０（制御用チップ２１）に入力される。なお、リングバス１４は、シリアルインターフェースの一例である。

主信号処理チップ（以下「主信号チップ」と略することがある。）１２の内部構成については後述する。

監視制御部２０は、制御用チップ２１とＣＰＵ２２とを備える。
制御用チップ２１は、制御回路の一例であり、図４により後述するフォーマットを有するシリアルフレーム（以下「リングフレーム」と称することがある。）をリングバス１４へ送信する。また、制御用チップ２１は、各主信号処理チップ１２を経由してリングバス１４から受信されるシリアルフレームを受信する。

ＣＰＵ２２は、演算処理装置の一例であり、シリアルフレームにマッピングされる監視制御フレームを生成して制御用チップ２１に出力する。また、ＣＰＵ２２は、制御用チップ２１にてシリアルフレームから抽出された監視制御フレームを受信する。

制御用チップ２１は、例示的に、フレーム送信側（シリアルフレーム送信部）として、送信用メモリ２１１、送信フレーム生成部２１２、及び、リングフレーム生成部２１３を備える。

送信用メモリ２１１は、ＣＰＵ２２で生成された監視制御フレームを一時的に記憶する。

送信フレーム生成部２１２は、送信用メモリ２１１に記憶された監視制御フレームの宛先情報（ＤＡ：Destination Address）から、当該監視制御フレームがどのポート＃ｉ宛に生成（送信）されたフレームであるかを判断する。そして、送信フレーム生成部２１２は、判断したポート＃ｉの識別子（ポート識別子（Port ID））と、当該監視制御フレームの長さを識別する情報であるフレーム長（Length）とを付与した、図３に例示する（送信）中間フレームを生成する。当該中間フレームは、リングフレーム生成部２１３に出力される。

リングフレーム生成部（シリアルフレーム生成部）２１３は、送信中間フレーム及び受信中間フレームがマッピングされる、図４に例示するシリアルフレーム（リングフレーム）を生成する。当該リングフレームは、例示的に、マルチフレームであり、ＦＡＳ（Frame Alignment Signal）、ＭＦＡＳ（Multi-Frame Alignment Signal）、フレーム格納領域、及び、パリティを有する。

ＦＡＳは、リングフレームの先頭位置を示す信号であり、所定パターン（例えば１６進数で0xF628）の信号である。ＭＦＡＳは、ポート＃ｉを識別するためのマルチフレーム番号を示す信号であり、後述する受信中間フレームのポート＃ｉ単位のマッピングに使用される。

フレーム格納領域（マッピングフィールド）は、受信フレーム格納領域（受信マッピングフィールド）と送信フレーム格納領域（送信マッピングフィールド）との２つの帯域に分かれている。フレーム格納領域において送信フレームと受信フレームとが多重されてリングバス１４を伝送される。このようなフォーマットを有するリングフレームをリングバス１４に周回的に伝送することにより、各ポート＃ｉ及び送受信で監視制御フレームを伝送する配線を共有することが可能になる。

なお、パリティは、例示的に、偶数パリティであり、当該パリティを除く範囲のリングフレームに対してパリティ演算が施される。ＦＡＳ及びパリティを除く範囲のリングフレームに対してスクランブル又はデスクランブルが施される。

送信フレーム格納領域には、図３に例示した送信中間フレームが格納される。図５に送信中間フレームのマッピング例を示す。送信中間フレームは、リングフレームのＦＡＳ、ＭＦＡＳ、及び、パリティを除く領域にマッピングされ、リングバス１４を通じて主信号処理チップ１２に伝送される。一方、受信フレーム格納領域は制御用チップ２１からは空のまま送信される。

送信中間フレームは、１つの送信フレーム格納領域に収まるようにマッピングされてもよいし、複数の送信フレーム格納領域に跨ってマッピングされてもよい。各ポート＃ｉ宛の送信中間フレーム（送信監視制御フレーム）は、受信監視制御フレームがバースト的に受信される可能性があるのとは異なり、ＣＰＵ２２により既に送信の調停が済んだ状態にあるので、複数の送信フレーム格納領域に跨ってマッピングされてよい。例えば、図５には、ポート＃３宛の送信中間フレームが１番目と２番目の各送信フレーム格納領域に跨ってマッピングされ、ポート＃１宛の送信中間フレームが２番目と３番目の各送信フレーム格納領域に跨ってマッピングされる様子を例示している。

次に、図１に戻って、制御用チップ２１のフレーム受信側（シリアルフレーム受信部）は、例示的に、リングフレーム終端部２１４、受信フレーム処理部２１５、及び、受信用メモリ２１６を備える。

リングフレーム終端部２１４は、リングバス１４を通じて受信されるリングフレームのＦＡＳを検出し、主信号処理チップ１２のいずれかにおいて受信中間フレームにマッピングされた監視制御フレームを抽出する。抽出した監視制御フレームは、受信フレーム処理部２１５に出力される。

受信フレーム処理部２１５は、リングフレーム終端部２１４で抽出された監視制御フレームをイーサネットフレームにカプセリングして受信用メモリ２１６に記憶する。

受信用メモリ２１６は、記憶したイーサネットフレームをＣＰＵ２２に出力する。

次に、主信号処理チップ１２の構成について説明する。
主信号処理チップ１２のそれぞれは、図１に例示するように、ポート＃ｉに対応して設けられた、リングフレーム処理部１２１、挿入用メモリ１２２、ポート判定部１２３、及び、抽出用メモリ１２４を備える。

リングフレーム処理部１２１は、フレーム送信側動作例として、リングバス１４から受信したリングフレームの送信フレーム格納領域にマッピングされた送信中間フレームを抽出（デマッピング）する。抽出した送信中間フレームは、挿入用メモリ１２２に記憶される。また、リングフレーム処理部１２１は、フレーム受信側動作例として、受信したリングフレームのＭＦＡＳを基に、ＣＰＵ２２宛の受信中間フレームをマッピングすべき受信フレーム格納領域を判断する。そして、リングフレーム処理部１２１は、マッピング可能と判断した受信フレーム格納領域に、抽出用メモリ１２４に記憶された受信中間フレームをマッピングする。

挿入用メモリ１２２は、ポート判定部１２３からの挿入指示に応じて、記憶している送信中間フレーム（監視制御フレーム）を主信号の合間に挿入する。

ポート判定部１２３は、送信中間フレームに付与されているポート識別子が自身の担当するポート識別子と一致するか否かを判定し、一致した場合に挿入用メモリ１２２に挿入指示を与える。なお、ポート識別子が不一致の場合は、当該挿入指示は挿入用メモリ１２２に与えられず、挿入用メモリ１２２に記憶された送信中間フレームは廃棄（例えば、上書き）される。

抽出用メモリ１２４は、光モジュール１１から受信される主信号の合間に挿入されている監視制御フレームを記憶する。

なお、上述した挿入用メモリ１２２、ポート判定部１２３、及び、抽出用メモリ１２４の一部又は全部は、リングフレーム処理部１２１内に設けられても構わない。

次に、図２にリングフレーム処理部１２１の構成例を示す。図２に示すリングフレーム処理部１２１は、例示的に、シリアル／パラレル（Ｓ／Ｐ）変換部１２１１、ＦＡＳ検出部１２１２、送受信リングフレーム分離部１２１３、及び、送信中間フレーム抽出部１２１４を備える。また、リングフレーム処理部１２１は、例示的に、ＭＦＡＳ抽出部１２１５、受信中間フレーム挿入部１２１６、送受信リングフレーム結合部１２１７、及び、パラレル／シリアル（Ｐ／Ｓ）変換部１２１８を備える。

Ｓ／Ｐ変換部１２１１は、リングバス１４から受信したリングフレームをパラレル信号に変換する。ここでは、例示的に、１本の受信リングフレームを２０本のパラレル信号に変換する。

ＦＡＳ検出部１２１２は、Ｓ／Ｐ変換部１２１１により２０本にパラレル変換された信号から受信リングフレームの先頭位置（ＦＡＳ）を検出する。

送受信リングフレーム分離部１２１３は、ＦＡＳ検出部１２１２で検出されたＦＡＳを基に、受信リングフレームを図４に例示した送信フレーム格納領域及び受信フレーム格納領域の各信号に分離する。すなわち、送受信リングフレーム分離部１２１３は、２０本のパラレル信号を、送信フレーム格納領域に相当する１０本の送信リングフレーム信号と、受信フレーム格納領域に相当する１０本の受信リングフレーム信号と、に分離する。

送信中間フレーム抽出部１２１４は、送受信リングフレーム分離部１２１３により分離された送信リングフレーム信号から送信中間フレームを抽出し、挿入用メモリ１２２に記憶する。

ＭＦＡＳ抽出部１２１５は、送受信リングフレーム分離部１２１３で分離された１０本の受信リングフレーム信号からＭＦＡＳを抽出し、抽出したＭＦＡＳを自ポート識別子と比較する。比較結果が一致した場合、ＭＦＡＳ抽出部１２１５は、挿入イネーブル（Ｅｎ）信号を生成し、生成した挿入イネーブル信号を受信中間フレーム挿入部１２１６に与える。

受信中間フレーム挿入部１２１６は、ＭＦＡＳ抽出部１２１５から挿入イネーブル信号を受信すると、抽出用メモリ１２４に記憶されている受信監視制御フレームを読み出す。そして、受信中間フレーム挿入部１２１６は、読み出した監視制御フレームにポート識別子とフレーム長とを付与した受信中間フレームを受信リングフレーム信号の受信フレーム格納領域にマッピングする。

図６に受信中間フレームのマッピング例を示す。受信中間フレームは、リングフレームのＭＦＡＳが自ポート番号と一致する受信フレーム格納領域にマッピングされ、ＭＦＡＳが自ポート番号と不一致の領域にはマッピングされない。

このように、ポート＃ｉ毎に、受信中間フレームをマッピング（送信）可能な領域を決めておくことで、他ポートとフレーム受信が競合した場合でも、一定の遅延時間以内にＣＰＵ２２に対して受信フレーム（受信監視制御フレーム）を送信することが可能となる。したがって、遅延設計が容易となる。

また、あるポート＃ｉで、監視制御フレームがバースト的に受信される場合に備えて、主信号処理チップ１１の抽出用メモリ１２４にはバースト耐力が求められる。上述した例では、ポート＃ｉ毎に受信中間フレームを送信可能な周期が定まるため、他ポートとの競合を考えずに個々のポート＃ｉでバースト耐力を設計できる。したがって、従来のように制御用チップに集中してメモリを配置する構成と比較して、回路構成が簡略化され、制御用チップ２１の受信用メモリ２１６の容量を削減することが可能となる。

送受信リングフレーム結合部１２１７は、１０本の送信リングフレーム信号と、受信中間フレーム挿入部１２１６で受信中間フレームがマッピングされた１０本の受信リングフレーム信号と、を結合する。

Ｐ／Ｓ変換部１２１８は、送受信リングフレーム結合部１２１７により２０本のパラレル信号に結合された信号をシリアル信号に変換することで、シリアルリングフレームを後段の主信号処理チップ１１又は監視制御部２０へ出力する。

以下、上述のごとく構成されたインターフェースボード１の動作例について、図７及び図８を参照して説明する。なお、図７は監視制御フレーム送信動作の一例を示すフローチャートであり、図８は監視制御フレーム受信動作の一例を示すフローチャートである。

（監視制御フレーム送信動作）
図７に例示するように、監視制御部２０において、ＣＰＵ２２が監視制御フレームを生成すると、当該監視制御フレームは制御用チップ２１の送信用メモリ２１１に記憶される（処理Ｐ１１）。

送信用メモリ２１１に記憶された監視制御フレームは、送信フレーム生成部２１２によって読み出される。送信フレーム生成部２１２は、読み出した監視制御フレームのＤＡから宛先（ポート＃ｉ）を判断し、ポート識別子とフレーム長とを付与した送信中間フレーム（図３参照）を生成する（処理Ｐ１２）。

生成された送信中間フレームは、リングフレーム生成部２１３に入力され、リングフレーム生成部２１３は、各ポート＃ｉ宛の送信中間フレームを多重した、リングフレーム（図４参照）を生成しリングバス１４へ送信する（処理Ｐ１３）。

リングバス１４からリングフレームを受信した主信号処理チップ１２は、リングフレーム処理部１２１の送信中間フレーム抽出部１２１４（図２参照）により、受信リングフレームから送信中間フレームをデマッピングする。デマッピングした送信中間フレームは、挿入用メモリ１２２に記憶される（処理Ｐ１４）。

そして、ポート判定部１２３が、挿入用メモリ１２２に記憶された送信中間フレームに付与されているポート識別子が自ポート識別子と一致するか否かを判定する（処理Ｐ１５）。

判定の結果、一致すれば（処理Ｐ１５でＹｅｓの場合）、ポート判定部１２３は、挿入用メモリ１２２に対して挿入指示を与える。これにより、主信号の合間に、監視制御フレームを含む送信中間フレームが挿入されて該当ポート＃ｉの光モジュール１１へ送信される（処理Ｐ１６）。

一方、ポート判定部１２３での判定の結果、ポート識別子が一致しない場合（処理Ｐ１５でＮｏの場合）は、ポート判定部１２３から挿入用メモリ１２２に対して挿入指示は与えられず、送信中間フレームは廃棄（上書き）される（処理Ｐ１７）。

（監視制御フレーム受信動作）
図８に例示するように、監視制御部２０の制御用チップ２１では、リングフレーム生成部２１３によりリングフレームが生成され、当該リングフレームがリングバス１４へ送信される（処理Ｐ２１）。

一方、主信号処理チップ１２では、光モジュール１１から受信した主信号から監視制御フレームが抽出され、当該監視制御フレームが抽出用メモリ１２４に記憶される（処理Ｐ２２）。

また、主信号処理チップ１２は、ＭＦＡＳ抽出部１２１５（図２参照）により、リングバス１４から受信したリングフレームのＭＦＡＳを抽出し、抽出したＭＦＡＳと自ポート識別子とを比較する。比較の結果、両者が一致すれば、ＭＦＡＳ抽出部１２１５は、受信中間フレーム挿入部１２１６に対して挿入イネーブル信号を送信する（処理Ｐ２３）。

挿入イネーブル信号を受信した受信中間フレーム挿入部１２１６は、抽出用メモリ１２４から受信監視制御フレームを読み出し、読み出した受信監視制御フレームに自ポート識別子とフレーム長とを付与した受信中間フレームを生成する。そして、受信中間フレーム挿入部１２１６は、生成した受信中間フレームを受信リングフレームに挿入（マッピング）する（処理Ｐ２４）。

受信中間フレームがマッピングされたリングフレームは、リングバス１４を伝送され、監視制御部２０の制御用チップ２１で受信される。制御用チップ２１では、リングフレーム終端部２１４により、受信リングフレームのＦＡＳを検出し、受信フレーム格納領域にマッピングされている受信中間フレームから、受信監視制御フレームを抽出する（処理Ｐ２５）。

抽出された受信監視制御フレームは、受信フレーム処理部２１５でイーサネット（登録商標）フレームにカプセリングされて、一時的に受信用メモリ２１６に記憶され（処理Ｐ２６）、ＣＰＵ２２に出力される（処理Ｐ２７）。

この際、主信号処理チップ１２において受信中間フレームがリングフレームにマッピングされる時点で、既にポート＃ｉ間の調停や、バーストフレームのスムージングが完了している。したがって、制御用チップ２１の受信用メモリ２１６は、イーサネットフレームを数フレーム分だけ格納できる程度の容量があれば足りる。

以上のように、上述した第１実施形態によれば、監視制御部２０（制御用チップ２１）と各主信号処理チップ１２とをリングバス（シリアルバス）１４によってリング状に接続するので、主信号処理部１０−監視制御部２０間の配線数を削減できる。

したがって、インターフェースボード１における配線基板層数の削減を図ることができる。また、高速シリアルインターフェース用トランシーバーを用いなくても良いので、安価な構成で監視制御信号を主信号処理部１０−監視制御部２０間で伝送することが可能となる。

さらに、マルチフレームのリングフレームを制御用チップ２１からリングバス１４に伝送し、各ポート＃ｉに対応するリングフレーム処理部１２１では自ポート識別子に対応するマルチフレームに対して受信中間フレームをマッピング可能とする。これにより、簡易な構成で各ポート＃ｉ間の監視制御フレームの調停が実現できる。別言すれば、各ポート＃ｉの受信監視制御フレームを、簡易な回路構成で、監視制御部２０（ＣＰＵ２２）に対して、均等に転送することができる。また、最大遅延量が固定化されるので、メモリ設計が容易となる。

さらに、従来は制御用チップに集中していたメモリ容量を、複雑な回路を追加することなく、主信号処理チップ１２に分散することが可能となるので、制御用チップ１２のメモリ容量を大幅に削減することができ、安価チップの選択が可能となる。

（第２実施形態）
主信号処理チップ１２がＦＰＧＡで構成される場合は、ポート＃ｉ単位、或いは主信号処理チップ１２単位の再コンフィギュレーションによってプロトコルの切替えが実施されることがある。その場合、リングバス１４は途中で切断されることになり、プロトコルの切替えが実施されていないポートに対して監視制御フレームを伝達できなくなる。このような事象を回避するために、第２実施形態では、リングバス１４を双方向化する。

図９は、第２実施形態に係るトランスポート装置に用いられるインターフェースボード１の構成例を示すブロック図である。図９に例示する構成は、図１に例示した構成に比して、双方向のリングバス１４ａ及び１４ｂを備える点が異なる。

一方のリングバス１４ａは、第１実施形態のリングバス１４と同様に、リングフレームを、制御用チップ２１から主信号処理チップ＃１、＃２、・・・、＃ｎの順に伝送し、制御用チップ２１に再入力する。他方のリングバス１４ｂは、リングバス１４ａの伝送方向とは逆に、リングフレームを、制御用チップ２１から主信号処理チップ＃ｎ、＃（ｎ−１）、・・・、＃１の順に伝送し、制御用チップ２１に再入力する。

そして、いずれかのポート＃ｉ或いはいずれかの主信号処理チップ１２に対してＦＰＧＡのコンフィギュレーションが実施される場合は、隣接するポート或いは隣接する主信号処理チップ１２において受信リングフレームの折り返しを行なう。すなわち、一方のリングバス１４ａ（又は１４ｂ）から受信したリングフレームを他方のリングバス１４ｂ（又は１４ａ）へ折り返し伝送する。

リングバスの双方向化に伴い、主信号処理チップ１２のそれぞれにおいて、リングフレーム処理部１２１及び挿入用メモリ１２２の機能が第１実施形態に対して変更される。また、制御用チップ２１において、リングフレーム方路判断部２１７、送信フレーム方路選択部２１８、及び、受信フレーム方路選択部２１９が第１実施形態に対して追加となる。さらに、リングフレーム生成部２１３及びリングフレーム終端部２１４の機能が第１実施形態に対して変更される。

図１０に、第２実施形態のリングフレーム処理部１２１の構成例を示す。
図１０に示すリングフレーム処理部１２１は、方路＃１処理部１２１−１及び方路＃２処理部１２１−２と、送信中間フレーム選択部（ＳＥＬ）１２５と、受信中間フレーム選択部（ＳＥＬ）１２６と、リング方路制御部１２７と、を備える。

方路＃１処理部１２１−１は、双方向のリングバス１４ａ及び１４ｂの一方（例えばリングバス１４ａ）に対応し、方路＃２処理部１２１−２は、リングバス１４ａ及び１４ｂの他方（例えばリングバス１４ｂ）に対応する。

すなわち、方路＃１処理部１２１−１は、リングバス１４ａを通じて受信されるリングフレームに対する受信中間フレーム（受信監視制御フレーム）の挿入と送信中間フレーム（送信監視制御フレーム）の抽出とを行なう。

一方、方路＃２処理部１２１−２は、リングバス１４ｂを通じて受信されるリングフレームに対する受信中間フレーム（受信監視制御フレーム）の挿入と送信中間フレーム（送信監視制御フレーム）の抽出とを行なう。

図１０に例示するように、方路＃１処理部１２１−１及び方路＃２処理部１２１−２は、それぞれ、図２に例示した構成と同様の構成を有する。ただし、Ｓ／Ｐ変換部１２１１とＦＡＳ検出部１２１２との間に、ループバック制御部１２１９がそれぞれ追加的に備えられる点が、図２に例示した構成と異なる。

方路＃１処理部１２１−１のループバック制御部１２１９には、リングバス１４ａに対応するＳ／Ｐ変換部１２１１の出力と、方路＃２処理部１２１−２の送受信リングフレーム結合部１２１７の出力とが入力される。当該ループバック制御部１２１９は、リング方路制御部１２７からの方路制御信号に応じて、これらの各出力の一方を方路＃１処理部１２１−１のＦＡＳ検出部１２１２へ選択出力する。

方路＃２処理部１２１−２のループバック制御部１２１９には、他方のリングバス１４ｂに対応するＳ／Ｐ変換部１２１１の出力と、方路＃１処理部１２１−１の送受信リングフレーム結合部１２１７の出力とが入力される。当該ループバック制御部１２１９は、リング方路制御部１２７からの方路制御信号に応じて、これらの各出力の一方を方路＃２処理部１２１−２のＦＡＳ検出部１２１２へ選択出力する。

例えば、次段（図１０の右側）へのリングバス１４ａがＦＰＧＡのコンフィギュレーションによって切断されることになる場合、方路＃２処理部１２１−２のループバック制御部１２１９が制御される。すなわち、当該ループバック制御部１２１９は、方路制御信号によって、方路＃１処理部１２１−１の送受信リングフレーム結合部１２１７の出力を選択するよう制御される。これにより、リングバス１４ａを通じて方路＃１処理部１２１−１で受信されたリングフレームは、方路＃２処理部１２１−２を通じてリングバス１４ｂへ折り返される。

これに対し、前段（図１０の左側）のリングバス１４ｂがＦＰＧＡのコンフィギュレーションによって切断されることになる場合、方路＃１処理部１２１−１のループバック制御部１２１９が制御される。すなわち、当該ループバック制御部１２１９は、方路制御信号によって、方路＃２処理部１２１−２の送受信リングフレーム結合部の出力を選択するよう制御される。これにより、リングバス１４ｂを通じて方路＃２処理部１２１−２で受信されたリングフレームは、方路＃１処理部１２１−１を通じてリングバス１４ａへ折り返される。

送信中間フレーム選択部１２５は、リング方路制御部１２７からの方路制御信号に応じて、方路＃１処理部１２１−１及び方路＃２処理部１２１−２の各送信中間フレーム抽出部１２１４の出力の一方を挿入用メモリ１２２に選択出力する。

例えば、上述したように、リングバス１４ａからリングバス１４ｂへリングフレームが折り返される場合、送信中間フレーム選択部１２５は、方路＃１処理部１２１−１の送信中間フレーム抽出部１２１４で抽出された送信中間フレームを選択する。すなわち、リングバス１４ａから受信したリングフレームにマッピングされている送信中間フレームが選択されて挿入用メモリ１２２に記憶される。

逆に、リングバス１４ｂからリングバス１４ａへリングフレームが折り返される場合、送信中間フレーム選択部１２５は、方路＃２処理部１２１−２の送信中間フレーム抽出部１２１４で抽出された送信中間フレームを選択する。すなわち、リングバス１４ｂから受信したリングフレームにマッピングされている送信中間フレームが選択されて挿入用メモリ１２２に記憶される。

受信中間フレーム選択部１２６は、リング方路制御部１２７からの方路制御信号に応じて、抽出用メモリ１２４に記憶された受信監視制御フレームを各処理部１２１−１及び１２１−２の各受信中間フレーム挿入部１２１６の一方へ選択出力する。

例えば、リングバス１４ａからリングバス１４ｂへリングフレームが折り返される場合、受信中間フレーム選択部１２６は、抽出用メモリ１２４から読み出した受信監視制御フレームを方路＃２処理部１２１−２の受信中間フレーム挿入部１２１６へ選択出力する。これにより、方路＃１処理部１２１−１から方路＃２処理部１２１−２へ折り返されたリングフレームに受信中間フレーム（受信監視制御フレーム）がマッピングされる。

逆に、リングバス１４ｂからリングバス１４ａへリングフレームが折り返される場合、受信中間フレーム選択部１２６は、抽出用メモリ１２４から読み出した受信監視制御フレームを方路＃１処理部１２１−１の受信中間フレーム挿入部１２１６へ選択出力する。これにより、方路＃２処理部１２１−２から方路＃１処理部１２１−１へ折り返されたリングフレームに受信中間フレーム（受信監視制御フレーム）がマッピングされる。

すなわち、主信号処理チップ１２で抽出された受信監視制御フレームは、リングフレーム処理部１２１において、リング方路制御部１２７からの指示に従い、双方向のリングバス１４ａ及び１４ｂのうち片方向に送信される。

リング方路制御部１２７は、監視制御部２０のＣＰＵ２２からの設定に応じて、各処理部１２１−１及び１２１−２のループバック制御部１２１９と、各選択部１２５及び１２６とにそれぞれ方路制御信号を与える。これにより、上述したようなリングフレームの折り返しや送信／受信中間フレームの方路選択が制御される。

また、リング方路制御部１２７は、ＦＰＧＡのコンフィギュレーションが実行されるためにＣＰＵ２２からリング断設定を受信すると、リング断情報を制御用チップ２１のリングフレーム方路判断部２１７（図９参照）へ通知する。

図９に例示するように、各ポート＃ｉに対応するリング方路制御部１２７は、それぞれ制御用チップ２１のリングフレーム方路判断部２１７と接続されており、リング断情報の通知の有無がリングフレーム方路判断部２１７に集約される。

リングフレーム方路判断部２１７は、集約されたリング断情報を基に、ポート＃ｉ単位でどちらの方路からリングフレームの送受信が可能かを判断する。例えば、ポート＃３に対応するリング方路制御部１２７からリング断情報を検出している場合、ポート＃１及び＃２については、ポート＃１からポート＃２へ向かう方路（リングバス１４ａ）を選択すると判断する。一方、ポート＃４〜＃ｎについては、ポート＃ｎからポート＃（ｎ−１）へ向かう方路（リングバス１４ｂ）を選択すると判断する。このような判断結果は、制御用チップ２１の送信フレーム方路選択部２１８及び受信フレーム方路選択部２１９に方路選択信号として通知される。

送信フレーム方路選択部２１８は、方路選択信号に従って、送信中間フレームをリングフレームにマッピングする方路（リングバス１４ａ及び１４ｂ）の選択をポート＃ｉ単位に行なう。

リングフレーム生成部２１３は、双方向のリングバス１４ａ及び１４ｂに対してリングフレームを送信するが、送信中間フレームがマッピングされるのは送信フレーム方路選択部２１８によって選択された片方向の方路についてのみである。

リングフレーム終端部２１４は、双方向のリングバス１４ａ及び１４ｂを通じて受信されるリングフレームのＦＡＳを検出し、主信号処理チップ１２のいずれかにおいてリングフレームにマッピングされた監視制御フレームを抽出する。抽出した監視制御フレームは、受信フレーム方路選択部２１９に出力される。

受信フレーム方路選択部２１９は、リングフレーム方路判断部２１７からの方路選択信号に従って、ポート＃ｉ単位で監視制御フレームを選択し、受信フレーム処理部２１５に送信する。

上述したリングフレーム方路判断部２１７、各方路選択部２１８及び２１９は、ポート＃ｉの断情報に基づいて、ポート単位で、監視制御フレームを送受信する方路（シリアルバス１４ａ及び１４ｂ）の選択を制御する選択制御部の一例として機能する。

以下、上述のごとく構成された第２実施形態のインターフェースボード１の動作例について、図１１及び図１２を参照して説明する。なお、図１１は監視制御フレーム送信動作の一例を示すフローチャートであり、図１２は監視制御フレーム受信動作の一例を示すフローチャートである。

（監視制御フレーム送信動作）
図１１に例示するように、まず、ＦＰＧＡのコンフィギュレーションが実行されるポート＃ｉ（例えばポート＃３）に対応するリング方路制御部１２７に対し、ＣＰＵ２２から制御バス（図示省略）経由でリング断設定がなされる。また、隣接ポート＃（ｉ−１）及び＃（ｉ＋１）（例えばポート＃２及び＃４）に対応するリング方路制御部１２７に対しては、ＣＰＵ２２から制御バス経由でループバック設定が実行される（処理Ｐ３１）。

これを受けて、コンフィギュレーションが実行されるポート＃３に対応するリング方路制御部１２７からは、制御用チップ２１のリングフレーム方路判断部２１７に対して、リング断情報が送信される。また、隣接ポート＃２に対応するリング方路制御部１２７からは、方路＃２処理部１２１−２のループバック制御部１２１９と、各選択部１２５及び１２６とに対し、方路制御信号が伝達される。隣接ポート＃４に対応するリング方路制御部１２７からは、方路＃１処理部１２１−１のループバック制御部１２１９と、各選択部１２５及び１２６とに対し、方路制御信号が伝達される（処理Ｐ３２）。

方路制御信号を受信したループバック制御部１２１９は、受信リングフレームの折り返しを実行し、方路制御信号を受信した各選択部１２５及び１２６は、受信監視制御フレームを挿入するリングフレーム、及び、送信中間フレームを抽出するリングフレームの方路選択を行なう（処理Ｐ３３）。

一方、制御用チップ２１のリングフレーム方路判断部２１７は、各ポート＃１〜＃ｎに対応するリング方路制御部１２７からのリング断情報を基に、ポート単位に方路を決定し、送信フレーム方路選択部２１８に対し、方路選択信号を送信する（処理Ｐ３４）。

送信フレーム方路選択部２１８は、リングフレーム方路判断部２１７から受信された方路選択信号に従い、送信中間フレームをマッピングするリングフレームを選択する（処理Ｐ３５）。

リングフレーム生成部２１３は、各ポート＃１〜＃ｎ宛の送信中間フレームを多重したリングフレームを生成し（処理Ｐ３６）、生成したリングフレームを各方路（リングバス１４ａ及び１４ｂ）へ送信する。ここで、例えば、ポート＃１及び＃２宛の送信中間フレームは、リングバス１４ａへ送信されるリングフレームにマッピングされ、ポート＃４〜＃ｎ宛の送信中間フレームは、リングバス１４ｂへ送信されるリングフレームにマッピングされている。

主信号処理チップ１２のリングフレーム処理部１２１では、リング方路制御部１２７からの方路制御信号に従い送信中間フレーム選択部１２５で選択されたリングフレームから送信中間フレームをデマッピングし挿入用メモリ１２２に記憶する（処理Ｐ３７）。

例えば、ポート＃１及び＃２に対応するリングフレーム処理部１２１では、それぞれ、リングバス１４ａから受信されるリングフレームにマッピングされている送信中間フレームが送信中間フレーム選択部１２５で選択される。

一方、ポート＃４〜＃ｎに対応するリングフレーム処理部１２１では、それぞれ、リングバス１４ｂから受信されるリングフレームにマッピングされている送信中間フレームが送信中間フレーム選択部１２５で選択される。

なお、制御用チップ２１（送信フレーム方路選択部２１８）で方路選択を行なっているから、同時に双方向から送信中間フレームを受信することはない。したがって、挿入用メモリ１２２の容量は第１実施形態と同じで構わない。

次いで、主信号処理チップ１２では、ポート判定部１２３により、挿入用メモリ１２２に記憶された送信中間フレームに付与されているポート識別子が自ポート識別子と一致するか否かを判定する（処理Ｐ３８）。

判定の結果、一致すれば（処理Ｐ３８でＹｅｓの場合）、ポート判定部１２３は、挿入用メモリ１２２に対して挿入指示を与える。これにより、主信号の合間に、監視制御フレームを含む送信中間フレームが挿入されて該当ポート＃ｊ（ｊ＝１，２，４〜ｎのいずれか）の光モジュール１１へ送信される（処理Ｐ３９）。

一方、ポート判定部１２３での判定の結果、ポート識別子が一致しない場合（処理Ｐ３８でＮｏの場合）は、ポート判定部１２３から挿入用メモリ１２２に対して挿入指示は与えられず、送信中間フレームは廃棄（上書き）される（処理Ｐ４０）。

（監視制御フレーム受信動作）
図１２に例示するように、まず、ＦＰＧＡのコンフィギュレーションが実行されるポート＃ｉ（例えばポート＃３）に対応するリング方路制御部１２７に対し、ＣＰＵ２２から制御バス（図示省略）経由でリング断設定がなされる。また、隣接ポート＃（ｉ−１）及び＃（ｉ＋１）（例えばポート＃２及び＃４）に対応するリング方路制御部１２７に対しては、ＣＰＵ２２から制御バス経由でループバック設定が実行される（処理Ｐ４１）。

これを受けて、コンフィギュレーションが実行されるポート＃３に対応するリング方路制御部１２７からは、制御用チップ２１のリングフレーム方路判断部２１７に対して、リング断情報が送信される。また、隣接ポート＃２に対応するリング方路制御部１２７からは、方路＃２処理部１２１−２のループバック制御部１２１９と、各選択部１２５及び１２６とに対し、方路制御信号が伝達される。隣接ポート＃４に対応するリング方路制御部１２７からは、方路＃１処理部１２１−１のループバック制御部１２１９と、各選択部１２５及び１２６とに対し、方路制御信号が伝達される（処理Ｐ４２）。

方路制御信号を受信したループバック制御部１２１９は、受信リングフレームの折り返しを実行し、方路制御信号を受信した受信中間フレーム選択部１２６は、受信監視制御フレームを挿入するリングフレームの方路選択を行なう（処理Ｐ４３）。

例えば、ポート＃１及び＃２については、リングバス１４ａからリングバス１４ｂへ折り返されるリングフレームが受信監視制御フレームを挿入するリングフレームとして選択される。ポート＃４〜＃ｎについては、リングバス１４ｂからリングバス１４ａへ折り返されるリングフレームが受信監視制御フレームを挿入するリングフレームとして選択される。

一方、制御用チップ２１のリングフレーム方路判断部２１７は、各ポート＃１〜＃ｎに対応するリング方路制御部１２７からのリング断情報を基に、ポート単位に方路を決定し、送信フレーム方路選択部２１８に対し、方路選択信号を送信する（処理Ｐ４４）。

送信フレーム方路選択部２１８は、リングフレーム方路判断部２１７から受信された方路選択信号に従い、送信中間フレームをマッピングするリングフレームを選択する。リングフレーム生成部２１３は、受信フレーム格納領域（図４参照）を含むリングフレームを生成し、リングバス１４ａ及び１４ｂの双方に、生成したリングフレームを送信する（処理Ｐ４５）。

一方、隣接ポート＃３がリング断状態にあるポート＃２及び＃４に対応するリングフレーム処理部１２１では、ループバック制御部１２１９により受信リングフレームの折り返しが実行される（処理Ｐ４６）。

以上のようにリングフレームが折り返し伝送される状態において、主信号処理チップ１２では、ポート＃ｊを通じて受信した主信号から監視制御フレームが抽出されて当該ポート＃ｊに対応する抽出用メモリ１２４に記憶される（処理Ｐ４７）。

抽出用メモリ１２４に記憶された監視制御フレームは、受信中間フレーム選択部１２６により選択された方路の受信中間フレーム挿入部１２１６へ出力される。受信中間フレーム挿入部１２１６は、受信した監視制御フレームを受信中間フレームに変換し、当該受信中間フレームを片方向から受信されるリングフレームに挿入する（処理Ｐ４８）。

受信中間フレームの挿入されたリングフレームは、制御用チップ２１のリングフレーム終端部２１４で受信され、リングフレーム終端部２１４は、リングフレームのＦＡＳを検出し、リングフレームにマッピングされた受信中間フレーム（監視制御フレーム）を抽出する。抽出した監視制御フレームは、受信フレーム方路選択部２１９に出力される（処理Ｐ４９）。

受信フレーム方路選択部２１９は、リングフレーム方路判断部２１７からの方路選択信号に従って、ポート＃ｉ単位で監視制御フレームを選択し、選択した監視制御フレームを受信フレーム処理部２１５に送信する（処理Ｐ５０）。

受信フレーム処理部２１５は、受信した監視制御フレームをイーサネットフレームにカプセリングして（処理Ｐ５１）、一時的に受信用メモリ２１６に記憶する。受信用メモリ２１６に記憶されたイーサネットフレームは、ＣＰＵ２２によって読み出される（処理Ｐ５２）。

以上のように、リングバスを双方向化し、リング断情報を基にポート単位で監視制御フレームを送受信するポートを選択することで、或るポート＃ｉの構成変更中においても、他ポートに対して監視制御フレームの伝送を継続することが可能となる。したがって、信頼性の高い機能提供が可能となる。

なお、上述した例では、リングバス１４ａ及び１４ｂが切断される態様として、ポート単位のＦＰＧＡコンフィギュレーションを例に挙げたが、ポート単位の障害発生時にも、上述した例と同様に、他ポートに監視制御フレームを確実に伝達することが可能である。

また、上述した例では、主信号フレームに対する監視制御フレームの挿入及び抽出の双方の処理について説明したが、挿入及び抽出の一方の処理について上述した動作例が実現されれば足りる。

１０ 主信号処理部
１１ 光モジュール
１２ 主信号処理チップ
１２１ リングフレーム処理部
１２１−１ 方路＃１処理部
１２１−２ 方路＃２処理部
１２１１ シリアル／パラレル（Ｓ／Ｐ）変換部
１２１２ ＦＡＳ検出部
１２１３ 送受信リングフレーム分離部
１２１４ 送信中間フレーム抽出部
１２１５ ＭＦＡＳ抽出部
１２１６ 受信中間フレーム挿入部
１２１７ 送受信リングフレーム結合部
１２１８ パラレル／シリアル（Ｐ／Ｓ）変換部
１２１９ ループバック制御部
１２２ 挿入用メモリ
１２３ ポート判定部
１２４ 抽出用メモリ
１２５ 送信中間フレーム選択部（ＳＥＬ）
１２６ 受信中間フレーム選択部（ＳＥＬ）
１２７ リング方路制御部
１３ クロスコネクトチップ
１４，１４ａ，１４ｂ シリアルバス（リングバス）
２０ 監視制御部
２１ 制御用チップ
２１１ 送信用メモリ
２１２ 送信フレーム生成部
２１３ リングフレーム生成部
２１４ リングフレーム終端部
２１５ 受信フレーム処理部
２１６ 受信用メモリ
２１７ リングフレーム方路判断部
２１８ 送信フレーム方路選択部
２１９ 受信フレーム方路選択部
２２ ＣＰＵ

Claims (10)

1. 複数のポートのいずれかを通じて受信された主信号を前記複数のポートのいずれかへ伝送するトランスポート装置であって、
   前記ポートに対応して設けられ、前記主信号から監視制御信号を抽出する複数の主信号処理回路と、
   前記主信号処理回路から前記監視制御信号を受信する監視制御部と、
   前記複数の主信号処理回路と前記監視制御部とをリング状にデイジーチェーン接続し、シリアルフレームを伝送するシリアルインターフェースと、を備え、
   前記シリアルフレームは、前記監視制御信号がマッピングされるマッピングフィールドを有する、トランスポート装置。
2. 前記マッピングフィールドは、送信マッピングフィールドと、受信マッピングフィールドと、を有し、
   前記主信号処理回路は、
   前記主信号から抽出した受信監視制御信号を、前記受信マッピングフィールドにマッピングして前記監視制御部宛に伝送するフレーム処理部を備え、
   前記監視制御部は、
   いずれかの前記主信号処理回路において前記主信号に挿入されるべき送信監視制御信号を前記送信マッピングフィールドにマッピングした前記シリアルフレームを生成して前記シリアルインターフェースへ送信するシリアルフレーム送信部を備えた、請求項１に記載のトランスポート装置。
3. 前記シリアルフレームは、前記入力ポートを識別するマルチフレーム番号を有するマルチフレームであり、
   前記フレーム処理部は、前記ポートに対応する前記マルチフレーム番号の前記受信マッピングフィールドに、前記受信監視制御信号をマッピングする、請求項２に記載のトランスポート装置。
4. 前記フレーム処理部は、前記受信監視制御信号に、当該受信監視制御信号が受信されたポートを識別するポート識別子と、当該受信監視制御信号の長さを識別する情報と、を付与した受信中間フレームを前記受信マッピングフィールドにマッピングする、請求項３に記載のトランスポート装置。
5. 前記シリアルフレーム送信部は、
   前記ポートを識別するポート識別子と前記送信監視制御信号の長さを識別する情報とを前記送信監視制御信号に付与した送信中間フレームを生成する送信中間フレーム生成部と、
   前記送信中間フレームを前記送信マッピングフィールドにマッピングした前記シリアルフレームを生成するシリアルフレーム生成部と、を備え、
   前記主信号処理回路は、
   前記ポート識別子に基づいて、前記シリアルインターフェースから受信した前記送信中間フレームが当該主信号処理回路に対応するポート宛の送信中間フレームであるか否かを判定するポート判定部を備え、
   前記ポート判定部にて当該主信号処理回路に対応するポート宛の送信中間フレームであると判定された場合に、前記送信中間フレームに含まれる前記長さを識別する情報により識別される長さの前記送信監視制御信号を前記主信号に挿入する、請求項２〜４のいずれか１項に記載のトランスポート装置。
6. 前記シリアルインターフェースが、互いに逆方向に前記シリアルフレームを伝送する第１及び第２のシリアルバスを含み、
   前記監視制御部は、
   断状態にあるポートの隣接ポートに対応するフレーム処理部において前記シリアルフレームが一方のシリアルバスから他方のシリアルバスへ折り返し伝送されるように当該フレーム処理部における前記シリアルバスの接続を制御する、請求項１〜４のいずれか１項に記載のトランスポート装置。
7. 前記主信号処理回路は、
   対応する前記ポートが断状態にあるか否かを示すポート断情報を前記監視制御部に通知するポート断情報通知部を備え、
   前記監視制御部は、
   前記ポートの断情報に基づいて、前記ポート単位で、前記監視制御信号を送受信するシリアルバスの選択を制御する選択制御部を備えた、請求項６に記載のトランスポート装置。
8. 前記選択制御部は、
   選択した一方の前記シリアルバスへいずれかの前記主信号処理回路において前記主信号に挿入されるべき送信監視制御信号を送信し、他方の前記シリアルバスへは前記送信監視制御信号を送信しないよう制御する、請求項７に記載のトランスポート装置。
9. 前記主信号処理回路は、
   双方の前記シリアルバスの前記マッピングフィールドに、前記主信号から抽出した受信監視制御信号をマッピングし、
   前記選択制御部は、
   前記ポート単位で、前記受信監視制御信号を受信するシリアルバスを選択する、請求項７に記載のトランスポート装置。
10. 複数のポートのいずれかを通じて受信された主信号を前記複数のポートのいずれかへ伝送するトランスポート装置における監視制御信号伝送方法であって、
    前記ポートに対応して設けられ、前記主信号から監視制御信号を抽出する複数の主信号処理回路と、前記主信号処理回路から前記監視制御信号を受信する監視制御部とを、シリアルインターフェースによりリング状にデイジーチェーン接続し、
    前記監視制御信号がマッピングされるマッピングフィールドを有するシリアルフレームを前記シリアルインターフェースに伝送する、監視制御信号伝送方法。

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