JP5258976B2 - 時分割多重信号を交換するために分割および再組み立て（ｓａｒ）機能を用いるスケーラブルなネットワーク要素 - Google Patents

Description

本発明は、電気通信の分野に関し、より詳細には、伝送網において時分割多重信号を交換するためのネットワーク要素および関連する方法に関する。

ＷＯ０３／０１３０６１は、パケットサービスの交換システムについて記載しており、このシステムではパケットが同じ長さのセルに分割され、各セルにはアドレス情報が付加され、このアドレス情報がスイッチファブリックによって使用されて出力ポートを決定し、出力側でパケットを適切に再組み立てする。

ＷＯ９３／０５５９６は、非同期転送モードのネットワークにおける適応型輻輳制御について記載している。分割通信ユニットが、ＡＴＭ網を通じた伝送のために複数のチャネルに対して同時にパケットを複数のセルに分割する。再組み立て通信ユニットが、複数のチャネルに対して同時に、ＡＴＭ網から受信したセルを再組み立てする。分割および再組み立てにはパイプライン処理装置が使用される。

米国特許第７，２８６，５６６号は、ルータまたはスイッチの中のラインカードで、それぞれパケットまたはセルの交換に使用する、マルチサービスの分割および再組み立て集積回路について記載している。

パケット交換サービスは現在増えつつあるが、伝送網は今日依然として、ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ、同期デジタル階層）のような回線交換技術に主に依存しており、一定のレートの伝送信号が、時分割多重サブレート信号を伝送する。ペイロード信号が、ＳＤＨでは仮想コンテナと呼ばれる多重単位にマッピングされる。多重単位がネットワークを介したエンドツーエンドのパスを表し、パスと共に、連続するすべての伝送フレーム中の同じ相対位置にある対応する多重単位を半永久的に交換するようにネットワーク要素を設定することによって、ネットワークにおけるコネクションが確立される。

ネットワーク要素は、例えば挿入／分岐多重化装置およびデジタルクロスコネクトである。このようなネットワーク要素は、Ｉ／Ｏ（入力／出力）ポートおよびＩ／Ｏポートを相互に接続するスイッチマトリクスを含む。ネットワークにおいてパスを確立するために多重単位のレベルで行われる必要があるスイッチ機能は、空間領域と時間領域の両方において、すなわち異なるＩ／Ｏポート間および異なるタイムスロット位置間で交換することを含む。一般に、伝送信号は、入力ポートにおいてタイミング再生および整列され、スイッチ機能は、あらかじめ設定された相互接続マップに従って共通のシステムクロックと同期して整列された信号のタイムスロットで行われる。

米国特許第６，７１４，５３７号は、ＳＯＮＥＴ網のスイッチ要素について記載しており、これは、接続表に従って入力ポートと出力ポートとの間で接続を交換するように静的に構成されたスイッチマトリクスを含む。第１の構成から第２の構成にわたる迅速な交換を容易にするために、スイッチ要素は２つの表を有するが、スイッチマトリクスは依然として、第１の表に格納されたそのときのスイッチ構成データに従って構成されたままであり、スイッチ構成更新データは他方の表に与えられる。

国際公開第０３／０１３０６１号 国際公開第９３／０５５９６号 米国特許第７，２８６，５６６号明細書 米国特許第６，７１４，５３７号明細書

今日のネットワークではトラフィック需要が絶えず増大しており、一度に多くのトラフィック信号を交換することができるネットワーク要素の必要性がある。一方で、ネットワーク要素は安価で小型になり、かつ消費電力は下がるものとする。

今日、ネットワーク要素は、Ｉ／Ｏおよびスイッチ機能に専用の集積回路を使用して構成される。一般に半導体技術は、各技術世代に対してより高度な集積を可能にするが、さらに高容量かつ高集積へネットワーク要素を進化させるには、その集積回路を完全に再設計する必要がある。このようなネットワーク要素は高度に専門化された機器であるので、程々の数量でしか製造されず、このような再設計は、実質的に機器コストを高くする原因となる。

したがって、適度な機器コストでより高容量を可能にする、伝送網において時分割多重信号を交換するネットワーク要素および関連する方法を提供することが、本発明の目的である。

以下に記載するこうした目的および他の目的は、いくつかの入力ポートと、いくつかの出力ポートと、入力ポートおよび出力ポートを相互に接続するスイッチファブリックとを有する時分割多重信号を交換するためのネットワーク要素によって達成される。スイッチングファブリックは、セルのセルヘッダに含まれるアドレスに基づいて固定長のセルを交換するように構成された１つまたは複数のスイッチモジュールを含むセルベースのスイッチである。入力ポートは、入力時分割多重信号を固定長のセルに分割して、各セルにアドレス情報を割り当てるための分割装置を含む。出力ポートは、上記スイッチファブリックから受信したセルを再組み立てして出力時分割多重信号にするための再組み立て装置を含む。アドレス情報は、ファブリックアドレスおよびＴＤＭアドレスを含む。スイッチファブリックは、ファブリックアドレスに従ってセルを対応する出力ポートに交換し、再組み立て装置は、ＴＤＭアドレスに従ってセルを再組み立てする。

次に、添付の図面を参照して本発明の好ましい実施形態について説明する。

セルベースのスイッチファブリックを使用したネットワーク要素の構造を示す図である。 図１のネットワーク要素の中の内部信号構造を示す図である。 図１のネットワーク要素の中のセル構造を示す図である。 ４レーン幅パラレルインタフェースを通じて送信されるセル構造を示す図である。 図１のネットワークで使用されるラインカードのブロック図である。 図３のセル構造の変形を示す図である。 ＳＴＳ−１マルチフレームを図６に示すセル構造を有するセルに分割した図である。 図１のネットワーク要素のコントローラおよびその機能をより詳細に示す図である。

ネットワーク要素の一実施形態を図１に示す。このネットワーク要素は、いくつかの入力ポートおよび出力ポートを含む。簡単にするために、ただ１つの入力ポートＩを示し、ただ１つの出力ポートＯを示す。入力ポートおよび出力ポートは、ラインカードＴＩＯ上に配置される。ラインカードは、受信機能ＲＸおよび送信機能ＴＸを含む。図では、ただ１つの受信機能ＲＸ−ＴＩＯおよびただ１つの送信機能ＴＸ−ＴＩＯを示す。しかしながら、実際の応用におけるネットワーク要素が、例えば好ましい実施形態では３２のラインカードなど、いくつかのラインカードを有することは明らかである。さらに、各ラインカードは、２つ以上の入力ポートおよび対応する出力ポートを提供することができる。好ましい実施形態では、各ラインカードは、１０Ｇｂ／ｓＴＤＭ信号に８つの入力ポートおよび対応する８つの出力ポートを有する。合計では、これが２．５Ｔｂ／ｓのシステム容量になる。

ラインカードは、いくつかのスイッチモジュールＳＥ１−ＳＥｎから構築されたスイッチファブリックＳＦに接続される。これらのモジュールＳＥ１−ＳＥｎは、全二重の交換容量を有するセルフルーティングスイッチ要素であり、固定サイズのセルの交換をサポートする。このようなスイッチモジュールは市販されており、一般にイーサネット（登録商標）トラフィックの交換または他の種類のパケット交換トラフィックに使用される。このようなスイッチモジュールは、比較的大量に製造される汎用部品である。ＴＤＭ用途にこれらの装置を再利用することにより、適度な価格で最高レベルの集積を有する最新技術を利用した大規模ネットワーク要素を構築することができる。

２．５Ｔｂ／ｓのシステム容量を有する好ましい実施形態では、スイッチファブリックＳＦは、５つのファブリックカード上に配置された２０個のスイッチモジュールと、機器を保護する目的で３つのファブリックボード上に配置されたさらに１２個のスイッチモジュールを含む。各スイッチモジュールは、６．２５Ｇｂ／ｓで６４×６４ラインのスイッチ容量を有する。この選択および寸法は一例にすぎず、必要に応じて、また利用できる構成要素に応じて拡大、縮小することができると理解されたい。

ラインカードＴＩＯは、ＴＤＭフレーマ１０、分割および再組み立て（ＳＡＲ）機能のモジュール１１、およびマトリクスアダプタ（ＭＡ）１２を含む。受信方向（入口側）では、ＴＤＭフレーマ１０は受信した伝送信号の伝送オーバヘッドを終端させる。さらにフレーマは、受信した信号のタイミング再生およびアライメント機能も行う。ＳＡＲモジュール１１は、受信したＴＤＭ信号中のタイムスロットから多重単位を取り出し、これらをセル形式に変換する。またＳＡＲモジュールは、以下に説明するようにアドレス情報を含むセルヘッダを各セルに挿入する。マトリクスアダプタ１２は、スイッチファブリックＳＦのスイッチ要素ＳＥ１−ＳＥｎにセルを分配し、またスケジューリングおよびトラフィック整形のためのトラフィックマネージャを収容している。このようなマトリクスアダプタもまた、イーサネットまたはパケット交換用途で使用されるように市販されている。

さらに、ネットワーク要素は、ＴＤＭシェルフコントローラＴＳＣを含み、これを介してラインカードは、以下により詳細に説明するように構成されることが可能である。またシェルフコントローラは、ＴＤＭフレーマで終端されたオーバヘッド情報を受信する。

ラインカードの送信側（出口側）ＴＩＯ−ＴＸは、図１の右側に示す。送信方向では、マトリクスアダプタ１３が、スイッチマトリクスＳＭからセルを受信し、これらを順序づけて、ＳＡＲモジュール１４に送り込む。ＳＡＲモジュールは、受信したセルから有用なデータを取り出し、これらを多重単位に再組み立てする。ＴＤＭフレーマ１５が、この多重単位を新しく作成したＴＤＭフレームにマッピングしてその先の送信に備える。

前述のように、図１の信号フローは、左から右へ向かっている。同じ長さのフレームに構成されたＴＤＭライン信号が、入力ポートＩで受信される。この実施形態では、ライン信号は、１０Ｇｂｉｔ／ｓの容量を有するＳＴＭ６４信号であることが可能である。ＳＴＭ６４フレームは、６４の高次多重単位ＶＣ−４を含む。あるいは、４×ＳＴＭ１６または１６×ＳＴＭ４、またはその組み合わせの多重化されたライン信号を使用することができる。さらに、ＳＴＳ−１９２に相当するＳＯＮＥＴは、同様にライン信号として使用されることが可能である。いずれの場合にも、交換粒度はＳＴＳ−１として選択され、これは１／３ＳＴＭ１に対応する。しかしながらこれは、内部交換実体（ｉｎｔｅｒｎａｌ ｓｗｉｔｃｈｉｎｇ ｅｎｔｉｔｙ）にすぎず、交換の前にフレーム処理が行われて、例えばＳＴＭ１が３つの独立したＳＴＳ−１として交換できるようにする。実際のフレーム処理は、ＴＤＭフレーマ１０によって行われ、ＴＤＭフレーマは、ＳＴＭ６４フレームのセクションオーバヘッドを終端し、そのＡＵポインタを処理する。

図２に信号構造を概略的に示す。ＴＤＭフレーマ１０の出力は連続ビットストリームであり、さらにフレームに構築されるが、ローカルクロックに同期され、フレームヘッダ（セクションオーバヘッド）が取り出される。多重単位は、各フレーム内の固定タイムスロットに見つけられることになる。ＳＡＲモジュール１１は、このタイムスロットから多重単位を取り出し、ビットストリームを６０Ｂのペイロードセルに分割することによって、これらをセル形式に変換する。ＳＡＲモジュール１１の出力は、６０Ｂのペイロード、４Ｂのアドレスオーバヘッドならびに、フレーミングバイトおよびＣＲＣバイトを含む追加の８Ｂのセルヘッダを持つセル形式を有する。好ましい実施形態では、１０Ｇイーサネット用途には一般的なチップ間のフォーマットまたはバックプレーンのフォーマットである、改良されたＸＡＵＩインタフェース（ＸＡＵＩは「１０ギガビットのアタッチメントユニットインタフェース（ａｔｔａｃｈｍｅｎｔ ｕｎｉｔ ｉｎｔｅｒｆａｃｅ）」を表す）を使用する。ＳＡＲ１１とＭＡ１２の間のＸＡＵＩインタフェースは、４レーンの幅を有するパラレルインタフェースである。４パラレルレーンにわたるセルバイトの分配を、図４に示す。ここでは８バイトのＸＡＵＩセルヘッダは、セルの終わりに位置しており、ＣＲＣ（ｃｙｃｌｉｃ ｒｅｄｕｎｄａｎｃｙ ｃｈｅｃｋ）およびフレーミング（／Ｋ／、／Ｔ／）バイトを含み、これらがセルの終わりを決定する。ＸＡＵＩまたはその変形は、チップ間インタフェースの１つの可能性にすぎず、インタフェースのフォーマットに基づく他のセルを同様に使用することができると理解されたい。

ＭＡ１２、１３とスイッチファブリックＳＦとの間のインタフェースは、９バイトのセルヘッダを有する固有のインタフェースであり、これはさらに、送信側ＭＡ１３にセルの順序を管理するタイムスタンプを含む。

４Ｂのアドレスフィールドは、図３により詳細に示すが、２Ｂのファブリックヘッダと２ＢのＴＤＭヘッダを含む。ファブリックヘッダは、スイッチファブリックによって調べられる。ファブリックヘッダは、セルが向かう出力ポートを示すアドレスを含む。各ラインカードには８つの出力ポートがあるので、ファブリックヘッダは、宛先ＭＡを識別する１１ビットと、その宛先ＭＡによって提供される出力ポートを識別する４ビットを含む。第１のビットは、以下にさらに詳細に説明するように、ユニキャスト接続とマルチキャスト接続を区別するために使用される。ユニキャスト接続の場合には、このビットは「０」に設定される。

ＴＤＭヘッダは、送信側ＳＡＲモジュールによって調べられ、また１６ビットの出口識別子を含む。最下位８ビット（Ｐ１）は、セルが属するタイムスロットを示す。この実施形態のネットワーク要素は、ＳＴＳ−１（Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｐｏｒｔ Ｓｉｇｎａｌレベル１）の粒度で交換するので、１０Ｇ出力信号（ＳＴＭ６４またはＳＴＳ−１９２）では１９２のタイムスロットがある。したがって、８ビットでこれらに十分対処できる（２^８＝２５６）。最上位８ビット（Ｐ０）は、タイムスロットが属する１０Ｇ信号を識別し、セルのペイロードはこれにマッピングされる必要がある。これは、ファブリックヘッダＨ１、Ｈ２の情報を考えると冗長であるように思われることもあるが、マルチキャスト接続が含まれるとき、例えば保護切り替えのために、システムにおいて信号を明確に識別するのに役立つことがわかる。

図１のネットワーク要素のラインカード５０を、図５に示す。ラインカード５０は、光ファイバリンクを接続するための８つのＩ／ＯポートＩＯ１−ＩＯ８を含む。各Ｉ／ＯポートＩＯ１−ＩＯ８には、シリアライザ／デシリアライザ（Ｓｅｒｄｅｓ）に接続されたＥ／Ｏ変換器（電気／光）が備えつけてあり、各方向においてシリアルインタフェースとパラレルインタフェースとの間でデータを変換する。ラインカード５０はさらに２つのフレーマ回路５１ａ、５１ｂを含み、各フレーマ回路５１ａ、５１ｂは、４つのＩ／Ｏポートを提供し、４×１０Ｇの容量を有する。２つのフレーマ回路５１ａ、５１ｂのそれぞれが、同じく４０Ｇの容量を有するＳＡＲモジュール５２ａ、５２ｂに接続され、この２つのＳＡＲモジュール５２ａ、５２ｂのそれぞれはＭＡ５３ａ、５３ｂに接続する。２つのＭＡ５３ａ、５３ｂは、それぞれ４レーン幅のインタフェースを介してスイッチファブリック５８に接続される。ラインカードのすべての機能が双方向性であって、送受信機能を含むことに注意されたい。概略的に示すラインカード５０上の相互接続、ならびに外部ファイバの接続は、好ましくは２つの送信方向に対して別個の物理接続として実装される。

ラインカード５０はさらに、カードコントローラ５５を含み、これは、ハブ回路５４を介して２つのフレーマ回路５１ａ、５１ｂ、およびＳＡＲモジュール５２ａ、５２ｂに接続される。ハブ５４は、ブリッジとして働き、チップインタフェースの場合、異なるタイプを相互に接続する。カードコントローラ５５は、コントローラＴＳＣ（図１参照）までＬＡＮインタフェース（ＧＥ ＬＡＮ）を有する。ハブ５４は、シリアルインタフェースＳＲＩＯおよび多重化されたＴＤＭインタフェースのような追加の外部インタフェースを提供する。ラインカード上の集積回路とハブ５４との間の制御インタフェースとして、コンパクトＰＣＩインタフェース（ｃＰＣＩ）が機能する。

フレーマ回路５１ａ、５１ｂは、受信したライン信号のセクションオーバヘッドを終端させ、ハブ５４を介して制御バイトをカードコントローラ５５に転送する。カードコントローラ５５は、ラインカードを管理し、設定する。しかしながら、シェルフコントローラＴＳＣが、ハブ５４の外部インタフェースを介して直接にフレーマおよびＳＡＲモジュールを管理し、設定して、カードコントローラ５５の機能を引き継ぐことができ、したがってラインカードは、別個のカードコントローラなしで実装されることも可能である。

ＳＡＲは、受信したＴＤＭ信号からのタイムスロットを分割してセルにし、ファブリックアドレスおよびＴＤＭアドレスを割り当てる。これらはカードコントローラ５５によって、または直接ＴＳＣによって設定されたものである。ＭＡは、イーサネット装置では標準的な構成要素であり、セルベースのスイッチファブリック５８と協力して、送信側ＭＡへ相互接続機能を提供し、送信側ＭＡは受信したセルを、宛先インタフェースの４ビットに従って適切な出力ポートに分配する。送受信方向のＭＡおよびスイッチファブリックＳＦは、したがって３段のスイッチマトリクスとして見られることが可能である。このようなスイッチマトリクスは、システム容量に応じて、３段より多くを有することも可能であると理解されたい。

図６は、セルヘッダの形式に関する改良を示す。これは、追加ヘッダのバイトＰ２を含む。さらにバイトＰ３は、ペイロードバイトとして、またはヘッダの拡張として使用されることが可能である。バイトＰ２は、出口同期用の４ビットと、マルチフレーム中のセル番号を示す４ビットとを有する。５００μｓのマルチフレーム、すなわち４つの連続したＳＴＳ−１フレームで、分割が行われる。

図５でわかるように、ＳＴＳ−１伝送セル形式は、セルヘッダに通常の５バイトを、ペイロードに５９バイトを提供するが、ＳＴＳ−１セルトランスポート内には、６バイトの拡張ヘッダおよび５８バイトのペイロードを有するいくつかのセルがある。オーバーヘッドカラム１、２、および３を含む完全なＳＴＳ−１フレームが、ＳＴＳ−１セル伝送のペイロードセクションを通って伝送される。ＳＴＳ−１セル伝送は、マルチフレーム構造を有し、マルチフレーム内の正に第１のセルは、常に固定セル位置（Ｐ４）でＳＴＳ１フレームの開始を伝送する。このセルは、セルヘッダの出口同期セクション内のマーカによって示される。ＳＴＳ−１セル伝送内のマルチフレームの蓄積インターバルの継続時間は、５００μｓである。この時間間隔の間、４×８１０バイト＝３２４０バイトが、図７に示すように伝送されることになる。

時間領域および空間領域中のＴＤＭサブ信号を１つの入力ポートから１つの出力ポートに交換できるようにする上述のアドレスメカニズムに加えて、さらにこの実施形態のネットワーク要素は、ある入力信号を２つ以上の出力ポートに送信する能力を提供する。このような接続は、マルチキャスト接続と呼ばれる。このため、ファブリックヘッダＨ１、Ｈ２は、１５ビットのマルチキャストアドレスに置き換えられ、ファブリックモジュールＳＥ１からＳＥｎおよびＭＡは、あるマルチキャストアドレスを持つセルを適切な出力ポートに交換するように構成される。このようなマルチキャスト接続は、主として保護切り替えに使用され、この場合入力信号は、冗長リンクを通じて送信される必要がある。マルチキャスト接続の場合は、ファブリックヘッダの第１のビットは「１」に設定される。

マルチキャスト交換の例を使用して、図８に示すコントローラの機能および設計についてより詳細に説明する。コントローラＴＳＣは、集信モジュール８１と、保護マネージャ８２と、データプレーンコントローラまたはネットワーク管理設備と通信するための通信コントローラ８６とを含む。これらのモジュールは、ＦＰＧＡ（フィールドゲートプログラマブルアレイ）として実装されることが好ましい。保護マネージャ８２は、保護制御ブロック８３と、接続マップブロック８４と、ファブリックマネージャ８５とを含み、ネットワーク要素においてスイッチ機能の実際の設定および管理を行う。

受信側ラインカードでは、フレーマ１０が、セクションオーバヘッドを終端させ、そこから制御バイトを取り出す。フレーマは、ラインおよびセクションアラーム、ならびに仮想コンテナ（ＶＣ）毎のアラームおよびステータス情報を検出し、自動保護切り替え（ＡＰＳ）バイトＫ１およびＫ２を取り出し、性能管理（ＰＭ）の原型を決定する。これらの情報は、ハブ５４のＴＤＭインタフェースを介してコントローラＴＳＣに転送され、集信モジュール８１によってすべてのラインカードから集約される。保護制御ブロック８３は、これらのデータを評価して、障害または信号低下の場合には、いつ保護切り替えを行う必要があるかを判断し、それに従ってブロック８４の接続マップを設定する。新しい接続を確立する、または既存の接続を切断する接続／切断要求が、通信コントローラ８６で受信され、それによってブロック８４の接続マップを設定する。接続マップ８４は、ファブリックマネージャ８５によって次の方法において実装される：いかなる種類の接続（ユニキャストおよびマルチキャスト）についても、ファブリックマネージャは、ＳＴＳ−１毎に接続タグを付けて受信側ＳＡＲモジュール１１を設定する、すなわち、各特定のＳＴＳ−１のセル毎にどのアドレスが使用されるかを設定する。

スイッチファブリックはセルフルーティングであって、セルの順序を維持するので、マルチキャスト接続のみが、ファブリックマネージャを通して設定される必要がある。これは、マルチキャストアドレス毎にそれぞれのセルがどのポートに進む必要があるかをスイッチ要素がわかるようにスイッチ要素を設定することによって達成される。最終的にファブリックマネージャは、マルチキャストバッファならびにＳＴＳ−１タイムスロットを割り当てるように送信側ＳＡＲモジュールを設定する。単一のＴＤＭアドレスを有するセルが、２つ以上の出力ポートに送信されて、これらのポートで必ずしも同じタイムスロットに終わらないので、直接ラインカードでタイムスロットを設定することが必要である。さらに、バッファにより、単一セルを同じＳＡＲモジュールによって提供される２つ以上の出力にマルチキャストすることも可能になる。

したがって、入口側でセルのアドレスを設定することによって、接続が行われる。ファブリックヘッダＨ１、Ｈ２は宛先ＭＡポートをアドレス指定し、ＴＤＭヘッダＰ０、Ｐ１は、ＳＴＳ−１タイムスロットをアドレス指定する。ファブリックの接続性は、ＴＤＭシェルフコントローラＴＳＣによって評価され、ラインカードの分割および再組み立て（ＳＡＲ）機能にダウンロードされる。ファブリック全体の宛先ヘッダは、パス（ＳＮＣＰ）およびライン交換機能（ＭＳＰ）を考慮して１秒あたり２００回のレート（５ｍｓサイクル）で計算される。５ｍｓ毎に、完全な接続性がラインカードおよびファブリック装置にダウンロードされる。上述のように、ファブリック装置は、マルチキャスト接続に対してのみ設定される必要がある。

ＴＤＭラインカードに加えて、ネットワーク要素はさらにパケットラインカードを装備されることが可能であり、そうしてリアルマルチサービスのスイッチを提供する。このようなマルチサービスのネットワーク要素により、単一の「タイプに依存しない」スイッチマトリクスを使用して、パケットサービスならびに同期ＴＤＭサービスを交換することが可能になる。伝統的には、これらの２種類のトラフィックには全く異なるネットワークが使用されたが、単一ノードへの実装により、単一ネットワークアーキテクチャ内であらゆる種類のサービスを有することが可能になる。これは、ＴＤＭトラフィック用のＴＤＭマトリクスと、パケットトラフィック用のセルマトリクスの両方を有する混合ネットワーク要素と比べると、コストを大幅に節減する。

上記の原理に基づいて、特定の実施形態に様々な変更形態を想定することができることは明らかであろう。

Claims (9)

1. いくつかの入力ポート（Ｉ、ＩＯ１−ＩＯ８）と、いくつかの出力ポート（Ｏ；ＩＯ１−ＩＯ８）と、前記入力ポート（Ｉ、ＩＯ１−ＩＯ８）と前記出力ポート（Ｏ、ＩＯ１−ＩＯ８）を相互に接続するスイッチファブリック（ＳＦ；５８）とを含む時分割多重信号を交換するためのネットワーク要素であって、
   前記スイッチファブリック（ＳＦ；５８）が、固定長のセルを、前記セルのセルヘッダに含まれているアドレス（Ｈ１、Ｈ２、Ｐ０、Ｐ１）に基づいて交換するように構成された１つまたは複数のスイッチモジュール（ＳＥ１−ＳＥｎ）を含むセルベースのスイッチであり、
   前記出力ポート（Ｏ）が、前記スイッチファブリック（ＳＦ；５８）から受信したセルを再組み立てして出力時分割多重信号にするための再組み立て装置（１４；５２ａ、５２ｂ）を含むネットワーク要素において、
   前記入力ポート（Ｉ）が、入力時分割多重信号のタイムスロットを固定長のセルに分割し、各セルにアドレス情報を含むセルヘッダを挿入するための分割装置（１１；５２ａ、５２ｂ）を含み、前記アドレス情報が、前記出力時分割多重信号のタイムスロットをアドレス指定するファブリックアドレス（Ｈ１、Ｈ２）およびＴＤＭアドレス（Ｐ０、Ｐ１）を含み、
   前記スイッチファブリック（ＳＦ；５８）が、前記ファブリックアドレス（Ｈ１、Ｈ２）に従って前記セルを対応する出力ポート（Ｏ；ＩＯ１−ＩＯ８）に交換し、
   前記再組み立て装置（１４；５２ａ、５２ｂ）が、前記ＴＤＭアドレス（Ｐ０、Ｐ１）に従って前記セルを再組み立てする
   ことを特徴とする、ネットワーク要素。
2. スイッチファブリック（ＳＦ；５８）がセルフルーティングである、請求項１に記載のネットワーク要素。
3. 前記スイッチファブリック（ＳＦ；５８）が、いくつかの同一のスイッチ要素（ＳＥ１−ＳＥｎ）を含み、前記ネットワーク要素がさらに、セルをスイッチ要素（ＳＥ１、ＳＥｎ）に分配する少なくとも１つのマトリクスアダプタ（１２；５３ａ、５３ｂ）を含む、請求項１に記載のネットワーク要素。
4. 前記マトリクスアダプタ（１３；５３ａ、５３ｂ）がまた、前記スイッチファブリック（ＳＦ；５８）からセルを受信し、これらのセルのヘッダからの情報に従ってこれらのセルを並べ換え、並べ換えられたセルを対応する出力ポートの再組み立て装置（１４）に転送する、請求項３に記載のネットワーク要素。
5. １つまたは複数の入力ポートおよび１つまたは複数の出力ポートが、ラインカード（５０）上に配置され、前記１つまたは複数の入力ポートおよび出力ポート（ＩＯ１−ＩＯ８）に対応する分割装置（１１）および再組み立て装置（１４）を含む分割および再組み立てモジュール（５２ａ、５２ｂ）と、マトリクスアダプタ（５３ａ、５３ｂ）とを含み、前記ネットワーク要素が複数のこのようなラインカードを含む、請求項３に記載のネットワーク要素。
6. 前記分割装置（１１；５２ａ、５２ｂ）に接続され、各セルにどのアドレス情報を入力するかを前記分割装置（１１；５２ａ、５２ｂ）に設定するように構成されたコントローラ（ＴＳＣ）をさらに含む、請求項１に記載のネットワーク要素。
7. さらにマルチキャスト接続を確立するように構成され、マルチキャスト接続の場合には、前記ファブリックアドレスがマルチキャストアドレスに置き換えられ、前記スイッチファブリックが、前記マルチキャストアドレスに基づいて適切な出力ポートにセルを分配するように設定された、請求項１に記載のネットワーク要素。
8. パケットトラフィック信号を受信し、前記パケットトラフィック信号を固定長のセルに変換するための１つまたは複数のパケットラインカードをさらに含む、請求項１に記載のネットワーク要素。
9. 時分割多重信号を交換する方法であって、
   セルベースのスイッチファブリック（ＳＦ；５８）を介してセルを、各セルに含まれるアドレス情報を使用してネットワーク要素の入力ポートから対応する出力ポート（Ｏ；ＩＯ１−ＩＯ８）に交換するステップと、
   前記スイッチファブリック（ＳＦ；５８）から受信したセルを前記出力ポート（Ｏ）において再組み立てして出力時分割多重信号にするステップと
   を含む方法において、
   前記入力ポート（Ｉ）において、入力時分割多重信号のタイムスロットが、固定長のセルに分割され、各セルにアドレス情報を含むセルヘッダが挿入され、前記アドレス情報が、前記出力時分割多重信号のタイムスロットをアドレス指定するファブリックアドレス（Ｈ１、Ｈ２）およびＴＤＭアドレス（Ｐ０、Ｐ１）を含み、
   前記ファブリックアドレス（Ｈ１、Ｈ２）が、前記スイッチファブリック（ＳＦ、５８）によって使用され、
   前記出力ポート（Ｏ）において、前記ＴＤＭアドレス（Ｐ０、Ｐ１）に従って前記スイッチファブリック（ＳＦ；５８）から受信したセルを再組み立てして、前記出力時分割多重信号にする
   ことを特徴とする、方法。

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