JP2015041894A - Ｄ級増幅器 - Google Patents

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Abstract

【課題】Ｄ級増幅器において高周波ＲＦ領域での振動現象を抑制し、サージ電圧を低減する。【解決手段】Ｄ級増幅回路の電源側に振動吸収回路を接続し、Ｄ級増幅回路と接続した振動吸収回路とによって等価的に振動回路を構成し、振動吸収回路が備える抵抗を振動回路の減衰抵抗とすることによって、振動現象の抑制およびサージ電圧の低減を行う。振動吸収回路は、抵抗とインダクタンスとのＲＬ並列回路で構成される。振動吸収回路およびＤ級増幅回路は振動回路を構成し、振動吸収回路の抵抗は高周波ＲＦ領域において振動回路の減衰抵抗を構成する。【選択図】図１

Description

本発明は、Ｄ級増幅器に関し、特にスイッチング素子で形成されるフルブリッジ回路あるいはハーフブリッジ回路を備えるＤ級増幅器に関する。
スイッチング動作によって直流電源の直流を高周波交流に変換する高周波電源が知られている。この高周波電源として、Ｄ級増幅回路（Class D：IEC国際基準IEC60268-3 4 classes of operation）によるＤ級高周波電源が知られている。
Ｄ級高周波電源は、ＲＦ電力増幅素子でフルブリッジ回路あるいはハーフブリッジ回路を形成し、このＲＦ電力増幅素子をスイッチング素子として一定のデューティー（Duty）のＲＦゲート信号でスイッチング動作することによって直流電源の直流を高周波交流に変換し、得られた高周波交流を高周波進行波電力として負荷に供給する。Ｄ級高周波電源は、パルス駆動モードあるいは連続駆動モードによって出力調整を行う。パルス駆動モードでは、ＲＦゲート信号によってＲＦ電力増幅素子をスイッチング動作させ、ＲＦ出力を出力するＯＮ区間と、スイッチング動作を行わずにＲＦ出力を出力しないＯＦＦ区間の両区間を交互に有する駆動態様であり、ＯＮ区間とＯＦＦ区間の時間比率であるデューティー（Duty）を変えることによって、ＲＦ出力の出力電力を調整する。ＯＮ区間とＯＦＦ区間のデューティーは、パルス制御信号のＯＮ区間とＯＦＦ区間のデューティー（Duty）によって制御することができる。なお、ＲＦは高周波を意味している。
図１１は、従来知られているブリッジ回路構成によるＲＦ帯域のＤ級増幅回路の構成例である。なお、ここでは、ＭＯＳＦＥＴのスイッチング素子によってフルブリッジ回路を構成した例を示している。Ｄ級増幅回路は、配線インダクタンスＬａおよびＤ級増幅回路のパッケージに設けられたリード線のリード線インダクタンスＬｐを介して直流電源部から供給された直流を高周波交流に変換して負荷に供給する。
スイッチング周波数が高くない低周波ＲＦ領域では、ＭＯＳＦＥＴのＯＮ−ＯＦＦ時に発生するサージ電圧を抑制するためにパッケージの外部のリード線間にバイパスコンデンサＣ２を接続している。
バイパスコンデンサＣ２によるサージ電圧抑制は、低周波ＲＦ領域では、ＭＯＳＦＥＴのＯＮ時におけるドレイン−ソース電圧のライズタイム（立ち上がり時間）、およびＭＯＳＦＥＴのＯＦＦ時におけるドレイン−ソース間電圧のフォールタイム（立ち下がり時間）が比較的遅いことや、ＭＯＳＦＥＴの電流変化（di/dt）が小さいことから、ＭＯＳＦＥＴの低周波ＲＦ領域のスイッチング損失が高周波ＲＦ帯域のスイッチング損失よりも大きいことによるものである。
さらに、バイパスコンデンサＣ２を大きく設定することによって、ＭＯＳＦＥＴのスイッチング損失がダイピング抵抗の役割を果たして配線インダクタンスＬａによる共振現象を抑制する効果も奏している。
図１２（ａ）は図１１に示すＤ級増幅回路のＯＮからＯＦＦに切り替わる際の等価回路を示し、図１２（ｂ）は低周波ＲＦ領域のＤ級増幅回路のドレイン−ソース電圧の概略を示している。等価回路中のｒはスイッチング損失を表し、Ｌｐはパッケージのリード線インダクタンスを表し、Ｃｄはパッケージ内のキャパシタンスを表している。
低周波ＲＦ領域では、Ｄ級増幅回路の特性方程式は２次系で表すことができ、減衰係数ζはζ＝ｒ／２・（２Ｃｄ／Ｌｄ）１／２で表される。スイッチング損失ｒはダンピング抵抗として作用し、減衰係数ζを１より大きな値として、図１２（ｂ）に示すように、ＭＯＳＦＥＴのＯＮ−ＯＦＦ切り替え時におけるドレイン−ソース電圧の振動を減衰する。
一方、スイッチング周波数が高い高周波ＲＦ領域では使用されるＭＯＳＦＥＴは高速動作するため、ＭＯＳＦＥＴの電流変化（di/dt）は大きくなる。図１３は高周波ＲＦ領域のＤ級増幅回路の例を示している。なお、図１３中の破線で囲む回路は、後述するスナバ回路を示している。図１４（ａ）は図１３に示す高周波ＲＦ領域のＤ級増幅回路（スナバ回路を除く回路構成）のＯＮからＯＦＦに切り替わる際の等価回路を示し、図１４（ｂ）は高周波ＲＦ領域のＤ級増幅回路（スナバ回路を除く回路構成）のドレイン−ソース電圧の概略を示している。等価回路中のＬａはパッケージ外の配線インダクタンスを表し、Ｌｐはパッケージのリード線インダクタンスを表し、Ｃｄはパッケージ内のキャパシタンスを表している。
高周波ＲＦ領域では、パッケージ内の配線インダクタンスＬｄやキャパシタンスＣｄは無視できない値となるため、パッケージの外部に設けたバイパスコンデンサＣ２ではＭＯＳＦＥＴのドレイン−ソースのサージ電圧を抑制することができない。
また、図１４（ａ）の等価回路が示すように、高速化されたＭＯＳＦＥＴのスイッチング損失は小さく、高周波ＲＦ領域のＤ級増幅回路ではスイッチング損失ｒが存在しないためダンピング抵抗として作用しない。そのため、図１４（ｂ）中のＣ，Ｄに示すようにドレイン−ソース電圧の振動を抑制する効果が得られず、共振現象が継続して発生する。図中のＣはスイッチング素子がオフからオンへ切り替わる時における電圧の振動状態を示し、サージ電圧が発生する。また、図中のＤはスイッチング素子がオンからオフへ切り替わる時における電圧の振動状態を示している。何れの切り替え時においても、発生した振動状態は次の切り替わり時まで継続する。
図１４（ｂ）に示すように、ＭＯＳＦＥＴのドレイン−ソース間にサージ電圧が発生すると、直流交流変換の効率が低下する他、サージ電圧の過電圧によって素子破壊が起こるといった問題が発生する。
パッケージの外部に接続したバイパスコンデンサＣ２ではリード線インダクタンスＬｐやパッケージ内の配線インダクタンスＬｄのサージエネルギーを吸収してＭＯＳＦＥＴへの流入を防ぐことはできない。
高周波ＲＦ領域の対策として、負荷側にアイソレータや３ｄＢカプラなどを付加する他に、パッケージ外部のインダクタンスによる固有振動を抑制するためにＣｓｕとＲｓｕの直列回路からなるＣＲスナバ回路を供給線間に接続する構成が知られている。
また、パッケージ内においてハーフブリッジ回路を構成するスイッチング素子の直列回路に対して並列にバイパスコンデンサを接続し、スイッチング時の電流パルスの発生に対して、供給電圧の電圧低下を回避すると共に、電流ピークによるスイッチング素子の破壊を阻止する構成が知られている（特許文献１）。
図１５はハーフブリッジ回路にバイパスコンデンサを並列接続した構成例を示す図である。バイパスコンデンサＣ３は、ハーフブリッジ回路を構成するスイッチング素子の直列回路に並列接続して構成される。
Ｄ級増幅器のパッケージ内にバイパスコンデンサを設ける構成では、スイッチング素子とバイパスコンデンサによって電流経路が形成され、電流経路中の線路インダクタンスとスイッチング素子の出力キャパシタンスによって発振回路が形成されるという問題があり、プラズマプロセスに対するＤ級増幅器の適用は不適であると指摘されている（特許文献１の段落［0012］）。特許文献１では、バイパスコンデンサを流れる電流経路の長さを制限することによってインダクタンスを小さくし、発振周波数を高周波数にシフトさせることによって減衰を容易とすることが提案されている（特許文献１の段落［0016］）。
特開２００８−２２８３０４号公報 （段落［0012］、段落［0016］）
高周波ＲＦ領域のＤ級増幅器では、ブリッジ回路を形成するスイッチング素子のＯＮ・ＯＦＦ時に発生するサージ電圧や共振現象の問題に対して、従来は前記したように、パッケージ外部にバイパスコンデンサやスナバ回路を接続する対策、あるいはパッケージ内にバイパスコンデンサを接続する対策等が採られている。
しかしながら、パッケージ外部にバイパスコンデンサを設ける対策では、パッケージのリード線インダクタンスＬｐやパッケージ内の配線インダクタンスＬｄのエネルギーを吸収することができないという問題があり、パッケージ外にＣＲスナバ回路を設ける対策では、直流電源が備える平滑コンデンサＣｆ（図１３）の影響によって振動吸収の効果が得られないという問題がある。
Ｄ級増幅器のパッケージ内にバイパスコンデンサを設ける構成において、発振の問題に対して、バイパスコンデンサを流れる電流経路の長さを制限することによってインダクタンスを小さくする構成が提案されているが、Ｄ級増幅器のパッケージ内の電流経路の設計は他の素子との配置等の制限を受けるため自由に設計することが難しいという課題がある。
上記したように、スイッチング素子により形成されるブリッジ回路を備える高周波ＲＦ領域のＤ級増幅器は、振動現象およびサージ電圧の課題を有している。
高周波ＲＦ領域のＤ級増幅器をプラズマ発生装置用のＲＦ電源として使用する場合には、プラズマの未着火状態やＲＦ電源とプラズマ負荷との間の電気長等によって、負荷の有効成分が無い状態となり、回路の減衰係数が小さくなって大きな振動が発生し易くなるため、Ｄ級増幅器の使用が難しくなる場合がある。
そこで、本願発明は前記した従来の問題点を解決し、Ｄ級増幅器において高周波ＲＦ領域での振動現象を抑制し、サージ電圧を低減することを目的とする。
また、Ｄ級増幅器のパッケージ内の電流経路の長さを制限することなく、高周波ＲＦ領域での振動現象を抑制し、サージ電圧を低減することを目的とする。
本願発明は、上記課題に鑑み、Ｄ級増幅回路の電源側に振動吸収回路を接続し、Ｄ級増幅回路と接続した振動吸収回路とによって等価的に振動回路を構成し、振動吸収回路が備える抵抗を振動回路の減衰抵抗とすることによって、振動現象の抑制およびサージ電圧の低減を行うものである。
本願発明のＤ級増幅装置はＤ級増幅回路と振動吸収回路とから構成される。Ｄ級増幅回路は、スイッチング素子の直列回路を少なくとも１つ備えるブリッジ回路と、ブリッジ回路のスイッチング素子の直列回路に対して並列接続されたバイパスコンデンサとをパッケージ内に備え、Ｄ級増幅器の電源入力端に振動吸収回路を接続する。
振動吸収回路は、Ｄ級増幅回路の正電圧側の電源入力端あるいは負電圧側の電源入力端の何れか一方に接続する他、Ｄ級増幅回路の正電圧側および負電圧側の両方の電源入力端に接続してもよい。
振動吸収回路は、抵抗とインダクタンスとのＲＬ並列回路で構成される。接続された振動吸収回路およびＤ級増幅回路は振動回路を構成し、振動吸収回路の抵抗は高周波ＲＦ領域において振動回路の減衰抵抗を構成する。
振動吸収回路を構成するインダクタンスは、振動吸収回路の共振周波数より低い低周波数成分（直流分）をＤ級増幅回路に流す。インダクタンスを介して低周波数成分を流すことによって、振動吸収回路は抵抗分による電力損失を発生することなく低周波数成分（直流成分）をＤ級増幅回路に供給することができる。
他方、振動吸収回路を構成する抵抗又は抵抗とコンデンサのＲＣ直列回路は、振動吸収回路の共振周波数より高い高周波数成分をＤ級増幅回路に流す。振動吸収回路は、抵抗を介してＤ級増幅回路に共振周波数以上の高周波成分（交流成分）を流すことによって、振動吸収回路の抵抗ＲをＤ級増幅回路の振動現象による振動を減衰するダンピング抵抗として作用させることができる。
したがって、本願発明が備える振動吸収回路は、共振周波数成分を含む高周波ＲＦ領域における振動減衰に必要な電力消費に用いる抵抗分を、Ｄ級増幅回路のパッケージの構成を調整することなく、パッケージ外に接続する回路によって実質的に実装することができる。
（振動吸収回路の構成例）
Ｄ級増幅回路が動作状態にあるとき、オン状態のスイッチング素子を経路の一部としてＤ級増幅回路内に電流経路が形成され、この電流経路上の配線インピーダンスおよび並列接続されるバイパスコンデンサによって共振回路が形成される。ここで、配線インピーダンスは、配線インダクタンスおよびスイッチング素子のドレイン−ソース間のキャパシタンスの直列回路で表される。
Ｄ級増幅回路に接続される振動吸収回路の抵抗は、Ｄ級増幅回路内で形成される共振回路に対して等価的に並列接続して振動回路を構成する。抵抗は振動回路の減衰抵抗を構成し、高周波ＲＦ領域の振動現象を抑制し、サージ電圧を低減する。
振動吸収回路を構成する抵抗の抵抗値はバイパスコンデンサの値をパラメータとして設定される。より詳細には、振動吸収回路の抵抗と、Ｄ級増幅回路のバイパスコンデンサと、Ｄ級増幅回路の配線インダクタンスおよびスイッチング素子のキャパシタンスの直列回路から成る配線インピーダンスとで等価的にＲＬＣ並列回路で表される２次振動系の振動回路において、振動吸収回路の抵抗の値は、減衰係数と共振周波数との積をバイパスコンデンサの値で除した値に基づいて設定することができる。
振動回路の共振周波数は、ブリッジ回路の各アームの配線インピーダンスを構成する配線インダクタンスおよびスイッチング素子のキャパシタンスの積の平方根の逆数の値である。
（Ｄ級増幅回路）
Ｄ級増幅回路を構成するスイッチング素子のブリッジ回路は、２つのスイッチング素子の直列回路で形成されるハーフブリッジ回路とする他、２つのスイッチング素子の直列回路を並列接続して形成されるフルブリッジ回路とすることができる。
ハーフブリッジ回路およびフルブリッジ回路の何れのブリッジ回路においても、スイッチング素子のオン動作時の電流経路上には同様の共振回路が形成されるため、振動吸収回路を接続した本願発明のＤ級増幅装置は同様の作用を奏する。
以上説明したように、本願発明のＤ級増幅装置によれば、Ｄ級増幅器において高周波ＲＦ領域での振動現象を抑制し、サージ電圧を低減することができ、また、Ｄ級増幅器のパッケージ内の電流経路の長さを制限することなく、高周波ＲＦ領域での振動現象を抑制し、サージ電圧を低減することができる。
本願発明のＤ級増幅装置の第１の構成例を説明するための図である。 本願発明のＤ級増幅装置の第２の構成例を説明するための図である。 本願発明のＤ級増幅装置の第３の構成例を説明するための図である。 本願発明の振動吸収回路の構成例を示す図である。 本願発明の振動吸収回路およびＤ級増幅回路を説明するための回路構成図である。 本願発明の振動吸収回路のＬおよびＲの設定を説明するためのフローチャートである。 本願発明の振動吸収回路およびＤ級増幅回路における周波数関係を示している。 従来構成の実施例を説明するための図である。 本願発明の第１の実施例を説明するための図である。 本願発明の第２の実施例を説明するための図である。 従来知られているブリッジ回路構成によるＲＦ帯域のＤ級増幅回路の構成例である。 Ｄ級増幅回路の等価回路、および低周波ＲＦ領域のＤ級増幅回路のドレイン−ソース電圧の概略を示す図である。 高周波ＲＦ領域のＤ級増幅回路例を示す図である。 高周波ＲＦ領域のＤ級増幅回路の等価回路、および高周波ＲＦ領域のＤ級増幅回路のドレイン−ソース電圧の概略を示す図である。 ハーフブリッジ回路にバイパスコンデンサを並列接続した構成例を示す図である。
以下、本願発明の実施の形態について、図を参照しながら詳細に説明する。
以下では、本願発明のＤ級増幅装置について、図１〜３を用いてＤ級増幅装置の構成例を示し、図４を用いて本願発明の振動吸収回路の概略構成を示し、振動吸収回路のＬ，Ｒ、およびバイパスコンデンサＣの設定例について図５〜７を用いて示し、図８〜図１０を用いて実施例を示す。
［Ｄ級増幅装置の構成例］
（Ｄ級増幅装置の第１の構成例）
図１は本願発明のＤ級増幅装置の第１の構成例を説明するための図である。図１において、Ｄ級増幅装置１は、Ｄ級増幅回路２Ａと、Ｄ級増幅回路２Ａの電源入力端に接続された振動吸収回路３とを備える。
Ｄ級増幅回路２Ａは、スイッチング素子２ａとスイッチング素子２ｂの直列回路とスイッチング素子２ｃとスイッチング素子２ｄの直列回路とによって構成されるフルブリッジ回路と、２つの直列回路に対して並列接続されたバイパスコンデンサＣとを備え、これらを同一のパッケージ内に設けた構成とする。
スイッチング素子２ａ〜２ｄは例えばＭＯＳＦＥＴによって構成することができ、図示しない制御回路からの制御信号に基づくオン・オフ制御によって、負荷５に対する電流経路を切り替える。例えば、スイッチング素子２ａとスイッチング素子２ｄをオン状態とし、スイッチング素子２ｂとスイッチング素子２ｃをオフ状態とすることによって、Ｄ級増幅回路２Ａから負荷５に向かう矢印Ａで示す方向の電流経路が形成され、逆に、スイッチング素子２ａとスイッチング素子２ｄをオフ状態とし、スイッチング素子２ｂとスイッチング素子２ｃをオン状態とすることによって、Ｄ級増幅回路２Ａから負荷５に向かう図中の矢印Ｂで示す方向の電流経路が形成される。このスイッチング素子のオン・オフ状態の切り替えによって負荷５に供給する電流方向を反転させる。
Ｄ級増幅回路２Ａは、パッケージ内の基板上に配線を介してスイッチング素子２ａ〜２ｄを配置する構成であるため、配線による配線インピーダンスを有している。配線インピーダンスは、ブリッジ回路を構成する各スイッチング素子において、スイッチング素子の配線が有する配線インダクタンスＬｄとスイッチング素子のキャパシタンスＣｄの直列回路で表すことができる。スイッチング素子のキャパシタンスＣｄは、ＭＯＳＦＥＴの場合にはドレイン−ソース間のキャパシタンス分である。
振動吸収回路３はＤ級増幅回路２Ａと直流電源４との間に接続され、直流電源４の直流電流をＤ級増幅回路２Ａに供給する。振動吸収回路３は、抵抗ＲとインダクタンスＬとのＲＬ並列回路で構成される。
振動吸収回路３と接続するＤ級増幅回路２Ａの電源入力端にはリード線が設けられ、図中ではリード線のインダクタンス成分をリード線インダクタンスＬｐで表している。
直流電源４は、交直変換で得られる直流をＤ級増幅装置２Ａに供給する電源である。直流電源４は、交流源４ａと、交直変換によって直流を出力するＡＣ／ＤＣコンバータ４ｂと、ＡＣ／ＤＣコンバータ４ｂの直流出力から高周波数成分を除くローパスフィルタ４ｃとを備える。図示する直流電源の構成は一例であり、この構成に限られるものではない。
（Ｄ級増幅装置の第２の構成例）
図２は本願発明のＤ級増幅装置の第２の構成例を説明するための図である。第１の構成例のＤ級増幅装置１Ａは、Ｄ級増幅回路２Ａにおいてスイッチング素子２ａ〜２ｄをフルブリッジ構成とする構成であるのに対して、第２の構成例のＤ級増幅装置１Ｂは、Ｄ級増幅回路２Ｂにおいてスイッチング素子２ａ、２ｂの直列回路によってハーフブリッジ構成とする構成である。
Ｄ級増幅回路２Ｂは、スイッチング素子２ａとスイッチング素子２ｂの直列回路とコンデンサ２ｅ，２ｆの直列回路によって構成されるハーフブリッジ回路と、スイッチング素子の直列回路に対して並列接続されたバイパスコンデンサＣとを備え、これらを同一のパッケージ内に設けた構成とする。
直列接続されたスイッチング素子２ａ、２ｂは例えばＭＯＳＦＥＴによって構成することができ、図示しない制御回路からの制御信号に基づくオン・オフ制御によって、負荷５を流れる電流経路を切り替える。例えば、スイッチング素子２ａをオン状態とし、スイッチング素子２ｂをオフ状態とすることによって、コンデンサ２ｆを介してＤ級増幅回路２Ｂから負荷５に向かう図中の矢印Ａで示す方向の電流経路が形成され、逆に、スイッチング素子２ａをオフ状態とし、スイッチング素子２ｂをオン状態とすることによって、コンデンサ２ｅを介してＤ級増幅回路２Ｂから負荷５に向かう図中の矢印Ｂで示す方向の電流経路が形成される。このスイッチング素子のオン・オフ状態の切り替えによって負荷５に供給する電流方向を反転させる。
その他の振動吸収回路３，直流電源４，負荷５、およびリード線インダクタンスＬｐの構成は、図１に示したＤ級増幅装置２Ａの構成と同様である。
（Ｄ級増幅装置の第３の構成例）
図３は本願発明のＤ級増幅装置の第３の構成例を説明するための図である。第３の構成例のＤ級増幅装置１Ｃは、第１の構成例のＤ級増幅装置１Ａの構成あるいは第２の構成例のＤ級増幅装置１Ｂにおいて、振動吸収回路３をＤ級増幅回路の正電圧側の電源入力端と負電圧側の電源入力端の両方に接続する構成である。
振動吸収回路３ＡはＤ級増幅回路２Ａの正電圧側の電源入力端と直流電源４の正電圧側との間に接続され、振動吸収回路３ＢはＤ級増幅回路２Ａの負電圧側の電源入力端と直流電源４の負電圧側との間に接続され、直流電源４の直流電流をＤ級増幅回路２Ａに供給する。図１に示す第１の構成の振動吸収回路３を構成するＲＬ並列回路を抵抗ＲとインダクタンスＬで構成する場合、第３の振動吸収回路３Ａ，３Ｂによって同様に振動抑制特性を作用させるには、振動吸収回路３Ａおよび振動吸収回路３Ｂは抵抗Ｒ／２とインダクタンスＬ／２とのＲＬ並列回路で構成する。
また、振動吸収回路３とＤ級増幅回路２Ａの電源入力端とを接続するリード線のリード線インダクタンスはそれぞれＬｐ／２としている。
その他の直流電源４，負荷５の構成は、図１に示したＤ級増幅装置２Ａの構成と同様である。
［振動吸収回路の構成］
図４は振動吸収回路３の構成例を示すものである。振動吸収回路３は、Ｄ級増幅回路の正電圧側の電源入力端あるいは負電圧側の電源入力端の何れか一方に接続する他、Ｄ級増幅回路の正電圧側および負電圧側の両方の電源入力端に接続することができる。
図４は振動吸収回路３を抵抗ＲとインダクタンスＬとのＲＬ並列回路で構成する例を示している。以下、振動吸収回路３が抵抗ＲとインダクタンスＬのＲＬ並列回路で構成される場合について説明する。
接続された振動吸収回路およびＤ級増幅回路は振動回路を構成し、振動吸収回路の抵抗は高周波ＲＦ領域において振動回路の減衰抵抗を構成する。
本願発明のＤ級増幅装置は、Ｄ級増幅回路の共振現象の発生を抑制すると共に、振動現象の減衰を促すために、Ｄ級増幅回路内に抵抗分を等価的に導入する。本願発明のＤ級増幅装置は、Ｄ級増幅回路内に抵抗分Ｒを導入するために、振動吸収回路を用いてＤ級増幅回路内に直流成分ＩＤＣに加えて交流成分ＩＡＣを供給する。
直流電源が直交変換して得られる直流電流には、直流成分の他にローパスフィルタを通過した交流成分が含まれており、Ｄ級増幅回路の主たる動作は直流成分によって行われる。振動吸収回路３は、直流成分ＩＤＣをＤ級増幅回路に流すと共に、Ｄ級増幅回路内に抵抗分Ｒを導入するために直流成分ＩＤＣに加えて交流成分ＩＡＣを供給する。
振動吸収回路３は、インダクタンスＬを通して振動吸収回路（ＲＬ並列回路）の共振周波数ωｏ（＝Ｒ／Ｌ）より低い低周波数成分（直流分）をＤ級増幅回路に流し、抵抗Ｒを通して振動吸収回路の共振周波数ωｏより高い高周波数成分をＤ級増幅回路に流す。
振動吸収回路３はインダクタンスＬを通して振動吸収回路３の共振周波数ωｏ（＝Ｒ／Ｌ）より低い低周波数成分（直流成分）をＤ級増幅回路２に流す。インダクタンスＬを介して低周波数成分を流すことによって、振動吸収回路３は抵抗Ｒによる電力損失を発生することなく低周波数成分（直流成分）をＤ級増幅回路２に供給することができる。
他方、振動吸収回路３の抵抗Ｒは、振動吸収回路３の共振周波数ωｏより高い高周波数成分をＤ級増幅回路２に流し、振動吸収回路３は抵抗Ｒを介してＤ級増幅回路２に共振周波数ωｏ以上の高周波成分（交流成分）を流す。
Ｄ級増幅回路２は、Ｄ級増幅回路における共振周波数を含む高周波ＲＦ領域の駆動周波数ωで駆動する。ここで、振動吸収回路３からＤ級増幅回路２に供給する高周波成分の帯域を、Ｄ級増幅回路２の駆動周波数ωの高周波ＲＦ領域を含む帯域とすることで、振動吸収回路３の抵抗ＲをＤ級増幅回路の振動現象による振動を減衰するダンピング抵抗として作用させる。
これによって、振動吸収回路３は、Ｄ級増幅回路における共振周波数を含む高周波ＲＦ領域において振動減衰に必要な電力消費に用いる抵抗分Ｒを、パッケージ内に納められたＤ級増幅回路２内の配線等の構成を調整することなく、パッケージ外に接続する振動吸収回路によって実質的に実装することができる。
また、振動吸収回路３の抵抗Ｒは、Ｄ級増幅回路においてはＤ級増幅回路の共振振動の共振周波数成分を含む高周波数成分に対して振動を減衰させるダンピング抵抗として作用するが、振動吸収回路においては直流成分に対して電力損失を発生しない。
したがって、本願発明の振動吸収回路３は、Ｄ級増幅回路の共振周波数成分を含む高周波ＲＦ領域における駆動周波数において、振動減衰に必要な電力消費に用いる抵抗分をパッケージ内のＤ級増幅回路の配線等の構成を調整することなく、パッケージ外に接続する振動吸収回路によって実質的に実装することができる。
［振動吸収回路のＬ，ＲおよびバイパスコンデンサＣの設定例］
振動吸収回路のＬ，ＲおよびバイパスコンデンサＣの設定例について説明する。
振動吸収回路のＬ，Ｒの値は回路シミュレーションによって設定する他、近似により求めた等価回路について暫定値を算定し、この暫定値を初期値として回路シミュレーションによって設定を行う。以下、近似により求めた等価回路に基づく暫定値の算定例について説明する。
（設定例：リード線インピーダンスＬｐが無視できる周波数領域）
設定例は、リード線インピーダンスＬｐが無視できる周波数領域での設定例である。図５は振動吸収回路およびＤ級増幅回路を説明するための回路構成図および等価回路である。
図５（ａ）は、スイッチング素子を全てオフ状態として場合を示している。また、Ｄ級増幅装置をプラズマ発生装置に対するＲＦ電源として使用する場合には負荷５はプラズマ負荷となる。負荷５は、プラズマが未着火状態の時には負荷は開放状態（オープン状態）となって有効成分は０になる。また、Ｄ級増幅装置とプラズマ発生装置の電極との間の電気長によっては、Ｄ級増幅回路２は負荷が開放状態（オープン状態）あるいは短絡状態（ショート状態）になる。
なお、Ｄ級増幅回路２が動作状態にあるときには、オン状態のスイッチング素子を介してＤ級増幅回路内に電流経路が形成され、電流経路上の配線インピーダンスおよび並列接続されるバイパスコンデンサによって共振回路が形成される。配線インピーダンスは、配線インダクタンスＬｄおよびスイッチング素子のドレイン−ソース間のキャパシタンスＣｄの直列回路を含む。
図５（ｂ）は、図５（ａ）の回路構成において振動吸収回路３とＤ級増幅回路２の等価回路を示している。なお、ここでは、駆動周波数をωとし、振動吸収回路の抵抗およびインダクタンスをＲ，Ｌとし、リード線インダクタンスをＬｐとしたとき、ω・Ｌ≫ω・Ｌｐ、Ｒ≫ω・Ｌｐと選定することによって、リード線インダクタンスＬｐを省略することができる。図５（ａ）の回路構成の負荷の有効成分が無い状態（開放状態）が、図５（ｂ）で示す等価回路の減衰係数が一番小さく、大きい振動が発生する条件である。
図５（ｂ）の等価回路において、振動吸収回路３の抵抗Ｒは、Ｄ級増幅回路２で形成される共振回路に対して等価的に並列接続して振動回路を構成する。抵抗は振動回路の減衰抵抗を構成し、高周波ＲＦ領域の振動現象を抑制し、サージ電圧を低減する。
振動吸収回路３を構成する抵抗Ｒの抵抗値はバイパスコンデンサＣの値をパラメータとして設定される。より詳細には、振動吸収回路３の抵抗Ｒと、Ｄ級増幅回路２のバイパスコンデンサＣと、Ｄ級増幅回路２の配線インダクタンスＬｄおよびスイッチング素子のキャパシタンスＣｄの直列回路から成る配線インピーダンスとで等価的にＲＬＣ並列回路で表される２次振動系の振動回路（図５（ｂ））において、振動吸収回路３の抵抗Ｒの抵抗値は、減衰係数ζと共振周波数ωｎとの積をバイパスコンデンサＣの値で除した値に基づいて設定することができる。
振動回路の共振周波数ωｎは、Ｄ級増幅回路を構成するブリッジ回路の各アームの配線インピーダンスを構成する配線インダクタンスＬｄおよびスイッチング素子のキャパシタンスＣｄの積（Ｌｄ・Ｃｄ）の平方根（Ｌｄ・Ｃｄ）１／２の値である。
上記関係は、図５（ｂ）の等価回路について得られる４次の特性方程式Ｆに対して、
Figure 2015041894
 Ｃ≫Ｃｄ …（２）
Ｌ≫Ｌｄ …（３）
の条件、および駆動周波数ωについて、
ωo＝Ｒ／Ｌ≫ω …（４）
ω≪１／（Ｃ・Ｒ）＝ωｍ …（５）
の条件を適用させることによって以下の２次の特性方程式に近似させることができる。
なお、ωoは振動吸収回路（ＲＬ並列回路）の共振周波数であり、ωｍは振動吸収回路のＲとバイパスコンデンサＣの直列回路の共振周波数である。また、ωは駆動周波数でありωｎは振動吸収回路とフルブリッジ回路とからなる振動回路の共振周波数である。
Figure 2015041894
ここで、２次振動系の一般式は以下の式（７）で表される。
Figure 2015041894
式（６）と式（７）において係数を比較することによって、振動回路の共振周波数ωｎ，減衰係数ζは、
Figure 2015041894
Figure 2015041894
 となる。
また、振動吸収回路の抵抗Ｒは以下の式（１０）で表される。
Figure 2015041894
振動吸収回路の抵抗Ｒの値は、式（８）〜（１０）に基づいて配線インダクタンスＬｄ、スイッチング素子のキャパシタンスＣｄおよびバイパスコンデンサＣから求めることができる。減衰係数ζは、１よりも小さい値とすることによって振動を減衰させることができ、例えば０．０５〜０．８程度を目安として定めることができる。
一例として駆動周波数ωがｆ＝４０．６８ＭＨｚのフルブリッジ回路の場合を挙げる。
既知の定数としては、
Ｌ＝３００ｎＨ
Ｃ＝７２０ρＦ
Ｌｄ＝２０ｎＨ
Ｃｄ＝１２５ρＦ
とし、
ζ＝０．５とすると、減衰抵抗Ｒは２．２Ωとなる。
また、周波数の条件は、
R/(2πL)≪ｆ≪1/(2πCR)
＝１．２ＭＨz≪４０．６８ＭＨｚ＜（ｆn＝100ＭＨz）≪１００００ＭＨｚ
を満たしている。
Ｌ，Ｒを未知とし、Ｌｄ，Ｃｄ，およびＣを既知とし、ｋ１，ｋ２、およびζをパラメータとし、未知のＬおよびＲを設定する例について図６のフローチャートを用いて説明する。
前記した２次の振動系に基づいて定めるために、
Ｃ≫Ｃｄ …（２）
Ｌ≫Ｌｄ …（３）
ωo＝Ｒ／Ｌ≫ω …（４）
ω≪１／（Ｃ・Ｒ）＝ωｍ …（５）
の設定条件とし、共振周波数ωｎと減衰係数ζを
Figure 2015041894
Figure 2015041894
 で定まるものとする（S1）。
設定条件（４），（５）をパラメータｋ１，ｋ２を用いて以下の式で表す(S2)。
Figure 2015041894
Figure 2015041894
パラメータｋ１，ｋ２，ζ（＝１／２ｋ１）を定め（S3）、バイパスコンデンサＣの値を定める。なお、バイパスコンデンサＣの値は、Ｄ級増幅回路に求められる設計条件に基づいて設定される（S4）。
共振周波数ωｎの式（８）および減衰係数ζの式（９）に、パラメータｋ１，ｋ２およびバイパスコンデンサＣの値を代入することによって振動吸収回路の抵抗ＲおよびインダクタンスＬを算出し(S5)、Ｄ級増幅装置のＬ，Ｃ，Ｒを設定する（S6）。なお、S4において振動吸収回路のインダクタンスＬが予め定められている場合には、S5において、振動吸収回路の抵抗ＲおよびバイパスコンデンサＣを算出してもよい。
なお、図７は設定例における周波数関係を示している。図７（ａ）は振動吸収回路における周波数関係を示している。振動吸収回路（ＲＬ並列回路）の共振周波数ωｏより低い直流成分は振動吸収回路のインダクタンスＬを通してＤ級増幅回路に供給され、共振周波数ωｏより高い交流成分は振動吸収回路の抵抗Ｒを通してＤ級増幅回路に供給される。
また、図７（ｂ）はＤ級増幅回路での周波数関係を示している。駆動周波数ωは、スイッチング素子の切り替え動作の周期に基づいて定まり、前記したようにＲ／Ｌ≪ω≪１／ＣＲ、およびＲ≫ω・Ｌｐの条件を満たす周波数範囲である。
［実施例］
以下、本願発明の実施例について説明する。以下では、本願発明の第１の実施例および第２の実施例と、従来構成の実施例とを比較し、本願発明の構成による高周波ＲＦ領域での振動現象の抑制、およびサージ電圧の低減の効果を説明する。
各実施例の駆動周波数および回路定数は以下の通りとする。
駆動周波数ｆ＝４０ＭＨｚ
振動吸収回路のインダクタンスＬ＝３００nＨ
バイパスコンデンサＣ＝０ｐＦ（開放）（従来構成の実施例）
＝１μＦ（本願発明の第１の実施例）
＝７２０ｐＦ（本願発明の第２の実施例）
Ｄ級増幅回路の配線インダクタンスＬｄ＝１０ｎＨ
Ｄ級増幅回路のキャパシタンスＣｄ＝１２５ｐＦ
振動吸収回路の抵抗Ｒ＝∞（開放）（従来構成の実施例）
＝１．５Ω（本願発明の第１の実施例）
＝１．５Ω（本願発明の第２の実施例）
負荷インピーダンス＝２６＋ｊ１５Ω
（従来構成による実施例）
従来構成の実施例による直流電圧Ｖｄｄ、およびドレイン−ソース電圧Ｖｄｓについて図８を用いて説明する。ここで示す実施例は、本願発明の振動吸収回路およびバイパスコンデンサを備えない従来構成による例である。
従来構成による実施例において、Ｄ級増幅回路に印加される直流電圧Ｖｄｄおよびドレイン−ソース電圧Ｖｄｓを示し、図８（ａ），（ｃ）は直流電圧Ｖｄｄを示し、図８（ｂ），（ｄ）はドレイン−ソース電圧Ｖｄｓを示し、図８（ｃ），（ｄ）はゲート信号がオン状態からオフ状態への変化前後の状態を拡大して示している。なお、図８に示す矩形状の駆動信号および正弦波状の振動信号の周期は、説明上から模式的に示すものであって、実際の周期を示すものではない。
直流電圧Ｖｄｄは、ブリッジ回路にゲート信号が印加されるオン区間では一定電圧を示し、ゲート信号がオン状態からオフ状態に切り替わった後は、図８（ａ），（ｃ）に示すように振動が発生する。
ゲート信号が印加されるオン区間では、矩形状の駆動信号がスイッチング素子に印加され、スイッチング素子の切り換え動作が行われる。ドレイン−ソース電圧Ｖｄｓは、駆動信号の印加によって矩形状の周期信号となる。
ゲート信号がオフ状態に切り替わった後には、スイッチング素子の切り換え動作を停止するために、駆動信号の印加は停止される。この駆動信号の停止によって、ドレイン−ソース電圧Ｖｄｓの周期信号が停止することが望ましい。しかしながら、従来構成では振動吸収回路およびバイパスコンデンサを設けないため、ゲート信号をオフ状態とするオフ区間においても自己励振によってドレイン−ソース電圧Ｖｄｓの振動が継続する。ドレイン−ソース電圧Ｖｄｓの振動が継続した場合には、オフ区間においてもスイッチング素子の切り換え動作が停止することなく継続して行われる場合があり、正常なスイッチング動作が行われないことになる。
（本願発明の第１の実施例）
本願発明の第１の実施例による直流電圧Ｖｄｄ、およびドレイン−ソース電圧Ｖｄｓについて図９を用いて説明する。ここで示す実施例は、本願発明の振動吸収回路およびバイパスコンデンサを備え、上記したように、振動吸収回路の抵抗Ｒを１．５Ωとし、バイパスコンデンサＣを１μＦとした場合を示している。
本願発明の第１の実施例において、Ｄ級増幅回路に印加される直流電圧Ｖｄｄおよびドレイン−ソース電圧Ｖｄｓを示し、図９（ａ），（ｃ）は直流電圧Ｖｄｄを示し、図９（ｂ），（ｄ）はドレイン−ソース電圧Ｖｄｓを示し、図９（ｃ），（ｄ）はゲート信号がオン状態からオフ状態への変化前後の状態を拡大して示している。なお、図９に示す矩形状の駆動信号および正弦波状の振動信号の周期は、説明上から模式的に示すものであって、実際の周期を示すものではない。
直流電圧Ｖｄｄは、ブリッジ回路にゲート信号が印加されるオン区間では一定電圧を示し、ゲート信号がオン状態からオフ状態に切り替わった後は、図９（ａ），（ｃ）に示すように振動変動するものの、振動の振幅は従来構成の場合と比較して小さく、所定の時定数で減衰する。
ゲート信号が印加されるオン区間では、矩形状の駆動信号がスイッチング素子に印加され、スイッチング素子の切り換え動作が行われる。ドレイン−ソース電圧Ｖｄｓは、駆動信号の印加によって矩形状の周期信号となる。ゲート信号がオフ状態に切り替わった後、駆動信号の印加は停止される。この駆動信号を停止した際、ドレイン−ソース電圧Ｖｄｓにはサージ電圧が発生するが、発生するサージ電圧は従来構成で発生する周期信号と比較して振幅は小さく、所定の時定数で減衰する。
これにより、ドレイン−ソース電圧Ｖｄｓの振動は継続することなく低減され、ゲート信号がオフ区間においてスイッチング素子の切り換え動作は停止し、正常なスイッチング動作が行われる。
（本願発明の第２の実施例）
本願発明の第２の実施例による直流電圧Ｖｄｄ、およびドレイン−ソース電圧Ｖｄｓについて図１０を用いて説明する。ここで示す実施例は、本願発明の振動吸収回路およびバイパスコンデンサを備え、上記したように、振動吸収回路の抵抗Ｒを１．５Ωとし、バイパスコンデンサＣを７２０ｐＦとした場合を示している。
本願発明の第２の実施例において、Ｄ級増幅回路に印加される直流電圧Ｖｄｄおよびドレイン−ソース電圧Ｖｄｓを示し、図１０（ａ），（ｃ）は直流電圧Ｖｄｄを示し、図１０（ｂ），（ｄ）はドレイン−ソース電圧Ｖｄｓを示し、図１０（ｃ），（ｄ）はゲート信号がオン状態からオフ状態への変化前後の状態を拡大して示している。なお、図１０に示す矩形状の駆動信号および正弦波状の振動信号の周期は、説明上から模式的に示すものであって、実際の周期を示すものではない。
直流電圧Ｖｄｄは、ブリッジ回路にゲート信号が印加されるオン区間では一定電圧を示し、ゲート信号がオン状態からオフ状態に切り替わった後は、図１０（ａ），（ｃ）に示すように、振動の振幅は本願発明の第１の実施例と比較して小さく、より小さい時定数で減衰し安定している。
ゲート信号が印加されるオン区間では、矩形状の駆動信号がスイッチング素子に印加され、スイッチング素子の切り換え動作が行われる。ドレイン−ソース電圧Ｖｄｓは、駆動信号の印加によって矩形状の周期信号となる。ゲート信号がオフ状態に切り替わった後、駆動信号の印加は停止される。この駆動信号を停止した際、ドレイン−ソース電圧Ｖｄｓにはサージ電圧が発生するが、発生するサージ電圧は本願発明の第１の実施例のサージ電圧と比較して振幅は小さく、より小さい時定数で減衰する。
これにより、ドレイン−ソース電圧Ｖｄｓの振動は、第１の実施例よりさらに低減され、ゲート信号がオフ区間においてスイッチング素子の切り換え動作は停止し、正常なスイッチング動作が行われる。
本願発明の第１の実施例および第２の実施例によれば、バイパスコンデンサを接続したＤ級増幅回路において、所定の回路定数の振動吸収回路を接続することによって、サージ電圧を低減し、振動を有効に減衰させることができる。
なお、上記実施の形態及び変形例における記述は、本願発明に係るＤ級増幅器の一例であり、本願発明は各実施の形態に限定されるものではなく、本願発明の趣旨に基づいて種々変形することが可能であり、これらを本願発明の範囲から排除するものではない。
本願発明のＤ級増幅器は、プラズマ負荷に対する電力供給に適用することができる、半導体、液晶、太陽光パネル等の薄膜を製造する成膜装置、レーザ発振器等に適用することができる。
１，１Ａ，１Ｂ，１Ｃ Ｄ級増幅装置
２，２Ａ，２Ｂ Ｄ級増幅回路
２ａ−２ｄ スイッチング素子
２ｅ，２ｆ コンデンサ
３，３Ａ，３Ｂ 振動吸収回路
４ 直流電源
４ａ 交流源
４ｂ コンバータ
４ｃ ローパスフィルタ
５ 負荷
Ｃ バイパスコンデンサ
Ｃ２，Ｃ３ バイパスコンデンサ
Ｃｄ キャパシタンス
Ｃｆ 平滑コンデンサ
ＩＡＣ 交流成分
ＩＤＣ 直流成分
ｋ１，ｋ２，ｋ３，ｋ４ パラメータ
Ｌ インダクタンス
Ｌａ 配線インダクタンス
Ｌｄ 配線インダクタンス
Ｌｐ リード線インダクタンス
ｒ スイッチング損失
Ｒ 抵抗
Ｖｄｄ 直流電圧
Ｖｄｓ ドレイン−ソース電圧
ζ 減衰係数
ω 駆動周波数
ωｎ 共振周波数
ωｍ 共振周波数
ωｏ 共振周波数
さらに、バイパスコンデンサＣ２を大きく設定することによって、ＭＯＳＦＥＴのスイッチング損失がダンピング抵抗の役割を果たして配線インダクタンスＬａによる共振現象を抑制する効果も奏している。
［実施例］
以下、本願発明の実施例について説明する。以下では、本願発明の第１の実施例および第２の実施例と、従来構成の実施例とを比較し、本願発明の構成による高周波ＲＦ領域での振動現象の抑制、およびサージ電圧の低減の効果を説明する。
本発明のＤ級増幅器は、プラズマ負荷に対する電力供給に適用することができる。半導体、液晶、太陽光パネル等の薄膜を製造する成膜装置、レーザ発振器等に適用することができる。

Claims (5)

  1. スイッチング素子の直列回路を少なくとも１つ備えるブリッジ回路と、前記スイッチング素子の直列回路に対して並列接続されたバイパスコンデンサとをパッケージ内に備えたＤ級増幅回路と、
    前記Ｄ級増幅器の電源入力端に接続された振動吸収回路とを備え、
    前記振動吸収回路は、抵抗とインダクタンスとのＲＬ並列回路で構成され、
    前記振動吸収回路および前記Ｄ級増幅回路が構成する振動回路において、前記振動吸収回路の抵抗は減衰抵抗を構成することを特徴とする、Ｄ級増幅装置。
  2. 前記振動吸収回路を構成する抵抗は、前記Ｄ級増幅回路の動作中において、前記Ｄ級増幅回路内の配線インピーダンスおよび前記バイパスコンデンサで構成される振動回路に対して等価的に並列接続された減衰抵抗を構成することを特徴とする、請求項１に記載のＤ級増幅装置。
  3. 前記振動吸収回路を構成する抵抗の抵抗値は前記バイパスコンデンサの値をパラメータとして設定されることを特徴とする、請求項２に記載のＤ級増幅装置。
  4. 前記振動吸収回路を構成する抵抗の抵抗値は、前記抵抗と前記バイパスコンデンサと配線インダクタンスおよびスイッチング素子のキャパシタンスの直列回路とから成る前記配線インピーダンスとの並列回路で表される２次振動系の振動回路において、減衰係数と共振周波数との積を前記バイパスコンデンサの値で除した値に基づく値であり、
    前記振動回路の共振周波数は、ブリッジ回路の各アームの配線インピーダンスを構成する配線インダクタンスおよびスイッチング素子のキャパシタンスの積の平方根の値であることを特徴とする、請求項２に記載のＤ級増幅装置。
  5. 前記ブリッジ回路は、２つのスイッチング素子の直列回路で形成されるハーフブリッジ回路、又は２つのスイッチング素子の直列回路を並列接続して形成されるフルブリッジ回路であることを特徴とする、請求項２から４の何れか一つに記載のＤ級増幅装置。
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