JP2015022788A5

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Publication number: JP2015022788A5
Application number: JP2014144986A
Authority: JP
Filing date: 2014-07-15
Publication date: 2015-03-12
Anticipated expiration: 2034-07-15

Claims

一組のソリッドステート不揮発性メモリセルに、前記組の中の各メモリセルが書込により関連する初期プログラム状態になるように、データを書込むステップと、
前記組の中の選択されたメモリセルのプログラム状態のドリフトを検出するステップと、
前記選択されたメモリセルを部分的に再プログラムして前記選択されたメモリセルを前記関連する初期プログラム状態に戻すステップとを含み、前記組の中の少なくとも１つのその他のメモリセルは部分的に再プログラムされない、方法。
前記一組のソリッドステート不揮発性メモリセルは、各フラッシュメモリセルのフローティングゲートに電荷を蓄積することにより１ページ分のデータを同時に格納することによってプログラムされる一行のフラッシュメモリセルを含む、請求項１に記載の方法。
前記フラッシュメモリセルは各々、２ページ分のデータが前記メモリセルによって格納されるように、マルチレベルセル（ＭＬＣ）として構成される、請求項２に記載の方法。
第１の書込パルス幅を与えることによって、各メモリセルを前記関連する初期プログラム状態にプログラムし、その後第２の書込パルス幅を与えることによって、選択されたメモリセルをその関連するプログラム状態に再プログラムし、前記第２の書込パルス幅は前記第１の書込パルス幅よりも短い、請求項１から請求項３のいずれか１項に記載の方法。
前記プログラム状態のドリフトは、電圧しきい値を選択されたメモリセルに与えることによって検出される、請求項１に記載の方法。
前記プログラム状態のドリフトは、選択されたメモリセルに関連するビットエラーレート（ＢＥＲ）に応じて検出される、請求項１に記載の方法。
前記プログラム状態のドリフトは、選択されたメモリセルが前記関連する初期プログラム状態にプログラムされてから経過した時間に応じて検出される、請求項１に記載の方法。
前記プログラム状態のドリフトは、選択されたメモリセルに関連する温度測定値に応じて検出される、請求項１に記載の方法。
電荷の複数の増分を与えて前記選択されたメモリセルを前記初期プログラム状態にプログラムし、その後、電荷の、より小さい複数の増分を与えて前記選択されたメモリセルを部分的に再プログラムして前記初期プログラム状態に戻す、請求項１から請求項８のいずれか１項に記載の方法。
前記メモリセルは、抵抗ランダムアクセスメモリ（ＲＲＡＭ（登録商標））セル、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）セル、またはスピントルクトランスファーランダムアクセスメモリ（ＳＴＲＡＭ）セルのうちの選択されたいずれか１つである、請求項１から請求項９のいずれか１項に記載の方法。
前記選択されたメモリセルを、再プログラムされたものとして、前記選択されたメモリセルに関連する制御データにマークするステップをさらに含む、請求項１から請求項１０のいずれか１項に記載の方法。
アドレス可能な単位になるように配列されたソリッドステート不揮発性メモリセルのアレイと、
メモリの選択されたアドレス可能単位に、前記選択されたアドレス可能単位の中の各メモリセルが関連する初期プログラム状態を有するように、データを書込むようにされた書込回路と、
前記選択されたアドレス可能単位の中のメモリセルのうちの少なくとも１つのプログラム状態のドリフトを検出するように、かつ、前記選択されたアドレス可能単位の中の全メモリセルよりも少ないメモリセルを部分的に再プログラムして前記関連する初期プログラム状態にすることを前記書込回路に指示するようにされた、部分再プログラミング回路とを備える、装置。
前記選択されたアドレス可能単位は、１行のフラッシュメモリセルであり、前記書込回路は、前記フラッシュメモリセルに電荷の第１の増分を蓄積し移動することによって１ページのデータを前記行に書込み、前記書込回路は、前記電荷の第１の増分よりも小さい電荷の第２の増分を蓄積し移動することによって前記行の前記フラッシュメモリセルを部分的に再プログラムする、請求項１２に記載の装置。
第１の書込パルス幅を与えることによって、各メモリセルを前記関連する初期プログラム状態にプログラムし、その後第２の書込パルス幅を与えることによって、選択されたメモリセルをその関連するプログラム状態に再プログラムし、前記第２の書込パルス幅は前記第１の書込パルス幅よりも短い、請求項１２または請求項１３に記載の装置。
前記プログラム状態のドリフトは、電圧しきい値を選択されたメモリセルに与えることによって検出される、請求項１２に記載の装置。
前記プログラム状態のドリフトは、選択されたメモリセルに関連するビットエラーレート（ＢＥＲ）に応じて検出される、請求項１２に記載の装置。
前記プログラム状態のドリフトは、選択されたメモリセルが前記関連する初期プログラム状態にプログラムされてから経過した時間に応じて検出される、請求項１２に記載の装置。
前記プログラム状態のドリフトは、選択されたメモリセルに関連する温度測定値に応じて検出される、請求項１２に記載の装置。
一単位として消去され割当てられる複数のガーベジコレクション単位（ＧＣＵ）になるように配列された不揮発性フラッシュメモリセルを含むフラッシュメモリアレイと、
選択されたＧＣＵからデータを読出し選択されたＧＣＵにデータを書込み選択されたＧＣＵを消去するようにされた、読出／書込／消去（Ｒ／Ｗ／Ｅ）回路と、
前記選択されたＧＣＵの中のプログラムされた一組のフラッシュメモリセルをプログラミングドリフトが生じたものであると識別し、かつ、前記プログラムされた一組のフラッシュメモリセルを部分的に再プログラムすることで電荷を前記メモリセルに移動させて前記メモリセルを前記選択されたＧＣＵの消去を挟まずにその初期プログラム状態に戻すことを前記Ｒ／Ｗ／Ｅ回路に指示する、部分再プログラミング回路とを備える、装置。
前記部分再プログラミング回路はさらに、前記部分的に再プログラムする動作の前に１つ以上の電圧しきい値を前記プログラムされた一組のフラッシュメモリセルに与えて各々のプログラム状態を評価することを前記Ｒ／Ｗ／Ｅ回路に指示する、請求項１９に記載の装置。