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  1. 一組のソリッドステート不揮発性メモリセルに、前記組の中の各メモリセルが書込により関連する初期プログラム状態になるように、データを書込むステップと、
    前記組の中の選択されたメモリセルのプログラム状態のドリフトを検出するステップと、
    前記選択されたメモリセルを部分的に再プログラムして前記選択されたメモリセルを前記関連する初期プログラム状態に戻すステップとを含み、前記組の中の少なくとも1つのその他のメモリセルは部分的に再プログラムされない、方法。
  2. 前記一組のソリッドステート不揮発性メモリセルは、各フラッシュメモリセルのフローティングゲートに電荷を蓄積することにより1ページ分のデータを同時に格納することによってプログラムされる一行のフラッシュメモリセルを含む、請求項1に記載の方法。
  3. 前記フラッシュメモリセルは各々、2ページ分のデータが前記メモリセルによって格納されるように、マルチレベルセル(MLC)として構成される、請求項2に記載の方法。
  4. 第1の書込パルス幅を与えることによって、各メモリセルを前記関連する初期プログラム状態にプログラムし、その後第2の書込パルス幅を与えることによって、選択されたメモリセルをその関連するプログラム状態に再プログラムし、前記第2の書込パルス幅は前記第1の書込パルス幅よりも短い、請求項1から請求項3のいずれか1項に記載の方法。
  5. 前記プログラム状態のドリフトは、電圧しきい値を選択されたメモリセルに与えることによって検出される、請求項1に記載の方法。
  6. 前記プログラム状態のドリフトは、選択されたメモリセルに関連するビットエラーレート(BER)に応じて検出される、請求項1に記載の方法。
  7. 前記プログラム状態のドリフトは、選択されたメモリセルが前記関連する初期プログラム状態にプログラムされてから経過した時間に応じて検出される、請求項1に記載の方法。
  8. 前記プログラム状態のドリフトは、選択されたメモリセルに関連する温度測定値に応じて検出される、請求項1に記載の方法。
  9. 電荷の複数の増分を与えて前記選択されたメモリセルを前記初期プログラム状態にプログラムし、その後、電荷の、より小さい複数の増分を与えて前記選択されたメモリセルを部分的に再プログラムして前記初期プログラム状態に戻す、請求項1から請求項8のいずれか1項に記載の方法。
  10. 前記メモリセルは、抵抗ランダムアクセスメモリ(RRAM(登録商標))セル、相変化ランダムアクセスメモリ(PCRAM)セル、またはスピントルクトランスファーランダムアクセスメモリ(STRAM)セルのうちの選択されたいずれか1つである、請求項1から請求項9のいずれか1項に記載の方法。
  11. 前記選択されたメモリセルを、再プログラムされたものとして、前記選択されたメモリセルに関連する制御データにマークするステップをさらに含む、請求項1から請求項10のいずれか1項に記載の方法。
  12. アドレス可能な単位になるように配列されたソリッドステート不揮発性メモリセルのアレイと、
    メモリの選択されたアドレス可能単位に、前記選択されたアドレス可能単位の中の各メモリセルが関連する初期プログラム状態を有するように、データを書込むようにされた書込回路と、
    前記選択されたアドレス可能単位の中のメモリセルのうちの少なくとも1つのプログラム状態のドリフトを検出するように、かつ、前記選択されたアドレス可能単位の中の全メモリセルよりも少ないメモリセルを部分的に再プログラムして前記関連する初期プログラム状態にすることを前記書込回路に指示するようにされた、部分再プログラミング回路とを備える、装置。
  13. 前記選択されたアドレス可能単位は、1行のフラッシュメモリセルであり、前記書込回路は、前記フラッシュメモリセルに電荷の第1の増分を蓄積し移動することによって1ページのデータを前記行に書込み、前記書込回路は、前記電荷の第1の増分よりも小さい電荷の第2の増分を蓄積し移動することによって前記行の前記フラッシュメモリセルを部分的に再プログラムする、請求項12に記載の装置。
  14. 第1の書込パルス幅を与えることによって、各メモリセルを前記関連する初期プログラム状態にプログラムし、その後第2の書込パルス幅を与えることによって、選択されたメモリセルをその関連するプログラム状態に再プログラムし、前記第2の書込パルス幅は前記第1の書込パルス幅よりも短い、請求項12または請求項13に記載の装置。
  15. 前記プログラム状態のドリフトは、電圧しきい値を選択されたメモリセルに与えることによって検出される、請求項12に記載の装置。
  16. 前記プログラム状態のドリフトは、選択されたメモリセルに関連するビットエラーレート(BER)に応じて検出される、請求項12に記載の装置。
  17. 前記プログラム状態のドリフトは、選択されたメモリセルが前記関連する初期プログラム状態にプログラムされてから経過した時間に応じて検出される、請求項12に記載の装置。
  18. 前記プログラム状態のドリフトは、選択されたメモリセルに関連する温度測定値に応じて検出される、請求項12に記載の装置。
  19. 一単位として消去され割当てられる複数のガーベジコレクション単位(GCU)になるように配列された不揮発性フラッシュメモリセルを含むフラッシュメモリアレイと、
    選択されたGCUからデータを読出し選択されたGCUにデータを書込み選択されたGCUを消去するようにされた、読出/書込/消去(R/W/E)回路と、
    前記選択されたGCUの中のプログラムされた一組のフラッシュメモリセルをプログラミングドリフトが生じたものであると識別し、かつ、前記プログラムされた一組のフラッシュメモリセルを部分的に再プログラムすることで電荷を前記メモリセルに移動させて前記メモリセルを前記選択されたGCUの消去を挟まずにその初期プログラム状態に戻すことを前記R/W/E回路に指示する、部分再プログラミング回路とを備える、装置。
  20. 前記部分再プログラミング回路はさらに、前記部分的に再プログラムする動作の前に1つ以上の電圧しきい値を前記プログラムされた一組のフラッシュメモリセルに与えて各々のプログラム状態を評価することを前記R/W/E回路に指示する、請求項19に記載の装置。
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