JP2010503142A5 - - Google Patents

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  1. 不揮発性フラッシュメモリチップであって、
    各々が一斉にプログラムされるかまたは読み出される蓄積単位の複数ページに構成されたメモリアレイと、
    隠しエリアに蓄積されたコードであって、複数ページの1ページのデータの符号化を反転させるか、さもなくば現状のまま残すかを各々指定する複数の疑似ランダムビットであるコードと、
    メモリアレイ上でメモリ動作を制御するコントローラであって、前記コントローラの動作には、
    前記不揮発性メモリチップから前記コードの前記複数のビットを蓄積するために割り当てられたチップ上のレジスタに前記コードを転送することと、
    前記レジスタにおける前記ビットの各々を前記複数ページの1ページのページアドレスに割り当てることと、
    前記不揮発性メモリチップでユーザデータをプログラムするかまたは読み出すためにユーザコマンドを受信するのに際し、前記ユーザデータの符号化をランダム化するために1ブロックの前記ユーザデータに対して前記コードの適用をトリガし、前記コードの前記ビットの各々は、前記ブロックの1つ以上のページからなる対応するグループが現状のまま蓄積されるか、さもなくば蓄積に先立ち反転されるかを決定し、前記コードが前記対応するグループとともに前記不揮発性メモリチップに蓄積されることと、が含まれるものであるコントローラと、
    を備える不揮発性フラッシュメモリチップ。
  2. 請求項1記載の不揮発性フラッシュメモリチップにおいて、
    前記コントローラの動作には前記コードを多重化することがさらに含まれ、かくして前記コードは前記複数のページからなる1グループに適用され、前記グループの符号化は前記コードの単一ビットによって決定される不揮発性フラッシュメモリチップ。
  3. 請求項1記載の不揮発性フラッシュメモリチップにおいて、
    前記コードは、17ビット以上を備える不揮発性フラッシュメモリチップ。
  4. 請求項1記載の不揮発性フラッシュメモリチップにおいて、
    前記不揮発性メモリチップの隠し区画に前記コードを蓄積する不揮発性フラッシュメモリチップ。
  5. 請求項1記載の不揮発性フラッシュメモリチップにおいて、
    前記コントローラは、前記不揮発性メモリチップの電源投入中に行われる前記不揮発性メモリから前記コードを読み出すことを制御する不揮発性フラッシュメモリチップ。
  6. 請求項1記載の不揮発性フラッシュメモリチップにおいて、
    前記コントローラの動作には、1つ以上のユーザデータページを読み出すことがさらに含まれ、前記読み出すことは、読み出される各ページの極性を前記ページアドレスによって決定することを含む不揮発性フラッシュメモリチップ。
  7. フラッシュ記憶装置であって、
    ユーザデータとその他のデータを蓄積するために使われるフラッシュメモリアレイと、
    フラッシュメモリアレイ上でメモリ動作を制御するメモリコントローラであって、前記メモリ動作には、
    前記アレイで前記ユーザデータをプログラムするかまたは読み出すためにユーザコマンドを受信することと、
    前記ユーザコマンドを受信するのに際し、前記ユーザデータの符号化をランダム化するために1ブロックの前記ユーザデータに対して複数の疑似ランダムビットを備えるコードの適用をトリガし、前記コードの前記ビットの各々は、前記ブロックの1つ以上のページからなる対応するグループが現状のまま蓄積されるか、さもなくば蓄積に先立ち反転されるかを決定し、前記コードが前記対応するグループとともに前記アレイに蓄積されることと、が含まれるメモリコントローラと、
    を備えるフラッシュ記憶装置。
  8. 請求項7記載のフラッシュ記憶装置において、
    前記コードは、17ビット以上を備えるフラッシュ記憶装置。
  9. 請求項7記載のフラッシュ記憶装置において、
    前記コードは、ユーザコマンドの合間に更新されるフラッシュ記憶装置。
  10. 請求項7記載のフラッシュ記憶装置において、
    前記コードのビット数が1ブロック内のページ数に満たない場合、前記コードは1つ以上のページからなる2つ以上のグループに繰り返し適用されるフラッシュ記憶装置。
  11. 請求項7記載のフラッシュ記憶装置において、
    前記メモリ動作には、
    各セグメントにつき蓄積された前記コードを読み出すことと、
    各セグメントにつき、前記コードが適用される前の符号化方式に前記ユーザデータをビットごとに戻すことと、
    がさらに含まれるフラッシュ記憶装置。
  12. 不揮発性フラッシュメモリであって、
    ユーザデータとその他のデータを蓄積するために使われるフラッシュメモリアレイと、
    フラッシュメモリアレイ上でメモリ動作を制御するメモリコントローラであって、前記メモリ動作には、
    前記メモリで前記ユーザデータをプログラムするかまたは読み出すためにユーザコマンドを受信するのに際し、前記ユーザデータの符号化をランダム化するために1ブロックの前記ユーザデータに対して複数の疑似ランダムビットを備えるコードの適用をトリガし、前記コードの前記ビットの各々は、前記ブロックの1つ以上のページからなる対応するグループが現状のまま蓄積されるか、さもなくば蓄積に先立ち反転されるかを決定し、前記コードが前記対応するグループとともに前記アレイに蓄積されることと、
    シフトレジスタに前記蓄積されたコードをロードすることと、
    ユーザ生成コマンド信号の立ち上がりで前記シフトレジスタを次のビットへシフトさせることと、
    前記シフトレジスタの位置に蓄積された値を監視することと、
    前記シフトレジスタの前記監視対象位置に第1の値がある場合、ユーザデータの一部分の符号化方式を反転させることと、
    前記シフトレジスタの前記監視対象位置に第2の値がある場合、前記ユーザデータの一部分の符号化方式を現状のまま残すことと、が含まれるメモリコントローラと、
    を備える不揮発性フラッシュメモリ。
  13. 請求項12記載の不揮発性フラッシュメモリにおいて、
    前記一部分は、1つ以上のページを備える方法。
  14. 請求項12記載の不揮発性フラッシュメモリにおいて、
    前記ユーザ生成コマンド信号は、プログラムコマンドのものである不揮発性フラッシュメモリ。
  15. 請求項12記載の不揮発性フラッシュメモリにおいて、
    前記ユーザ生成コマンド信号は、読み出しコマンドのものである不揮発性フラッシュメモリ。
  16. 請求項12記載の不揮発性フラッシュメモリにおいて、
    前記ユーザ生成コマンド信号は、消去コマンドのものである不揮発性フラッシュメモリ。
  17. 請求項12記載の不揮発性フラッシュメモリにおいて、
    前記メモリ動作には、ユーザデータの各部分につき前記監視対象値を前記不揮発性メモリに蓄積することがさらに含まれる不揮発性フラッシュメモリ。
  18. 請求項17記載の不揮発性フラッシュメモリにおいて、
    前記メモリ動作には、
    特定のデータ部分のために前記不揮発性メモリから前記蓄積値を読み出すことと、
    前記蓄積値が前記第1の値の場合、前記データ部分の符号化方式を前記部分の読み出しに先立ち当初の状態に戻すために反転させるか、さもなくば
    前記蓄積値が前記第2の値の場合、前記部分の読み出しに先立ち前記部分の符号化方式を現状のまま残すことと、
    がさらに含まれる不揮発性フラッシュメモリ。
  19. 不揮発性フラッシュメモリチップであって、
    各々が一斉にプログラムされるかまたは読み出される蓄積単位の複数ページに構成されたメモリアレイと、
    複数のユーザデータページと、
    メモリアレイ上でメモリ動作を制御するコントローラであって、前記コントローラの動作には、
    前記フラッシュメモリチップによって生成された、2つの状態間を交替するタイミングを有する第1の信号を提供することと、
    前記第1の信号のタイミングとは一致しないタイミングを有する第2の信号を有する前記チップでユーザコマンドを受信するのに際し、ユーザデータの対応する一部分とともに前記フラッシュメモリチップに蓄積される極性コード値としての参照時間で前記第1の信号の状態を得るために、タイミング参照値として前記第2の信号を使って前記第1の信号を調整することと、
    前記値が参照時に第1の状態にある場合、ユーザデータの一部分の符号化方式を反転させるか、さもなくば
    前記値が参照時に第2の状態にある場合、前記ユーザデータの一部分の符号化方式を現状のまま残すことと、が含まれるコントローラと、
    を備える不揮発性フラッシュメモリチップ。
  20. 請求項19記載の不揮発性フラッシュメモリチップにおいて、
    前記第1の信号は、ユーザコマンドによって生成される第2の信号の立ち上がりで参照される不揮発性フラッシュメモリチップ。
  21. 請求項19記載の不揮発性フラッシュメモリチップにおいて、
    前記ユーザコマンドは、キャッシュプログラムコマンドである不揮発性フラッシュメモリチップ。
  22. 請求項19記載の不揮発性フラッシュメモリチップにおいて、
    前記一部分は、1つ以上のユーザデータページを備える不揮発性フラッシュメモリチップ。
  23. 複数のデータページを有する不揮発性NANDフラッシュメモリチップにおける方法であって、
    複数ページの1ページのデータの符号化を反転させるか、さもなくば現状のまま残すかを各々指定する複数の疑似ランダムビットを備えるコードを前記不揮発性メモリチップに蓄積するステップと、
    前記不揮発性メモリチップから前記コードの前記複数のビットを蓄積するために割り当てられたチップ上のレジスタに前記コードを転送するステップと、
    前記レジスタにおける前記ビットの各々を前記複数ページの1ページのページアドレスに割り当てるステップと、
    前記不揮発性メモリチップでユーザデータをプログラムするかまたは読み出すためにユーザコマンドを受信するのに際し、前記ユーザデータの符号化をランダム化するために1ブロックの前記ユーザデータに対して前記コードの適用をトリガするステップであって、前記コードの前記ビットの各々は、前記ブロックの1つ以上のページからなる対応するグループが現状のまま蓄積されるか、さもなくば蓄積に先立ち反転されるかを決定し、前記コードが前記対応するグループとともに前記不揮発性メモリチップに蓄積されるようにしたトリガするステップと、
    を含む方法。
  24. 請求項23記載の方法において、
    前記コードを多重化するステップをさらに含み、かくして前記コードは前記複数のページからなる1グループに適用され、前記グループの符号化は前記コードの単一ビットによって決定される方法。
  25. 請求項23記載の方法において、
    前記コードは、17ビット以上を備える方法。
  26. 請求項23記載の方法において、
    前記コードを前記不揮発性メモリチップに蓄積するステップは、前記不揮発性メモリチップの隠し区画に前記コードを蓄積するステップを含む方法。
  27. 請求項23記載の方法において、
    前記不揮発性メモリから前記コードを読み出すことは、前記不揮発性メモリチップの電源投入中に行われる方法。
  28. 請求項23記載の方法において、
    1つ以上のユーザデータページを読み出すステップをさらに含み、前記読み出すステップは、読み出される各ページの極性を前記ページアドレスによって決定するステップを含む方法。
  29. メモリコントローラとフラッシュメモリアレイとを備えるフラッシュ記憶装置において、ユーザデータとその他のデータとを蓄積するために使われる前記アレイで実装される方法であって、
    前記アレイで前記ユーザデータをプログラムするかまたは読み出すためにユーザコマンドを受信するステップと、
    前記ユーザコマンドを受信するのに際し、前記ユーザデータの符号化をランダム化するために1ブロックの前記ユーザデータに対して複数の疑似ランダムビットを備えるコードの適用をトリガするステップであって、前記コードの前記ビットの各々は、前記ブロックの1つ以上のページからなる対応するグループが現状のまま蓄積されるか、さもなくば蓄積に先立ち反転されるかを決定し、前記コードが前記対応するグループとともに前記アレイに蓄積されるようにしたトリガするステップと、
    を含む方法。
  30. 請求項29記載の方法において、
    前記コードは、17ビット以上を備える方法。
  31. 請求項29記載の方法において、
    前記コードは、ユーザコマンドの合間に更新される方法。
  32. 請求項29記載の方法において、
    前記コードのビット数が1ブロック内のページ数に満たない場合、前記コードは1つ以上のページからなる2つ以上のグループに繰り返し適用される方法。
  33. 請求項29記載の方法において、
    各セグメントにつき蓄積された前記コードを読み出すステップと、各セグメントにつき、前記コードが適用される前の符号化方式に前記ユーザデータをビットごとに戻すステップとをさらに含む方法。
  34. 不揮発性NANDフラッシュメモリにおける方法であって、
    前記メモリでユーザデータをプログラムするかまたは読み出すためにユーザコマンドを受信するのに際し、前記ユーザデータの符号化をランダム化するために1ブロックの前記ユーザデータに対して複数の疑似ランダムビットを備えるコードの適用をトリガするステップであって、前記コードの前記ビットの各々は、前記ブロックの1つ以上のページからなる対応するグループが現状のまま蓄積されるか、さもなくば蓄積に先立ち反転されるかを決定し、前記コードが前記対応するグループとともに前記アレイに蓄積されるようにしたトリガするステップと、
    シフトレジスタに前記蓄積されたコードをロードするステップと、
    ユーザ生成コマンド信号の立ち上がりで前記シフトレジスタを次のビットへシフトさせるステップと、
    前記シフトレジスタの位置に蓄積された値を監視するステップと、
    前記シフトレジスタの前記監視対象位置に第1の値がある場合、ユーザデータの一部分の符号化方式を反転させるステップと、
    前記シフトレジスタの前記監視対象位置に第2の値がある場合、前記ユーザデータの一部分の符号化方式を現状のまま残すステップと、
    を含む方法。
  35. 請求項34記載の方法において、
    前記一部分は、1つ以上のページを備える方法。
  36. 請求項34記載の方法において、
    前記ユーザ生成コマンド信号は、プログラムコマンドのものである方法。
  37. 請求項34記載の方法において、
    前記ユーザ生成コマンド信号は、読み出しコマンドのものである方法。
  38. 請求項34記載の方法において、
    前記ユーザ生成コマンド信号は、消去コマンドのものである方法。
  39. 請求項34記載の方法において、
    ユーザデータの各部分につき前記監視対象値を前記不揮発性メモリに蓄積するステップをさらに含む方法。
  40. 請求項39記載の方法において、
    特定のデータ部分のために前記不揮発性メモリから前記蓄積値を読み出すステップと、
    前記蓄積値が前記第1の値の場合、前記データ部分の符号化方式を前記部分の読み出しに先立ち当初の状態に戻すために反転させるか、さもなくば
    前記蓄積値が前記第2の値の場合、前記部分の読み出しに先立ち前記部分の符号化方式を現状のまま残すステップと、
    をさらに含む方法。
  41. 複数のユーザデータページを備える不揮発性NANDフラッシュメモリチップにおける方法であって、
    前記フラッシュメモリチップによって生成された、2つの状態間を交替するタイミングを有する第1の信号を提供するステップと、
    前記第1の信号のタイミングとは一致しないタイミングを有する第2の信号を有する前記チップでユーザコマンドを受信するのに際し、ユーザデータの対応する一部分とともに前記フラッシュメモリチップに蓄積される極性コード値としての参照時間で前記第1の信号の状態を得るために、タイミング参照値として前記第2の信号を使って前記第1の信号を調整するステップと、
    前記値が参照時に第1の状態にある場合、ユーザデータの一部分の符号化方式を反転させ、さもなくば
    前記値が参照時に第2の状態にある場合、前記ユーザデータの一部分の符号化方式を現状のまま残すステップと、
    を含む方法。
  42. 請求項41記載の方法において、
    前記第1の信号は、ユーザコマンドによって生成される第2の信号の立ち上がりで参照される方法。
  43. 請求項41記載の方法において、
    前記ユーザコマンドは、キャッシュプログラムコマンドである方法。
  44. 請求項41記載の方法において、
    前記一部分は、1つ以上のユーザデータページを備える方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7885112B2 (en) * 2007-09-07 2011-02-08 Sandisk Corporation Nonvolatile memory and method for on-chip pseudo-randomization of data within a page and between pages
US7606966B2 (en) 2006-09-08 2009-10-20 Sandisk Corporation Methods in a pseudo random and command driven bit compensation for the cycling effects in flash memory
US7734861B2 (en) 2006-09-08 2010-06-08 Sandisk Corporation Pseudo random and command driven bit compensation for the cycling effects in flash memory
KR101671313B1 (ko) * 2008-07-01 2016-11-01 엘에스아이 코포레이션 플래시 메모리 디바이스 판독 방법 및 시스템
WO2010030701A1 (en) * 2008-09-12 2010-03-18 Sandisk Corporation Built in on-chip data scrambler for non-volatile memory
US8145855B2 (en) 2008-09-12 2012-03-27 Sandisk Technologies Inc. Built in on-chip data scrambler for non-volatile memory
US8429330B2 (en) 2008-09-12 2013-04-23 Sandisk Technologies Inc. Method for scrambling data in which scrambling data and scrambled data are stored in corresponding non-volatile memory locations
KR20100099961A (ko) * 2009-03-04 2010-09-15 삼성전자주식회사 불휘발성 메모리 장치 및 그 동작 방법
KR101504338B1 (ko) 2009-03-04 2015-03-23 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법
US8843693B2 (en) 2011-05-17 2014-09-23 SanDisk Technologies, Inc. Non-volatile memory and method with improved data scrambling
US9292428B2 (en) 2012-09-05 2016-03-22 Kabushiki Kaisha Toshiba Memory system
KR20160127525A (ko) 2015-04-27 2016-11-04 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
FR3095547A1 (fr) 2019-04-26 2020-10-30 Stmicroelectronics (Rousset) Sas Bus de données de mémoire non-volatile
KR20210115524A (ko) 2020-03-13 2021-09-27 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07240098A (ja) * 1994-02-25 1995-09-12 Sony Corp 半導体不揮発性記憶装置
KR0172366B1 (ko) 1995-11-10 1999-03-30 김광호 불휘발성 반도체 메모리 장치의 독출 및 프로그램 방법과 그 회로
JP3881869B2 (ja) * 2001-11-05 2007-02-14 株式会社ルネサステクノロジ 半導体記憶装置
US7274596B2 (en) * 2004-06-30 2007-09-25 Micron Technology, Inc. Reduction of adjacent floating gate data pattern sensitivity
US7120051B2 (en) 2004-12-14 2006-10-10 Sandisk Corporation Pipelined programming of non-volatile memories using early data
EP1686592A3 (en) * 2005-01-19 2007-04-25 Saifun Semiconductors Ltd. Partial erase verify

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