JP2015018967A - 半導体装置の製造方法および支持基板付きウェハ - Google Patents

半導体装置の製造方法および支持基板付きウェハ Download PDF

Info

Publication number
JP2015018967A
JP2015018967A JP2013145737A JP2013145737A JP2015018967A JP 2015018967 A JP2015018967 A JP 2015018967A JP 2013145737 A JP2013145737 A JP 2013145737A JP 2013145737 A JP2013145737 A JP 2013145737A JP 2015018967 A JP2015018967 A JP 2015018967A
Authority
JP
Japan
Prior art keywords
support substrate
device wafer
recess
adhesive
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013145737A
Other languages
English (en)
Other versions
JP6197422B2 (ja
Inventor
大和田　保
Tamotsu Owada
保 大和田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2013145737A priority Critical patent/JP6197422B2/ja
Priority to US14/306,923 priority patent/US9087873B2/en
Publication of JP2015018967A publication Critical patent/JP2015018967A/ja
Application granted granted Critical
Publication of JP6197422B2 publication Critical patent/JP6197422B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Grinding Of Cylindrical And Plane Surfaces (AREA)

Abstract

【課題】接着剤を介して支持基板に接着されるデバイスウェハを研削したときのデバイスウェハの割れやスクラッチ傷などの発生を抑制する。
【解決手段】デバイスウェハ１０の第１の面１１の周縁部に、デバイスウェハ１０の外縁に沿った凹部１３を形成する。支持基板４０の接着面４１に、支持基板４０の外縁に沿った凹部４２を形成する。デバイスウェハ１０の第１の面１１と支持基板４０の接着面４１とを接着剤３０を介して接着する。凹部１３の底面に達する深さ位置までデバイスウェハ１０を第１の面１１とは反対側の第２の面１２側から研削する。
【選択図】図１

Description

開示の技術は、半導体装置の製造方法および支持基板付きウェハに関する。
大規模集積回路（Large Scale Integration（LSI））における微細化の限界を打破する技術の一つとして、複数の半導体チップを半導体チップの厚さ方向に積層する３次元実装技術が知られている。また、３次元実装技術において、積層された半導体チップ間の電気的接続をシリコン貫通電極（Through Silicon Via（以下ＴＳＶと称する））を用いて行う実装技術が研究されている。ＴＳＶを用いた３次元実装が実現されることにより、積層されたチップ間を最短距離で接続することができ、これによって高速動作や低消費電力化が可能となる。
ＴＳＶを有するデバイスの製造プロセスにおいては、デバイスウェハを裏面側から研削して薄化することによってシリコン内部に埋め込まれたＴＳＶをチップ裏面側に露出させる処理が行われる。また、デバイスウェハを薄化することは、３次元実装技術を適用したパッケージにおいて、厚さの低減という観点においても重要である。デバイスウェハは、数十μｍ程度の厚さになるまで研削される場合があり、このような場合には、デバイスウェハは自立することができないので、薄化後の各プロセスにおけるハンドリングが困難となる。そこで、デバイスウェハを一時的に支持するための支持基板をデバイスウェハに貼り付けるテンポラリーボンディングと称される技術が用いられている。
デバイスウェハを研削する処理を含む半導体装置の製造プロセスに関して下記のような技術が提案されている。例えば、デバイスウェハの表面側の周縁部に段差を形成し、デバイスウェハの表面に接着剤を介して支持基板を貼り付けた後、上記段差が消失するまでデバイスウェハを裏面側から研削する技術が提案されている。
また、表面側に保護テープを貼付したデバイスウェハを加工ステージ上に載置してデバイスウェハの裏面側を研削する際に、デバイスウェハの表面側のベベル部と保護テープとを接着する技術が提案されている。
特開２００５−２６４１３号公報 特開２００５−２７７１０３号公報 特開２００４−３４９６４９号公報
デバイスウェハの表面に接着剤を介して支持基板を貼り付けた後、デバイスウェハを裏面側から研削する工程において、デバイスウェハに割れやスクラッチ傷などが生じることがある。
開示の技術は、一つの側面として、接着剤を介して支持基板に接着されるデバイスウェハを研削したときのデバイスウェハの割れやスクラッチ傷などの発生を抑制することを目的とする。
開示の技術に係る半導体装置の製造方法は、以下の各工程を含む。すなわち、開示の技術の製造方法は、デバイスウェハの第１の面の周縁部に、前記デバイスウェハの外縁に沿った第１の凹部を形成する工程を含む。また、開示の技術の製造方法は、支持基板の接着面に、前記支持基板の外縁に沿った第２の凹部を形成する工程を含む。また、開示の技術の製造方法は、前記デバイスウェハの前記第１の面と前記支持基板の前記接着面とを接着剤を介して接着する工程を含む。また、開示の技術の製造方法は、前記第１の凹部の底面に達する深さ位置まで前記デバイスウェハを前記第１の面とは反対側の第２の面側から研削する工程を含む。
開示の技術は、一つの側面として、接着剤を介して支持基板に接着されるデバイスウェハを研削したときのデバイスウェハの割れやスクラッチ傷などの発生を抑制するという効果を奏する。
（Ａ）〜（Ｆ）は、開示の技術の一実施形態に係る半導体装置の製造方法を示す断面図である。 （Ａ）および（Ｂ）は、それぞれ、開示の技術の一実施形態に係る、デバイスウェハに凹部を形成する処理を示す斜視図および断面図である。 （Ａ）および（Ｂ）は、それぞれ、凹部を有しないデバイスウェハの研削処理前および研削処理後の状態を示す断面図である。 （Ａ）および（Ｂ）は、それぞれ、凹部を有するデバイスウェハの研削処理前および研削処理後の状態を示す断面図である。 （Ａ）および（Ｂ）は、それぞれ、開示の技術の一実施形態に係る支持基板の平面図および断面図である。 （Ａ）は、開示の技術の一実施形態に係る、凹部の形成後におけるデバイスウェハおよび支持基板の断面図である。（Ｂ）は、開示の技術の一実施形態に係る、密着層の形成後におけるデバイスウェハおよび支持基板の断面図である。 開示の技術の一実施形態に係る密着層を形成する処理を示す断面図である。 （Ａ）は、開示の技術の一実施形態に係る、接着剤の塗布後のデバイスウェハの断面図である。（Ｂ）は、開示の技術の一実施形態に係る、支持基板に接着されたデバイスウェハ（支持基板付きウェハ）の断面図である。 開示の技術の一実施形態に係る支持基板付きウェハの研削処理を示す断面図である。 （Ａ）〜（Ｃ）は、開示の技術の一実施形態に係る支持基板を剥離する処理を示す断面図である。 開示の技術の一実施形態に係る半導体装置を含む半導体パッケージの一例を示す断面図である。 （Ａ）および（Ｂ）は、それぞれ、開示の技術の第２の実施形態に係る、支持基板付きウェハの断面図である。 開示の技術の第３の実施形態に係る支持基板付きウェハの断面図である。 （Ａ）は、比較例に係る、支持基板に接着されたデバイスウェハ（支持基板付きウェハ）の断面図である。（Ｂ）は、比較例に係る支持基板付きウェハの研削処理を示す断面図である。
以下、開示の技術の実施形態の一例を図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。
図３（Ａ）は、接着剤３０によって支持基板４０に接着されたデバイスウェハ１０の周縁部近傍の断面図である。図３（Ｂ）は、図３（Ａ）に示すデバイスウェハ１０を、グラインディングホイール１２０を用いて機械的に研削するバックグラインディング処理後の状態を示す断面図である。図３（Ａ）に示すように、デバイスウェハ１０は、周縁部において、外縁に向けてその厚さが徐々に薄くなっているベベル部１８を有している。デバイスウェハ１０の周縁部において図２（Ｂ）に示すような凹部１３を形成することなく研削を行った場合には、ベベル部１８における厚さが更に薄くなり、図３（Ｂ）に示すように、デバイスウェハ１０の端部にナイフエッジ１９が生じる結果となる。ナイフエッジ１９は、機械的強度が非常に低く、チッピングやクラックの原因となる。
一方、図４（Ａ）は、接着剤３０によって支持基板４０に接着され且つ周縁部に凹部１３を有するデバイスウェハ１０の周縁部近傍の断面図である。図４（Ｂ）は、図４（Ａ）に示すデバイスウェハ１０のバックグラインディング処理後の状態を示す断面図である。図４（Ａ）および図４（Ｂ）に示すように、デバイスウェハ１０の研削処理前にデバイスウェハ１０の周縁部に凹部１３を形成しておくことにより、ナイフエッジ１９を発生させるベベル部１８が予め除去される。従って、デバイスウェハ１０の研削処理後におけるナイフエッジの発生を回避することができ、チッピングやクラックの発生を防止することができる。
ところが、デバイスウェハの表面側の周縁部に段差を形成する凹部を形成し、デバイスウェハの表面に接着剤を介して支持基板を貼り付けた後、凹部の底面に達する深さまでデバイスウェハを裏面側から研削するプロセスにおいても、下記の問題が生じることを本発明者は発見した。
デバイスウェハと支持基板との間に介在する接着剤は、デバイスウェハに形成された凹部によって形成される空間内にも流出する。その後、デバイスウェハを裏面側から機械的に研削するバックグラインディング処理において、研削面が凹部の底面にまで達して接着剤が研削面に露出すると、接着剤がデバイスウェハとともに研削されることとなる。このとき、接着剤が繊維状の細長い形状を呈し（図１４（Ｂ）参照）、この繊維上の接着剤の脱離片がグラインディングホイールとデバイスウェハの研削面との間に侵入すると、異常研削を引き起こし、デバイスウェハにダメージを与える。すなわち、研削によって生じる繊維上の接着剤によってデバイスウェハにチッピングやスクラッチ傷が生じる結果となる。
また、デバイスウェハの周縁部において、接着剤の研削によって接着剤の脱離が生じると、接着剤とデバイスウェハおよび接着剤と支持基板との間に、バックグラインディング装置から供給される水が浸入する。水の侵入によってデバイスウェハの研削面をグラインディングホイール側に押し上げる力が作用し、その結果、研削の摩擦力が増大して異常研磨を引き起こす。このモードでは、接着剤の剥離がデバイスウェハの内周部にまで伝播し、最終的に支持基板がデバイスウェハから完全に剥離し、サポートを失ったデバイスウェハが研削処理中に破壊するという結果を招く。
[第１の実施形態]
図１（Ａ）〜図１（Ｆ）は、開示の技術の一実施形態に係る半導体装置の製造方法を示す断面図である。
（デバイスの形成）
デバイスウェハ１０の第１の面１１にトランジスタ等を含む半導体素子、半導体素子に電気的に接続された配線層および配線層に電気的に接続された貫通電極（以下ＴＳＶと称する）２０等の機能要素を形成する。図１（Ａ）には、一例として、デバイスウェハ１０に形成されたＴＳＶ２０が示されている。デバイスウェハ１０は、例えば厚さ７７５μｍのシリコンウェハであり略円形の形状を有している。なお、デバイスウェハ１０は、開示の技術におけるデバイスウェハの一例である。
ＴＳＶ２０は、公知のＴＳＶ形成プロセスを用いて形成することができる。すなわち、ＴＳＶ２０は、デバイスウェハ１０を第１の面１１側からエッチングしてビア孔を形成する工程、ビア孔の壁面に絶縁膜を形成する工程、ビア孔の内壁にバリアメタルを形成し、バリアメタル上に導電体を充填する工程等を経て形成される。ＴＳＶ２０は、後の研削工程（図１（Ｄ）参照）において薄化されるデバイスウェハ１０の最終的な厚さ（例えば５０μｍ程度）に相当する深さで形成される。従って、ＴＳＶ２０は、図１（Ａ）に示す段階においてデバイスウェハ１０の第１の面１１とは反対側の第２の面１２には達していない。
なお、ＴＳＶ２０を半導体素子の形成の前に形成するビアファーストと称される手法によって形成してもよい。また、ＴＳＶ２０を半導体素子の形成後であって配線層の形成の前に形成するビアミドルと称される手法によって形成してもよい。また、ＴＳＶ２０を配線層の形成の後に形成するビアラストと称される手法によって形成してもよい。また、本開示の技術を適用した半導体装置として、デバイスの厚さ方向における導電経路を形成するために用いられるシリコンインターポーザを製造する場合には、半導体素子の形成を省略することができる。また、厚さ方向に導電経路を形成する必要のない半導体素子を製造する場合には、ＴＳＶの形成を省略することができる。すなわち、本開示の技術は、トランジスタ等の半導体素子やＴＳＶを有しないデバイスウェハに対しても適用可能である。
（凹部の形成）
次に、図１（Ｂ）に示すように、デバイスウェハ１０の第１の面１１側の周縁部に、デバイスウェハ１０の外縁に沿って円環状に伸長し且つ第２の面１２側に向けて凹んだ凹部１３を形成する。なお、凹部１３は、開示の技術における第１の凹部の一例である。ここで、図２（Ａ）および図２（Ｂ）は、それぞれ、デバイスウェハ１０に凹部１３を形成する処理の一例を示す斜視図および断面図である。図２（Ａ）および図２（Ｂ）に示すように、デバイスウェハ１０は、第１の面１１が上方を向くように回転ステージ１００上に載置される。回転ステージ１００によってデバイスウェハ１０を回転させつつ高速回転するトリミングブレード１１０をデバイスウェハ１０の第１の面１１の周縁部に当接させることにより、デバイスウェハ１０の外縁に沿って伸長する凹部１３が形成される。凹部１３は、一例として図２（Ｂ）等に示すように、断面がＬ字型を呈するように、デバイスウェハ１０の端面１０Ｅを含んでデバイスウェハ１０の周縁部を部分的に除去することにより形成される。すなわち、凹部１３は、デバイスウェハ１０の端面１０Ｅに接続され且つ端面１０Ｅに対して略垂直な底面１３ａと、底面１３ａに接続され且つ底面１３ａに対して略垂直な側面１３ｂとを含む。凹部１３は、デバイスウェハ１０の外縁に沿った円環状をなすように形成される。なお、凹部１３の断面形状はＬ字型に限らず、底面１３ａおよび側面１３ｂが連続した曲面を形成するような断面形状であってもよい。
凹部１３の幅Ｗ（図２（ｂ）参照）は、一例として０．３ｍｍ以上１．０ｍｍ以下の範囲に設定することができ、代表的には０．５ｍｍ程度に設定することができる。凹部１３の幅Ｗを０．３ｍｍ以上とすることで、後述するように、ＳＥＭＩ規格に適合したウェハのべベル部を除去することができ、ナイフエッジの発生を防止することができる。一方、凹部１３の深さＤ（図２（Ｂ）参照）は、一例として、研削による薄化後のデバイスウェハ１０の厚さに３０μｍ〜１００μｍ程度を加えた値とすることができ、代表的には、５０μｍ程度を加えた値とすることができる。例えば、薄化後のデバイスウェハ１０の厚さが５０μｍであれば、凹部１３の深さＤを１００μｍとすることができる。なお、凹部１３の深さＤは、後述するように、デバイスウェハ１０と支持基板４０との間に介在する接着剤３０の収容空間を形成するので、接着剤３０の最終的な厚さに応じて最適化できる。凹部１３を形成するための装置として、例えばＤＩＳＣＯ社のダイシング装置ＤＦＤ６８６０を使用することができる。なお、凹部１３を研削によらずエッチングによって形成することも可能である。
（デバイスウェハと支持基板との接着）
次に、図１（Ｃ）に示すように、デバイスウェハ１０の第１の面１１に接着剤３０を介して支持基板４０を接着する。
支持基板４０は、接着剤３０と接する接着面４１側の周縁部に、支持基板４０の外縁に沿って円環状に伸長する凹部４２を有する。凹部４２は、支持基板４０をデバイスウェハ１０に貼り合わせたときにデバイスウェハ１０側の凹部１３とともに一体的な空間を形成するように、デバイスウェハ１０側の凹部１３に対応する位置に形成されている。デバイスウェハ１０と支持基板４０との間に介在する接着剤３０は、デバイスウェハ１０側の凹部１３と支持基板４０側の凹部４２とに収容される。なお、支持基板４０は、開示の技術における支持基板の一例であり、支持基板４０側の凹部４２は、開示の技術における第２の凹部の一例である。
以下に、デバイスウェハ１０と支持基板４０とを接着する工程において実施される各処理について詳細に説明する。
支持基板４０は、後の研削工程（図１（Ｄ）参照）において薄化されるデバイスウェハ１０の支持に必要な機械的強度を有する。支持基板４０として例えば、ガラス基板やシリコン基板等を好適に用いることができる。本実施形態において、支持基板４０は、デバイスウェハ１０と同一サイズの略円形を呈している。なお、支持基板４０のサイズがデバイスウェハ１０のサイズよりも大きくてもよい。
支持基板４０は、デバイスウェハ１０を一時的に支持するためのものであり、後の剥離工程（図１（Ｆ）参照）においてデバイスウェハ１０から剥離される。図示はしていないが、デバイスウェハ１０の研削面にダイシングフィルムが貼り合わされた状態で、支持基板４０が剥離される。本実施形態においては、支持基板４０をデバイスウェハ１０に接着する前に、支持基板４０の接着面４１に表面処理を施して接着剤３０に対する密着性が低減された低密着層４３を形成する。なお、低密着層４３は、開示の技術の低密着層の一例である。低密着層４３を形成するための表面処理の一例としてブリューワーサイエンス（Ｂｒｅｗｅｒ Ｓｃｉｅｎｃｅ）社とＥＶグループとにより開発されたＺｏｎｅＢＯＮＤ（登録商標）技術を適用することができる。
図５（Ａ）は、表面処理によって低密着層４３が形成された支持基板４０の接着面４１側の平面図、図５（Ｂ）は、図５（Ａ）における５Ｂ−５Ｂ線に沿った断面図である。支持基板４０は、接着剤３０と接する接着面４１の内周部（センターゾーン）において、接着剤３０に対する密着性を低減させるための化学的な表面処理が施される。その結果、支持基板４０の内周部において、支持基板４０の外周部よりも接着剤３０に対する密着性（接着力）が低い低密着層４３が形成される。一方、支持基板４０の内周部よりも外側の周縁部（エッジゾーン）には、上記の表面処理が施されず、支持基板４０の周縁部において接着剤３０に対する密着性が確保される。なお、低密着層４３は、必須ではなく、低密着層４３を形成するための処理を省略してもよい。
本実施形態に係る製造方法においては、図６（Ａ）に示すように、デバイスウェハ１０のみならず、支持基板４０側にも凹部４２が形成される。支持基板４０側の凹部４２は、支持基板４０の接着面４１側において、低密着層４３が形成される内周部（センターゾーン）よりも外側の周縁部（エッジゾーン）に形成される。支持基板４０側の凹部４２は、一例として図６（Ａ）に示すように、デバイスウェハ１０側の凹部１３と同様、断面がＬ字型を呈するように、支持基板４０の端面４０Ｅを含んで支持基板４０の周縁部を部分的に除去することにより形成される。すなわち、凹部４２は、支持基板４０の端面４０Ｅに接続された底面４２ａと、底面４２ａに接続され且つ底面４２ａに対して略垂直な側面４２ｂとを含む。凹部４２は、支持基板４０の外縁に沿った円環状をなすように形成される。なお、凹部４２の断面形状はＬ字型に限らず、底面４２ａおよび側面４２ｂが連続した曲面を形成するような断面形状であってもよい。
また、支持基板４０側の凹部４２は、デバイスウェハ１０側の凹部１３と略同一の幅および深さで形成することができるが、これに限定されるものではない。すなわち、支持基板４０をデバイスウェハ１０に接着したときに、デバイスウェハ１０側の凹部１３によって形成される空間に連通する少なくとも１つの空間が支持基板４０側の凹部４２によって形成される形態であればよい。なお、支持基板４０側の凹部４２を、低密着層４３の形成前に形成してもよいし、低密着層４３の形成後に形成してもよい。
支持基板４０側の凹部４２は、デバイスウェハ１０側の凹部１３と同様、トリミングブレード１１０（図２（Ａ）および図２（Ｂ）参照）を用いて支持基板４０の周縁部を支持基板４０の外縁に沿って研削することにより形成することができる。なお、支持基板４０側の凹部４２をエッチングにより形成してもよい。
デバイスウェハ１０と支持基板４０との双方に凹部１３および４２を形成した後、図６（Ｂ）に示すように、凹部１３および４２の表面をシランカップリング剤でそれぞれコーティングして密着層１４および４４をそれぞれ形成する。これにより、凹部１３および４２の表面（凹部１３の底面１３ａおよび側面１３ｂ並びに凹部４２の底面４２ａおよび側面４２ｂ）において接着剤３０に対する密着性を高めることができる。この密着層１４および４４は何れも本実施例において必須ではなく、密着層１４または４４の何れか一方または両方の形成を省略してもよい。なお、密着層１４は、開示の技術における第２の密着層の一例であり、密着層４４は、開示の技術における第１の密着層の一例である。
シランカップリング剤は一つの分子中に有機物との反応や相互作用が期待できる有機官能基と、加水分解性基の両者を併せ持つ有機ケイ素化合物である。シランカップリング剤は、有機官能基を介して接着剤３０と加水分解性基を反応させることにより、有機材料である接着剤３０と無機材料であるデバイスウェハ１０および支持基板４０との間で化学結合を形成する役割を担う。これにより、化学的性質の異なる接着剤３０とデバイスウェハ１０および支持基板４０との間の密着性（接着力）が向上する。有機官能基としては、例えば、アミノ基、エポキシ基、メタクリル基、ビニル基、メルカプト基などが挙げられる。また、加水分解性基としては、例えば、-OCH3、-OC2H5、-OCOCH3などが挙げられる。シランカップリング剤として、有機官能基として環状エポキシ基を含み、加水分解性基としてメトキシ基を含むダウコーニング社製のＺ−６０４３を使用することができる。また、有機官能基としてアミノ基を含み、加水分解基としてメトキシ基を含むダウコーニング社製のＺ−６０１１を使用することも可能である。
図７は、支持基板４０の凹部４２の表面（凹部４２の底面４２ａおよび側面４２ｂ）に密着層４４を形成する処理の一例を示す断面図である。図７に示すように、凹部４２が形成された支持基板４０を接着面４１側が上方を向くようにスピンコータの回転ステージ１３０上に載置する。その後、回転ステージ１３０によって支持基板４０を例えば５０ｒｐｍで回転させた状態で支持基板４０の周縁部上方に配置された供給ノズル１４０からシランカップリング剤を滴下する。これにより、シランカップリング剤が凹部４２の底面４２ａおよび側面４２ｂにコーティングされる。凹部４２の表面に滴下されたシランカップリング剤が、凹部４２内から這い上がって低密着層４３にまで濡れ広がることのないよう、回転ステージ１３０の回転数を設定することにより凹部４２の表面への選択的な密着層４４の形成を制御性良く実現することができる。
凹部４２の表面をシランカップリング剤でコーティングした後、支持基板４０を、例えば１００℃のホットプレートに約１５分間載置する。かかる熱処理によってシランカップリング剤が乾燥するとともに、シランカップリング剤の有機官能基が凹部４２の表面に配向し、接着剤３０に対して高い密着性を示す密着層４４（図６（Ｂ）参照）が形成される。なお、デバイスウェハ１０側の密着層１４も、支持基板４０側に密着層４４を形成する際の上記の処理と同様の処理によって形成することができる。
次に、図８（Ａ）に示すように、凹部１３および密着層１４が形成されたデバイスウェハ１０の第１の面１１に接着剤３０を例えばスピンコート法を用いて塗布する。接着剤３０として、ブリューワーサイエンス社製のＺｏｎｅＢｏｎｄ５１５０を使用することが可能である。なお、デバイスウェハ１０と支持基板４０との接着後の接着剤３０の目標厚さに応じて、接着剤の成膜条件（例えばスピンコートの回転数および接着剤３０の供給量等）が適宜設定される。デバイスウェハ１０と支持基板４０との接着後の接着剤３０の目標厚さを、一例として３０μｍ〜５０μｍの範囲に設定することができる。デバイスウェハ１０の第１の面１１に接着剤３０を塗布した後、デバイスウェハ１０に熱処理を施すことによって、接着剤３０のプリベークを行う。
次に、図８（Ｂ）に示すように、接着剤３０が塗布されたデバイスウェハ１０の第１の面１１に、凹部４２、低密着層４３および密着層４４が形成された支持基板４０を貼り合わせる。具体的には、図示しないウェハボンダ装置のチャッキングステージ上に接着面４１が上方を向くように支持基板４０をセットする。次に、第１の面１１が下方を向いた状態でデバイスウェハ１０を支持基板４０の上方に配置し、支持基板４０に対してアライメントを取りながら支持基板４０上にデバイスウェハ１０を重ねる。これにより、デバイスウェハ１０の第１の面１１と支持基板４０の接着面４１とが向かい合せとなった状態でデバイスウェハ１０と支持基板４０との貼り合わせが行われる。次に、デバイスウェハ１０と支持基板４０とを貼り合わせた状態で、ウェハボンダ装置によりデバイスウェハ１０と支持基板４０とを加圧しつつ例えば１８０℃から２５０℃の温度範囲で１分間から１０分間程度の熱処理を行う。以降、デバイスウェハ１０と支持基板４０とを接着剤３０を介して貼り合わせた構造体を支持基板付きウェハ６０と称する。
ウェハボンダ装置による加圧によってデバイスウェハ１０と支持基板４０とを貼り合わせる。デバイスウェハ１０と支持基板４０との間に介在する接着剤３０は凹部４２内にも形成されるため、支持基板４０に凹部が形成されない場合に比べると、ウェハデバイス１０に形成される凹部１３内の接着剤３０の量を少なくすることができる。また、接着剤３０が凹部４２にも収容されることで、デバイスウェハ１０および支持基板４０のベベル部分への接着剤３０の回り込みを防止することができる。
凹部１３および４２の表面に密着層１４および４４が形成されている場合には、凹部１３および４２内に形成された接着剤３０は、高い密着性を有してデバイスウェハ１０および支持基板４０に接着する。すなわち、支持基板付きウェハ６０の周縁部において、デバイスウェハ１０と支持基板４０とは強固に接着される。
上記した各処理を経ることにより、デバイスウェハ１０と支持基板４０との接着が完了し、デバイスウェハ１０と支持基板４０とが接着剤３０を介して貼り合わされた支持基板付きウェハ６０が形成される。なお、支持基板付きウェハ６０は、本開示の技術における支持基板付きウェハの一例である。
（デバイスウェハの研削）
次に、図１（Ｄ）に示すように、支持基板４０によって支持されたデバイスウェハ１０を第２の面１２側から研削することにより薄化する。図９は、デバイスウェハ１０を研削する処理の一例を示す断面図である。デバイスウェハ１０は、例えばグラインディングホイール１２０を第２の面１２に当接させて機械的な研削を行うバックグラインディング処理を行う。この研削は、デバイスウェハ１０は、凹部１３の底面１３ａ（図８（Ｂ）参照）に達するよう行う。研削面が凹部１３の底面１３ａにまで達し、接着剤３０が研削面に露出すると、接着剤３０がデバイスウェハ１０とともに研削されることとなる。支持基板４０に凹部が形成されない場合に比べると、ウェハデバイス１０に形成される凹部１３内の接着剤３０の量を少なくすることができるため、研削時よって接着剤３０が繊維状となること、または繊維状の接着剤３０の大きさを抑制することができる。凹部４２の底面４２ａおよび側面４２ｂを覆う密着層４４が形成されている場合には、接着剤３０が研削時の摩擦力によって支持基板４０から脱離してしまうことが防止される。
（デバイスウェハの裏面加工）
次に、図１（Ｅ）に示すように、デバイスウェハ１０の第２の面１２側における種々の加工を行う。例えば、本工程は、デバイスウェハ１０を第２の面１２側からエッチングによって後退させ、最終的なデバイスの厚さに仕上げるとともに、第２の面１２においてＴＳＶ２０の端部を露出させるシリコンリセスプロセスを含み得る。更に、本工程は、デバイスウェハ１０の第２の面１２にパッシベーション膜１６を形成するプロセス、ＴＳＶ２０の露出部分のバリアメタル（図示せず）を除去するプロセス、ＴＳＶ２０に電気的に接続された配線層を形成するプロセス等を含み得る。
（支持基板の剥離）
次に、図１（Ｆ）に示すように、裏面加工が完了したデバイスウェハ１０から支持基板４０を剥離する。図１０（Ａ）〜図１０（Ｃ）は、支持基板４０をデバイスウェハ１０から剥離する処理の一例を示す断面図である。
初めに、図１０（Ａ）に示すように、リングフレーム１５０に取り付けられたダイシングフィルム１６０に支持基板付きウェハ６０のデバイスウェハ１０側を貼り付ける。ダイシングフィルム１６０は、支持基板４０の剥離後におけるデバイスウェハ１０の支持体としての役割を担うとともに、後のダイシング工程において個片化されるデバイスウェハ１０の支持をも担う。
次に、図１０（Ｂ）に示すように、リングフレーム１５０と支持基板付きウェハ６０との間の空間に、接着剤３０を溶解させる溶剤（リムーバ）３１を供給する。接着剤３０は支持基板付きウェハ６０の端面において露出しているので、接着剤３０の溶解は、支持基板付きウェハ６０の周縁部から内周部に向けて進行する。図１０（Ｂ）に示すように、接着剤３０の溶解が低密着層４３の形成部分にまで達した段階で、支持基板付きウェハ６０をダイシングフィルム１６０に貼り付けた状態のままキャリアデボンダ装置（図示せず）に投入する。その後、キャリアデボンダ装置によって支持基板４０をクランプしつつダイシングフィルム１６０をステージに吸着し、支持基板４０とダイシングフィルム１６０とを離間させる方向に力を作用させる。これにより、図１０（Ｃ）に示すように、支持基板４０がデバイスウェハ１０から剥離される。接着剤３０が支持基板４０側において低密着層４３に対してのみ接触する状態となった段階で力を作用させることにより支持基板４０の剥離を行うことができる。支持基板４０が除去されたデバイスウェハ１０は、ダイシングフィルム１６０によって支持される。なお、デバイスウェハ１０上に接着剤３０の残渣が存在する場合にはデバイスウェハ１０の洗浄処理が必要に応じて実施される。
その後、デバイスウェハ１０は、ダイシング工程において個々のチップに切り分けられ、パッケージに搭載または収容される。図１１は、本実施形態に係る製造方法を用いて製造された半導体装置を、３次元実装技術を用いてパッケージングした半導体パッケージの一例を示す断面図である。半導体パッケージ２００は、内部に多層配線（図示せず）を有する樹脂基板２０１と、樹脂基板２０１上に積層された上記の本実施形態に係る製造方法を用いて製造された半導体チップ２０２、２０３および２０４と、を含んでいる。半導体チップ２０２〜２０４は、はんだバンプ２１０を介して隣接する半導体チップまたは樹脂基板２０１に接続されている。各半導体チップ間および半導体チップ２０４と樹脂基板２０１との間の空間には、それぞれアンダーフィル２２０が充填されている。中段の半導体チップ２０３と下段の半導体チップ２０４の内部には、ＴＳＶ２３０が形成されており、これにより、半導体チップ２０２〜２０４の積層方向に導電経路が形成されている。半導体チップ２０２〜２０４は、上記した研削工程において例えば５０μｍ程度にまで薄化されており、これによって半導体パッケージ２００の薄型化が達成される。
以上の説明から明らかなように、本実施形態に係る半導体装置の製造方法によれば、デバイスウェハ１０の第１の面１１側の周縁部にデバイスウェハ１０の外縁に沿って凹部１３が形成される。これにより、デバイスウェハ１０の研削に伴うナイフエッジの発生を防止することができる。
また、本実施形態に係る半導体装置の製造方法によれば、凹部４２が支持基板４０に形成される。デバイスウェハ１０と支持基板４０との間に介在する接着剤３０は、支持基板４０側の凹部４２にも収容される。ため、デバイスウェハ１０に形成される凹部１３に収容される接着剤３０の量を減らすことができる。これにより、デバイスウェハ１０の研削時に、凹部１３内に収容された接着剤３０が研削される状況において、接着剤３０が繊維状となることが抑制され、異常研磨によるデバイスウェハ１０へのダメージを回避することができる。
また、支持基板４０側に形成された凹部４２の表面に密着層４４を形成する場合には、凹部４２接着剤３０は、密着層４４を介して支持基板４０に接着するので、デバイスウェハ１０の研削時における接着剤３０の脱離を抑制できる。
また、デバイスウェハ１０側の凹部１３の表面に密着層１４を形成する場合には、支持基板付きウェハ６０の周縁部において、デバイスウェハ１０と支持基板４０との接着強度を高めることができるので、後の工程において支持基板４０がデバイスウェハ１０から剥離してしまうリスクを低減することができる。
また、本実施形態において、凹部１３および凹部４２は、それぞれ、デバイスウェハ１０および支持基板４０の外縁を形成する端面を含む領域を除去することにより形状される。これにより、支持基板付きウェハ６０のエッジ部において露出する接着剤３０の面積を、支持基板４０側に凹部４２を有しない構造と比較して拡大することができる。その結果、支持基板４０を剥離する工程において、溶剤（リムーバ）３１を用いて接着剤３０を溶解させる際の処理時間の短縮を図ることが可能となる。
［第２の実施形態］
図１２（Ａ）および図１２（Ｂ）は、それぞれ、本開示の技術の第２の実施形態に係る支持基板付きウェハ６０Ａおよび６０Ｂの構成を示す断面図である。第２の実施形態に係る支持基板付きウェハ６０Ａおよび６０Ｂは、支持基板４０側に形成される凹部４２の構成が第１の実施形態とは異なる。すなわち、第２の実施形態に係る支持基板４０に形成される凹部４２は、支持基板４０の周縁部に支持基板４０の外縁に沿って同心円状に伸長する複数の溝４５を含んでいる。
図１２（Ａ）に示す例では、支持基板４０の低密着層４３の形成面と同一面内に複数の溝４５が設けられている。一方、図１２（Ｂ）に示す例では、支持基板４０の周縁部に形成された比較的幅の広い凹部４６の底面に凹部４６よりも幅の狭い複数の溝４５が設けられている。また、図１２（Ａ）および図１２（Ｂ）に示す例では、複数の溝４５の表面に、シランカップリング剤をコーティングすることによって密着層４４が形成されている。なお、密着層４４は必要に応じて形成すればよい。
複数の溝４５は、例えば、溝４５の幅に適合したトリミングブレードを用いて、トリミングブレードを順次支持基板４０の径方向に移動させながら支持基板４０を研削することにより形成することができる。また、複数の溝４５をエッチングにより形成してもよい。
なお、第２の実施形態に係る支持基板付きウェハ６０Ａおよび６０Ｂにおいて、デバイスウェハ１０側の構成は上記した第１の実施形態と同様であるので、デバイスウェハ１０側の説明は省略する。
このように、支持基板４０側の凹部４２が複数の溝４５を含むことにより支持基板４０の周縁部に凹凸構造が形成される。これにより、支持基板４０の周縁部における支持基板４０と接着剤３０との接触面積が、第１の実施形態と比較して増大する。その結果、接着剤３０と支持基板４０との密着性の更なる向上を図ることができ、デバイスウェハ１０の研削時における接着剤３０の脱離を防止する効果の更なる促進を図ることができる。
［第３の実施形態］
図１３は、本開示の技術の第３の実施形態に係る支持基板付きウェハ６０Ｃの構成を示す断面図である。第１の実施形態に係る支持基板付きウェハ６０（図８（Ｂ）参照）において、デバイスウェハ１０および支持基板４０にそれぞれ形成された凹部１３および４２はデバイスウェハ１０又は支持基板４０の端面を含む領域を部分的に除去して形成されるものであった。すなわち、第１の実施形態に係る凹部１３および４２の断面形状は、Ｌ字型を呈するものであった。これに対して、第３の実施形態に係る支持基板付きウェハ６０Ｃにおいて、デバイスウェハ１０側の凹部１３は、デバイスウェハ１０の端面１０Ｅよりも内側の領域を部分的に除去して形状される。すなわち、第３の実施形態に係るデバイスウェハ１０側の凹部１３の断面形状はＵ字型を呈する。同様に、第３の実施形態に係る支持基板付きウェハ６０Ｃにおいて、支持基板４０側の凹部４２は、支持基板４０の端面４０Ｅよりも内側の領域を部分的に除去して形成される。すなわち、第３の実施形態に係る支持基板４０側の凹部４２の断面形状はＵ字型を呈する。
このように凹部１３および４２を形成することにより、凹部１３および４２によって形成される空間内に充填された接着剤３０がデバイスウェハ１０および支持基板４０の接着面とは反対側の面に回り込むことを防止する効果を高めることができる。
なお、上記した第１乃至第３の実施形態に係るデバイスウェハ１０および支持基板４０の組み合わせを変えて支持基板付きウェハを形成することが可能である。例えば、第２の実施形態に係る支持基板４０と第３の実施形態に係るデバイスウェハ１０とを組み合わせて支持基板付きウェハを形成してもよい。また、第１の実施形態に係る支持基板４０と、第３の実施形態に係るデバイスウェハ１０とを組み合わせて支持基板付きウェハを形成してもよい。
[比較例]
図１４（Ａ）は、上記した本開示の技術の各実施形態の比較対象となる比較例に係る支持基板付きウェハ６０Ｘの断面図である。比較例に係る支持基板付きウェハ６０Ｘにおいて、デバイスウェハ１０の周縁部に凹部１３が形成され、支持基板４０の内周部において低密着層４３が形成される。これらの点は、上記した本開示の技術の各実施形態に係る支持基板付きウェハと同様である。一方、比較例に係る支持基板付きウェハ６０Ｘにおいて、支持基板４０側には、図８（Ｂ）等に示す本開示の技術の実施形態に係る凹部４２や密着層４４が形成されていない。比較例に係る支持基板付きウェハ６０Ｘにおいて、デバイスウェハ１０と支持基板４０との間に介在する接着剤３０は、デバイスウェハ１０側の凹部１３によって形成される空間内に充填される。
図１４（Ｂ）は、図１４（Ａ）に示す比較例に係る支持基板付きウェハ６０Ｘをデバイスウェハ１０の第２の面１２側から研削している状態を示す断面図である。図１４（Ｂ）に示すように、デバイスウェハ１０は、上記した本開示の技術の実施形態と同様、グラインディングホイール１２０を第２の面１２に当接させて機械的な研削を行うバックグラインディング処理によって所望の厚さとなるまで薄化される。研削面がデバイスウェハ１０の凹部１３の底面にまで達し、接着剤３０が研削面に露出すると、接着剤３０がデバイスウェハ１０とともに研削されることとなる。
比較例に係る支持基板付きウェハ６０Ｘにおいて、支持基板４０側には、図８（Ｂ）等に示す本開示の技術の実施形態に係る凹部４２が設けられていないので、支持基板４０の周縁部において接着剤３０を支持する十分な大きさの支持面が確保されていない。従って、比較例に係る支持基板付きウェハ６０Ｘの周縁部において、支持基板４０と接着剤３０との密着性は極めて低いものとなる。その結果、図１４（Ｂ）に示すように、研削面が接着剤３０にまで達して接着剤３０に摩擦力が加わると、接着剤３０が支持基板４０から脱離して繊維状の細長い形状を呈する接着剤の脱離片３０Ｘが発生するという現象が多発する。接着剤の脱離片３０Ｘは、グラインディングホイール１２０とデバイスウェハ１０の研削面との間に侵入し、異常研削を引き起こし、デバイスウェハ１０にダメージを与える。すなわち、接着剤３０の脱離片３０Ｘによってデバイスウェハ１０にチッピングやスクラッチ傷が生じる結果となる。
また、支持基板付きウェハ６０Ｘの周縁部において接着剤３０の脱離が生じると、接着剤３０とデバイスウェハ１０および接着剤３０と支持基板４０との間にバックグラインディング装置から供給される水が浸入する。水の侵入によってデバイスウェハ１０の研削面をグラインディングホイール１２０側に押し上げる力が作用し、研削の摩擦力が増大して異常研磨を引き起こす。このモードでは、接着剤３０の剥離がデバイスウェハの内周部にまで伝播し、最終的に支持基板４０がデバイスウェハ１０から完全に剥離し、サポートを失ったデバイスウェハ１０が研削処理中に破壊するという結果を招く。特に、支持基板４０の内周部に低密着層４３を有する構造においては、内周部における接着剤剥離が生じやすく、デバイスウェハ１０が破壊に至る可能性が増大する。
比較例に係る支持基板付きウェハ６０Ｘにおいて、デバイスウェハ１０の研削時にデバイスウェハ１０にチッピングや破壊等が多発する問題は、本発明者によって発見されたものである。また、デバイスウェハ１０におけるチッピングや破壊等の現象が、接着剤３０の脱離および接着剤の脱離片３０Ｘの発生に起因して生じることも本発明者によって発見されたものである。更に、接着剤３０と支持基板４０との密着性が研削時の摩擦力に対して不足していることに起因して接着剤３０の脱離や接着剤の脱離片３０Ｘが発生することも本発明者によって発見されたものである。
一方、本開示の技術の各実施形態に係る製造方法によれば、支持基板付きウェハ６０、６０Ａ、６０Ｂおよび６０Ｃの周縁部において、支持基板４０側にも凹部４２が設けられる。これにより、支持基板付きウェハ６０、６０Ａ、６０Ｂおよび６０Ｃの周縁部において、接着剤３０と支持基板４０との接触面積が比較例に係る支持基板付きウェハ６０Ｘよりも拡大される。これにより本開示の技術の各実施形態に係る支持基板付きウェハ６０、６０Ａ、６０Ｂおよび６０Ｃの周縁部において、支持基板４０と接着剤３０との密着性が比較例に対して向上し、研削時における接着剤３０の脱離および接着剤の脱離片の発生が防止される。
以上の第１乃至第３の実施形態に関し、更に以下の付記を開示する。
（付記１）
デバイスウェハの第１の面の周縁部に、前記デバイスウェハの外縁に沿った第１の凹部を形成する工程と、支持基板の接着面に、前記支持基板の外縁に沿った第２の凹部を形成する工程と、前記デバイスウェハの前記第１の面と前記支持基板の前記接着面とを接着剤を介して接着する工程と、前記第１の凹部の底面に達する深さ位置まで前記デバイスウェハを前記第１の面とは反対側の第２の面側から研削する工程と、を含む半導体装置の製造方法。
（付記２）
前記接着剤に対する密着性を向上させる第１の密着層を前記第２の凹部の表面に形成する工程を更に含む付記１に記載の製造方法。
（付記３）
前記接着剤に対する密着性を向上させる第２の密着層を前記第１の凹部の表面に形成する工程を更に含む付記２に記載の製造方法。
（付記４）
前記第１の密着層および前記第２の密着層は、シランカップリング剤を含む付記２または付記３に記載の製造方法。
（付記５）
前記支持基板の前記接着面の前記第２の凹部よりも内側に前記接着剤に対する密着性を低減させた低密着層を形成する工程を更に含む付記１乃至付記４のいずれか１つに記載の製造方法。
（付記６）
前記第１の凹部は、前記デバイスウェハの外縁を形成する端面を含む領域を部分的に除去して形成され、前記第２の凹部は、前記支持基板の外縁を形成する端面を含む領域を部分的に除去して形成される付記１乃至付記５のいずれか１つに記載の製造方法。
（付記７）
前記第２の凹部は、前記支持基板の外縁に沿って設けられた複数の溝を含む付記１乃至付記５のいずれか１つに記載の製造方法。
（付記８）
前記第１の凹部は、前記デバイスウェハの外縁を形成する端面よりも内側の領域を部分的に除去して形成され、前記第２の凹部は、前記支持基板の外縁を形成する端面よりも内側の領域を部分的に除去して形成される付記１乃至付記５のいずれか１つに記載の製造方法。
（付記９）
前記デバイスウェハを研削した後に前記デバイスウェハから前記支持基板を剥離する工程を更に含む付記１乃至付記８のいずれか１つに記載の製造方法。
（付記１０）
前記第１の凹部は、前記第１の面側において、前記デバイスウェハのべベル部を除去するように形成される付記１乃至付記９のいずれか１つに記載の製造方法。
（付記１１）
第１の面の周縁部に前記第１の面の外縁に沿った第１の凹部を有するデバイスウェハと、前記デバイスウェハとの接着面に前記接着面の外縁に沿った第２の凹部を有する支持基板と、前記デバイスウェハと前記支持基板との間に介在し且つ前記第１の凹部および前記第２の凹部に収容された接着剤と、を含む支持基板付きウェハ。
（付記１２）
前記第２の凹部の表面に形成された、前記接着剤に対する密着性を向上させる第１の密着層を更に含む付記１１に記載の支持基板付きウェハ。
（付記１３）
前記第１の凹部の表面に前記接着剤に対する密着性を向上させる第２の密着層が形成された付記１２に記載の支持基板付きウェハ。
（付記１４）
前記第１の密着層および前記第２の密着層は、シランカップリング剤を含む付記１２または１３に記載の支持基板付きウェハ。
（付記１５）
前記支持基板は、前記接着面の前記第２の凹部よりも内側に前記接着剤に対する密着性を低減させた低密着層を含む付記１１乃至付記１４のいずれか１つに記載の支持基板付きウェハ。
（付記１６）
前記第１の凹部は、前記デバイスウェハの外縁を形成する端面を含む領域を部分的に除去して形成され、前記第２の凹部は、前記支持基板の外縁を形成する端面を含む領域を部分的に除去して形成される付記１１乃至付記１５のいずれか１つに記載の支持基板付きウェハ。
（付記１７）
前記第２の凹部は、前記支持基板の外縁に沿って設けられた複数の溝を含む付記１１乃至付記１５のいずれか１つに記載の支持基板付きウェハ。
（付記１８）
前記第１の凹部は、前記デバイスウェハの外縁を形成する端面よりも内側の領域を部分的に除去して形成され、前記第２の凹部は、前記支持基板の外縁を形成する端面よりも内側の領域を部分的に除去して形成される付記１１乃至付記１５のいずれか１つに記載の支持基板付きウェハ。
（付記１９）
前記第１の凹部は、前記第１の面１１側において、前記デバイスウェハのべベル部を除去するように形成される付記１乃至付記１８のいずれか１つに支持基板付きウェハ。
１０ デバイスウェハ
１１ 第１の面
１２ 第２の面
１３、４２ 凹部
１４、４４ 密着層
３０ 接着剤
４０ 支持基板
４１ 接着面
４３ 低密着層
６０、６０Ａ、６０Ｂ、６０Ｃ、６０Ｘ 支持基板付きウェハ

Claims (11)

  1. デバイスウェハの第１の面の周縁部に、前記デバイスウェハの外縁に沿った第１の凹部を形成する工程と、
    支持基板の接着面に、前記支持基板の外縁に沿った第２の凹部を形成する工程と、
    前記デバイスウェハの前記第１の面と前記支持基板の前記接着面とを接着剤を介して接着する工程と、
    前記第１の凹部の底面に達する深さ位置まで前記デバイスウェハを前記第１の面とは反対側の第２の面側から研削する工程と、
    を含む半導体装置の製造方法。
  2. 前記接着剤に対する密着性を向上させる第１の密着層を前記第２の凹部の表面に形成する工程を更に含む請求項１に記載の製造方法。
  3. 前記接着剤に対する密着性を向上させる第２の密着層を前記第１の凹部の表面に形成する工程を更に含む請求項２に記載の製造方法。
  4. 前記第１の密着層および前記第２の密着層は、シランカップリング剤を含む請求項２または３に記載の製造方法。
  5. 前記支持基板の前記接着面の前記第２の凹部よりも内側に前記接着剤に対する密着性を低減させた低密着層を形成する工程を更に含む請求項１乃至４のいずれか１項に記載の製造方法。
  6. 前記第１の凹部は、前記デバイスウェハの外縁を形成する端面を含む領域を部分的に除去して形成され、
    前記第２の凹部は、前記支持基板の外縁を形成する端面を含む領域を部分的に除去して形成される請求項１乃至５のいずれか１項に記載の製造方法。
  7. 前記第２の凹部は、前記支持基板の外縁に沿って設けられた複数の溝を含む請求項１乃至５のいずれか１項に記載の製造方法。
  8. 前記第１の凹部は、前記デバイスウェハの外縁を形成する端面よりも内側の領域を部分的に除去して形成され、
    前記第２の凹部は、前記支持基板の外縁を形成する端面よりも内側の領域を部分的に除去して形成される請求項１乃至５のいずれか１項に記載の製造方法。
  9. 第１の面の周縁部に前記第１の面の外縁に沿った第１の凹部を有するデバイスウェハと、
    前記デバイスウェハとの接着面に前記接着面の外縁に沿った第２の凹部を有する支持基板と、
    前記デバイスウェハと前記支持基板との間に介在し且つ前記第１の凹部および前記第２の凹部に収容された接着剤と、
    を含む支持基板付きウェハ。
  10. 前記第２の凹部の表面に形成された、前記接着剤に対する密着性を向上させる第１の密着層を更に含む請求項９に記載の支持基板付きウェハ。
  11. 前記第１の凹部の表面に前記接着剤に対する密着性を向上させる第２の密着層が形成された請求項１０に記載の支持基板付きウェハ。
JP2013145737A 2013-07-11 2013-07-11 半導体装置の製造方法および支持基板付きウェハ Expired - Fee Related JP6197422B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2013145737A JP6197422B2 (ja) 2013-07-11 2013-07-11 半導体装置の製造方法および支持基板付きウェハ
US14/306,923 US9087873B2 (en) 2013-07-11 2014-06-17 Semiconductor device manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013145737A JP6197422B2 (ja) 2013-07-11 2013-07-11 半導体装置の製造方法および支持基板付きウェハ

Publications (2)

Publication Number Publication Date
JP2015018967A true JP2015018967A (ja) 2015-01-29
JP6197422B2 JP6197422B2 (ja) 2017-09-20

Family

ID=52276473

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013145737A Expired - Fee Related JP6197422B2 (ja) 2013-07-11 2013-07-11 半導体装置の製造方法および支持基板付きウェハ

Country Status (2)

Country Link
US (1) US9087873B2 (ja)
JP (1) JP6197422B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016163043A (ja) * 2015-02-27 2016-09-05 株式会社ディスコ ウェハ分割方法
KR20180027356A (ko) * 2016-09-05 2018-03-14 가부시기가이샤 디스코 패키지 디바이스 칩의 제조 방법
TWI663024B (zh) * 2015-09-11 2019-06-21 日商東芝記憶體股份有限公司 半導體裝置之製造方法
CN112968119A (zh) * 2020-12-18 2021-06-15 重庆康佳光电技术研究院有限公司 芯片的转移方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013100563A1 (de) * 2013-01-21 2014-07-24 Ev Group E. Thallner Gmbh Aufnahmeeinrichtung zur Handhabung strukturierter Substrate
KR102261814B1 (ko) * 2014-06-16 2021-06-07 삼성전자주식회사 반도체 패키지의 제조 방법
EP3195364A4 (en) 2014-09-18 2018-04-25 Intel Corporation Wurtzite heteroepitaxial structures with inclined sidewall facets for defect propagation control in silicon cmos-compatible semiconductor devices
WO2016048328A1 (en) 2014-09-25 2016-03-31 Intel Corporation Iii-n epitaxial device structures on free standing silicon mesas
JP6604597B2 (ja) 2014-10-30 2019-11-13 インテル・コーポレーション マイクロ電子構造、マイクロ電子構造を製造する方法および電子システム
US10056456B2 (en) 2014-12-18 2018-08-21 Intel Corporation N-channel gallium nitride transistors
KR102346591B1 (ko) 2015-05-19 2022-01-04 인텔 코포레이션 융기된 도핑 결정성 구조체들을 가진 반도체 디바이스들
EP3314659A4 (en) 2015-06-26 2019-01-23 INTEL Corporation HETEROSEPITAXIAL STRUCTURES WITH STABLE SUBSTRATE INTERFACE MATERIAL AT HIGH TEMPERATURE
WO2017111869A1 (en) 2015-12-24 2017-06-29 Intel Corporation Transition metal dichalcogenides (tmdcs) over iii-nitride heteroepitaxial layers
WO2017139542A1 (en) 2016-02-11 2017-08-17 Skyworks Solutions, Inc. Device packaging using a recyclable carrier substrate
US20170243739A1 (en) * 2016-02-24 2017-08-24 Skyworks Solutions, Inc. 3d micromold and pattern transfer
US20180019169A1 (en) * 2016-07-12 2018-01-18 QMAT, Inc. Backing substrate stabilizing donor substrate for implant or reclamation
US10453763B2 (en) 2016-08-10 2019-10-22 Skyworks Solutions, Inc. Packaging structures with improved adhesion and strength
KR102614599B1 (ko) * 2016-11-07 2023-12-18 삼성디스플레이 주식회사 롤러블 디스플레이 장치
KR102524962B1 (ko) * 2016-11-14 2023-04-21 삼성전자주식회사 기판 구조체 제조 방법 및 이를 이용하여 제조된 기판 구조체
JP6823262B2 (ja) 2017-03-15 2021-02-03 ミツミ電機株式会社 光学モジュールの製造方法及び光学モジュール
CN110785833A (zh) * 2017-06-19 2020-02-11 罗姆股份有限公司 半导体装置的制造方法及晶片粘合结构体
WO2019066953A1 (en) 2017-09-29 2019-04-04 Intel Corporation REDUCED CONTACT RESISTANCE GROUP III (N-N) NITRIDE DEVICES AND METHODS OF MAKING SAME
JP7136532B2 (ja) * 2018-03-30 2022-09-13 ミネベアミツミ株式会社 モジュールの製造方法及び光学モジュールの製造方法
KR102573780B1 (ko) * 2018-09-28 2023-08-31 엘지디스플레이 주식회사 표시 장치
KR102477355B1 (ko) 2018-10-23 2022-12-15 삼성전자주식회사 캐리어 기판 및 이를 이용한 기판 처리 장치
US11610812B2 (en) 2019-10-31 2023-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-wafer capping layer for metal arcing protection
DE102020126234A1 (de) * 2019-10-31 2021-05-06 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-wafer-abdeckschicht für metalldurchschlagschutz
US11482506B2 (en) * 2020-03-31 2022-10-25 Taiwan Semiconductor Manufacturing Company Limited Edge-trimming methods for wafer bonding and dicing

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000040711A (ja) * 1998-07-23 2000-02-08 Sony Corp 樹脂封止型半導体装置とその製造方法
JP2004095946A (ja) * 2002-09-02 2004-03-25 Sekisui Chem Co Ltd 半導体チップの製造方法
JP2005026413A (ja) * 2003-07-01 2005-01-27 Renesas Technology Corp 半導体ウエハ、半導体素子およびその製造方法
JP2005175207A (ja) * 2003-12-11 2005-06-30 Sharp Corp 半導体装置の製造方法、研削用補強部材、及びその貼り付け方法
JP2005197630A (ja) * 2003-12-09 2005-07-21 Sekisui Chem Co Ltd Ｉｃチップの製造方法
JP2011023659A (ja) * 2009-07-17 2011-02-03 Disco Abrasive Syst Ltd ウェーハの加工方法
JP2013026614A (ja) * 2011-07-19 2013-02-04 Disco Abrasive Syst Ltd デバイスウェーハの加工方法
JP2013069946A (ja) * 2011-09-26 2013-04-18 Toshiba Corp 支持基板、支持基板の製造方法、及び半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5718348B2 (ja) * 1974-06-07 1982-04-16
US4268537A (en) * 1979-12-03 1981-05-19 Rca Corporation Method for manufacturing a self-aligned contact in a grooved semiconductor surface
US5003361A (en) * 1987-08-31 1991-03-26 At&T Bell Laboratories Active dynamic memory cell
US5950104A (en) * 1997-04-09 1999-09-07 Vanguard International Semiconductor Corporation Contact process using Y-contact etching
US20020163059A1 (en) * 2000-02-17 2002-11-07 Hamerski Roman J. Device with epitaxial base
JP2004349649A (ja) 2003-05-26 2004-12-09 Shinko Electric Ind Co Ltd ウエハーの薄加工方法
US7476955B2 (en) * 2004-01-06 2009-01-13 Micron Technology, Inc. Die package having an adhesive flow restriction area
JP2005277103A (ja) 2004-03-24 2005-10-06 Nec Electronics Corp 半導体ウェハ、支持体および半導体ウェハ製造方法ならびにスペーサ製造方法および半導体素子製造方法
JP5106604B2 (ja) * 2010-09-07 2012-12-26 株式会社東芝 半導体装置およびその製造方法
US8348390B2 (en) * 2011-05-18 2013-01-08 Xerox Corporation Enhancing superoleophobicity and reducing adhesion through multi-scale roughness by ALD/CVD technique in inkjet application

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000040711A (ja) * 1998-07-23 2000-02-08 Sony Corp 樹脂封止型半導体装置とその製造方法
JP2004095946A (ja) * 2002-09-02 2004-03-25 Sekisui Chem Co Ltd 半導体チップの製造方法
JP2005026413A (ja) * 2003-07-01 2005-01-27 Renesas Technology Corp 半導体ウエハ、半導体素子およびその製造方法
JP2005197630A (ja) * 2003-12-09 2005-07-21 Sekisui Chem Co Ltd Ｉｃチップの製造方法
JP2005175207A (ja) * 2003-12-11 2005-06-30 Sharp Corp 半導体装置の製造方法、研削用補強部材、及びその貼り付け方法
JP2011023659A (ja) * 2009-07-17 2011-02-03 Disco Abrasive Syst Ltd ウェーハの加工方法
JP2013026614A (ja) * 2011-07-19 2013-02-04 Disco Abrasive Syst Ltd デバイスウェーハの加工方法
JP2013069946A (ja) * 2011-09-26 2013-04-18 Toshiba Corp 支持基板、支持基板の製造方法、及び半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016163043A (ja) * 2015-02-27 2016-09-05 株式会社ディスコ ウェハ分割方法
TWI663024B (zh) * 2015-09-11 2019-06-21 日商東芝記憶體股份有限公司 半導體裝置之製造方法
KR20180027356A (ko) * 2016-09-05 2018-03-14 가부시기가이샤 디스코 패키지 디바이스 칩의 제조 방법
KR102223697B1 (ko) 2016-09-05 2021-03-04 가부시기가이샤 디스코 패키지 디바이스 칩의 제조 방법
CN112968119A (zh) * 2020-12-18 2021-06-15 重庆康佳光电技术研究院有限公司 芯片的转移方法

Also Published As

Publication number Publication date
US20150014820A1 (en) 2015-01-15
JP6197422B2 (ja) 2017-09-20
US9087873B2 (en) 2015-07-21

Similar Documents

Publication Publication Date Title
JP6197422B2 (ja) 半導体装置の製造方法および支持基板付きウェハ
JP7129427B2 (ja) 処理された積層ダイ
CN102163559B (zh) 堆叠装置的制造方法及装置晶片处理方法
KR102077248B1 (ko) 기판 가공 방법
JP6504750B2 (ja) ウェーハの加工方法
US9412636B2 (en) Methods for processing substrates
US20120045611A1 (en) Composite Carrier Structure
JP2006253402A (ja) 半導体装置の製造方法
TWI401752B (zh) 晶片封裝結構之製造方法
JP2016004835A (ja) 積層デバイスの製造方法
JP2021535608A (ja) ウェハレベルパッケージ方法及びパッケージ構造
US20160163590A1 (en) Methods of manufacturing semiconductor devices
US8820728B2 (en) Semiconductor wafer carrier
US8754532B2 (en) Semiconductor device and manufacturing method thereof
WO2022057013A1 (zh) 晶圆键合方法
JP2004186522A (ja) 半導体装置の製造方法
JPH1174230A (ja) 薄膜半導体装置の製造方法
US20230065248A1 (en) Polymer coated semiconductor devices and hybrid bonding to form semiconductor assemblies
TW202242976A (zh) 層積元件晶片的製造方法
US10163673B2 (en) Dual adhesive bonding with perforated wafer
JP2015201548A (ja) 半導体装置の製造方法
JP6195483B2 (ja) 積層ウェーハの加工方法
US9997390B2 (en) Semiconductor manufacturing method and laminated body
TWI458004B (zh) 薄化晶圓的方法
JP2013258228A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160328

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170124

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170126

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170310

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170725

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170807

R150 Certificate of patent or registration of utility model

Ref document number: 6197422

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees