JP2015018564A5

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Publication number: JP2015018564A5
Application number: JP2014165486A
Authority: JP
Filing date: 2014-08-15
Publication date: 2015-03-19
Anticipated expiration: 2032-02-16

Claims

直列化器／並列化器（ＳｅｒＤｅｓ）デバイスによって実行される方法であって、
（ａ）第２のＳｅｒＤｅｓリンクの第１のエラーレートを決定することであって、前記第２のＳｅｒＤｅｓリンクを介して渡される情報がＳｅｒＤｅｓ受信機によって受信されることと、
（ｂ）前記第１のエラーレートがエラーレート下限とエラーレート上限との間に実質的に維持されるように、前記ＳｅｒＤｅｓ受信機の消費電力設定を制御することと、
（ｃ）別のＳｅｒＤｅｓデバイスへの送信のための第１のＳｅｒＤｅｓリンクの第２のエラーレートを決定することと、
（ｄ）前記第２のエラーレートが、第１のエラーレート限度と第２のエラーレート限度との中に維持されるように、前記別のＳｅｒＤｅｓデバイスの入力インピーダンス設定を制御することと、
を備え、
前記第２のエラーレートが前記第１のエラーレート限度と前記第２のエラーレート限度の範囲外のままであるとき、ＳｅｒＤｅｓ送信機が、前記別のＳｅｒＤｅｓデバイスにおける入力インピーダンスを変更する表示を前記別のＳｅｒＤｅｓデバイスに前記第１のＳｅｒＤｅｓリンクを介して送信するように構成される、方法。
（ａ）における前記第１のエラーレートを前記決定することが第１の集積回路上で実行され、前記ＳｅｒＤｅｓ受信機が第１の集積回路の一部である、請求項１に記載の方法。
（ａ）における前記第１のＳｅｒＤｅｓリンクを介して渡される前記情報が前記別のＳｅｒＤｅｓデバイスのＳｅｒＤｅｓ送信機によって出力され、
（ａ）における前記情報を受信する前記ＳｅｒＤｅｓ受信機が第１の集積回路の一部であり、（ａ）の前記決定することおよび（ｂ）の前記制御することが前記第１の集積回路によって実行される、請求項１に記載の方法。
前記第２のエラーレートを決定するために、パケット内のエラー情報を使用することをさらに備え、
前記パケットは、前記第２のＳｅｒＤｅｓリンクを介して第１の集積回路上で受信され、
（ｃ）の前記決定することが前記第１の集積回路によって実行される、請求項１に記載の方法。
前記パケットがキープアライブ同期パケットである、請求項４に記載の方法。
前記エラー情報が、前記第１のＳｅｒＤｅｓリンクを介して渡される情報に関連する、請求項４に記載の方法。
第２の集積回路内の回路が、前記第１のＳｅｒＤｅｓリンクを介して渡される前記情報内のエラーを検出し、前記エラーから前記エラー情報を生成し、
前記第２の集積回路が前記エラー情報を前記パケットに組み込んで、前記パケットを前記第２のＳｅｒＤｅｓリンクを介して前記第１の集積回路に送信する、請求項４に記載の方法。
前記第１の集積回路が、パケットを前記第１のＳｅｒＤｅｓリンクを介して前記第２の集積回路に送信することによって（ｄ）の前記制御することを実行し、
前記第２の集積回路に送信された前記パケットが前記入力インピーダンス設定を含み、
前記入力インピーダンス設定が前記第２の集積回路の前記ＳｅｒＤｅｓ受信機に供給される、請求項２に記載の方法。
前記パケットが制御パケットである、請求項８に記載の方法。
（ｃ）の前記決定することおよび（ｄ）の前記制御することが、前記ＳｅｒＤｅｓ送信機を含む第１の集積回路によって実行され、
前記第１のＳｅｒＤｅｓリンクを介して渡される情報が前記ＳｅｒＤｅｓ送信機から送信され、
前記第１の集積回路が中央処理装置（ＣＰＵ）を含み、
前記第２の集積回路がメモリを含み、
前記第１の集積回路の前記ＣＰＵが、前記第１のＳｅｒＤｅｓリンクを使用して前記第２の集積回路の前記メモリにアクセスする、請求項１に記載の方法。
（ａ）の前記決定することおよび（ｂ）の前記制御することが、電池式ワイヤレスモバイル通信デバイス内の第１の集積回路によって実行される、請求項１に記載の方法。
（ａ）第１の直列化器／並列化器（ＳｅｒＤｅｓ）通信を第１のデバイスから第１のＳｅｒＤｅｓリンクを介して第２のデバイス上で受信することであって、前記第１のＳｅｒＤｅｓ通信が前記第２のデバイスのＳｅｒＤｅｓ受信機上で受信されることと、
（ｂ）前記第１のＳｅｒＤｅｓ通信内でエラーが発生したことを前記第２のデバイス上で判断することと、前記判断することに応答して、前記第１のＳｅｒＤｅｓ通信に存在する送信エラーの数を含む第２のＳｅｒＤｅｓ通信を前記第２のデバイスから前記第１のデバイスに第２のＳｅｒＤｅｓリンクを介して送信することと、
（ｃ）前記第２のＳｅｒＤｅｓ通信に基づくエラーレートが許容範囲外であるとき、第３のＳｅｒＤｅｓ通信を前記第１のデバイスから前記第２のデバイスに前記第１のＳｅｒＤｅｓリンクを介して送信することと、
（ｄ）前記第１のデバイスの消費電力設定を調整するために、前記第２のＳｅｒＤｅｓ通信に係るビットエラー情報を使用することと、
（ｅ）前記第２のデバイスの前記ＳｅｒＤｅｓ受信機の入力インピーダンス設定を調整するために、前記第３のＳｅｒＤｅｓ通信内の情報を使用することと
を備える、方法。
前記エラーレートが、送信を試みられたビットの数で割ったエラーの総数を備える、請求項１２に記載の方法。
（ａ）、（ｂ）、（ｃ）および（ｅ）が第２の集積回路によって実行され、前記第１のＳｅｒＤｅｓリンクのエラーレートがエラーレート下限とエラーレート上限との間に実質的に維持されるように複数回繰り返される、請求項１２に記載の方法。
第２の直列化器／並列化器（ＳｅｒＤｅｓ）リンクを介して情報を受信するように適合された第１のＳｅｒＤｅｓ受信機と、
第１のＳｅｒＤｅｓリンクを介して第２のＳｅｒＤｅｓ受信機に情報を送信するように適合されたＳｅｒＤｅｓ送信機と、
前記第１のＳｅｒＤｅｓ受信機と前記ＳｅｒＤｅｓ送信機とに結合されたコントローラと、
を備え、
前記コントローラが、前記第１のＳｅｒＤｅｓ受信機を介して前記第２のＳｅｒＤｅｓリンク上のパケットを受信し、前記第２のＳｅｒＤｅｓリンクに係るビットエラーレートを決定し、前記ビットエラーレートに基づいて前記第１のＳｅｒＤｅｓ受信機の消費電力を調整し、
前記コントローラは、さらに、前記第１のＳｅｒＤｅｓ受信機を介してエラー情報を受信し、前記第１のＳｅｒＤｅｓリンクのエラーレートを決定するために前記エラー情報を使用し、
前記第１のＳｅｒＤｅｓリンクの前記エラーレートが許容可能な範囲外のままであるとき、前記コントローラが、前記第１のＳｅｒＤｅｓリンクの前記エラーレートがエラーレート下限とエラーレート上限との間に実質的に維持されるように、前記第２のＳｅｒＤｅｓ受信機の入力インピーダンスを調整するために、前記ＳｅｒＤｅｓ送信機に制御パケットを送信させる、集積回路。
前記エラー情報が、キープアライブ同期パケットの一部として前記第２のＳｅｒＤｅｓリンクを介して前記集積回路上で受信される、請求項１５に記載の集積回路。
前記第１のＳｅｒＤｅｓリンクおよび前記第２のＳｅｒＤｅｓリンクを介してメモリアクセスを実行する中央処理装置（ＣＰＵ）をさらに備える、請求項１５に記載の集積回路。
第１の直列化器／並列化器（ＳｅｒＤｅｓ）デバイスと第２のＳｅｒＤｅｓデバイスとの間の情報の通信においてＳｅｒＤｅｓ回路を用いることと、ここにおいて、前記第１のＳｅｒＤｅｓデバイスは、第１のＳｅｒＤｅｓリンクを介して情報を送信するＳｅｒＤｅｓ送信機と、第２のＳｅｒＤｅｓリンクから情報を受信するＳｅｒＤｅｓ受信機を備える、
前記第２のＳｅｒＤｅｓデバイスから前記第１のＳｅｒＤｅｓデバイスへの、前記第２のＳｅｒＤｅｓリンクを介した送信に係る第１のエラーレートがエラーレート下限とエラーレート上限の間に実質的に維持されるように、前記第１のＳｅｒＤｅｓデバイスにおける前記ＳｅｒＤｅｓ受信機の消費電力を制御することと、
前記第１のＳｅｒＤｅｓリンクを介して前記第１のＳｅｒＤｅｓデバイスから与えられる送信に係る第２のエラーレートに基づいて、前記第２のＳｅｒＤｅｓデバイスにおける入力インピーダンスを入力インピーダンス限度の中にはいるように制御することと、
を備える方法。
直列化器／並列化器（ＳｅｒＤｅｓ）回路に機能的に接続され、第１のＳｅｒＤｅｓデバイスと第２のＳｅｒＤｅｓデバイスとの間で、第１のＳｅｒＤｅｓリンクと第２のＳｅｒＤｅｓリンクとを備えるＳｅｒＤｅｓリンクを介して情報を通信するために適応されるコントローラを備え、
前記コントローラは、第１のＳｅｒＤｅｓデバイスに位置付けられ、前記第２のＳｅｒＤｅｓリンクの第１のエラーレートがエラーレート下限とエラーレート上限の間に実質的に維持されるように、前記ＳｅｒＤｅｓ回路の消費電力を制御するよう適応され、さらに、前記第１のＳｅｒＤｅｓリンクを介して前記第１のＳｅｒＤｅｓデバイスから与えられる送信に係る第２のエラーレートに基づいて、前記第２のＳｅｒＤｅｓデバイスにおける入力インピーダンスを入力インピーダンス範囲の中にはいるように制御する、
装置。
前記ＳｅｒＤｅｓリンクが、前記第１のＳｅｒＤｅｓデバイスと前記第２のＳｅｒＤｅｓデバイスとの間に延在する、請求項１９に記載の装置。
前記コントローラおよび前記ＳｅｒＤｅｓ回路が、前記第１のＳｅｒＤｅｓデバイスの一部である、請求項１９に記載の装置。
直列化器／並列化器（ＳｅｒＤｅｓ）デバイスによって実行される方法であって、
（ａ）第２のＳｅｒＤｅｓリンクの第１のエラーレートを決定することと、ここにおいて、前記第２のＳｅｒＤｅｓリンクを介して渡される情報は、ＳｅｒＤｅｓ受信機によって受信される、
（ｂ）前記第１のエラーレートがエラーレート下限とエラーレート上限との間に実質的に維持されるように前記ＳｅｒＤｅｓ受信機の消費電力設定を制御することと、
（ｃ）第１のＳｅｒＤｅｓリンクの第２のエラーレートを決定することと、
（ｄ）前記第２のエラーレートが第１のビットエラーレート限度と第２のビットエラー限度との間に実質的に維持されるように、別のＳｅｒＤｅｓデバイスの入力インピーダンスを制御することと、
を備え、
前記ＳｅｒＤｅｓ受信機によって受信された、送信に係る前記第２のエラーレートが、前記第1のビットエラー限度と前記第２のビットエラー限度の範囲外のままであるとき、ＳｅｒＤｅｓ送信機が、前記別のＳｅｒＤｅｓデバイスの前記入力インピーダンスを変更するために、前記第１のＳｅｒＤｅｓリンクを介して、前記別のＳｅｒＤｅｓデバイスに表示を送信するよう構成される、方法。
（ａ）の前記決定することおよび（ｂ）の前記制御することが、電池式モバイル通信デバイス内で行われ、
前記第２のＳｅｒＤｅｓリンクが前記電池式モバイル通信デバイス内に配設される、請求項２２に記載の方法。
前記第２のＳｅｒＤｅｓリンクが、電池式モバイル通信デバイス内の第１の集積回路から前記電池式モバイル通信デバイス内の第２の集積回路まで延在する、請求項２２に記載の方法。
（ａ）の前記決定することおよび（ｂ）の前記制御することが、前記ＳｅｒＤｅｓ受信機を含む第１の集積回路によって実行され、
前記第２のＳｅｒＤｅｓリンクを介して渡される前記情報が、第２の集積回路の一部であるＳｅｒＤｅｓ送信機から受信され、
前記第１の集積回路が中央処理装置（ＣＰＵ）を含み、
前記第２の集積回路がメモリを含み、
前記方法が、前記第２のＳｅｒＤｅｓリンクの前記ＳｅｒＤｅｓ受信機を使用して前記第２の集積回路の前記メモリから情報を受信することをさらに備え、
前記第１の集積回路の前記ＣＰＵが前記受信することを実行する、請求項２２に記載の方法。
（ａ）の前記決定することおよび（ｂ）の前記制御することが集積回路によって実行され、
前記集積回路が前記ＳｅｒＤｅｓ受信機を含み、
（ａ）の前記決定することが、
データ部分とエラー検出コード部分とを含む情報を、前記ＳｅｒＤｅｓ受信機を介して受信することと、
前記エラー検出コード部分を使用して前記データ部分内の１つまたは複数のビットエラーを検出するために前記集積回路上のエラー検出回路を使用することと
を含む、請求項２２に記載の方法。
前記エラー検出コード部分が、エラー訂正コードと、エラー検出および訂正コードと、ＣＲＣ（巡回冗長コード）コードとからなる群から得られる、請求項２６に記載の方法。
（ａ）の前記決定することが、
検出されたビットエラーの数の合計を保持することと、
エラーなしで受信されたビットの数の合計を保持することと
をさらに含む、請求項２６に記載の方法。
前記ＳｅｒＤｅｓ受信機がループフィルタを含み、
前記消費電力設定が前記ループフィルタの設定を備える、請求項２２に記載の方法。
前記ＳｅｒＤｅｓ受信機がデジタルフィルタを含み、
前記消費電力設定が、デジタルクロック信号が前記デジタルフィルタの一部分に供給されるのを防止する設定である、請求項２２に記載の方法。
前記ＳｅｒＤｅｓ受信機がクロックとデータ回復回路とを含み、
前記消費電力設定が前記クロックおよびデータ回復回路の設定を備える、請求項２２に記載の方法。
前記ＳｅｒＤｅｓ受信機がイコライザを含み、
前記消費電力設定が前記イコライザの設定を備える、請求項２２に記載の方法。
前記ＳｅｒＤｅｓ受信機がイコライザを含み、
前記消費電力設定が、前記イコライザの高周波数ブーストをイネーブルする設定を備える、請求項２２に記載の方法。
前記ＳｅｒＤｅｓ受信機が多相クロック信号を出力する位相ロックループ（ＰＬＬ）を含み、
前記消費電力設定が前記ＰＬＬの設定を備える、請求項２２に記載の方法。
前記ＳｅｒＤｅｓ受信機が入力インピーダンスを有し、
前記消費電力設定が前記ＳｅｒＤｅｓ受信機の前記入力インピーダンスを決定する設定を備える、請求項２２に記載の方法。
直列化器／並列化器（ＳｅｒＤｅｓ）デバイスによって実行される方法であって、
（ａ）第２のＳｅｒＤｅｓリンクを介して渡され、前記ＳｅｒＤｅｓデバイスのＳｅｒＤｅｓ受信機によって受信される情報を使用して、前記第２のＳｅｒＤｅｓリンクの第１のエラーレートを決定することと、
（ｂ）前記第１のエラーレートが、エラーレート下限とエラーレート上限の間に実質的に維持されるように、前記ＳｅｒＤｅｓ受信機の消費電力設定を制御することと、
（ｃ）前記第２のＳｅｒＤｅｓリンクを介して渡されるさらなる受信情報に基づいて、第１のＳｅｒＤｅｓリンクの第２のエラーレートを決定することと、
（ｄ）前記第２のエラーレートがエラーレート上限とエラーレート下限との間に実質的に維持されるように、別のＳｅｒＤｅｓデバイスの入力インピーダンス設定を制御することと、
を備え、
前記第２のエラーレートが前記エラーレート下限と前記エラーレート上限との外のままであるとき、前記ＳｅｒＤｅｓデバイスのＳｅｒＤｅｓ送信機が、前記別のＳｅｒＤｅｓデバイスにおける入力インピーダンスを変更するために、前記第１のＳｅｒＤｅｓリンクを介して表示を送るように構成される、方法。
（ａ）の前記第１のエラーレートを決定することは、第１の集積回路上で実行され、
前記ＳｅｒＤｅｓ受信機は、前記第１の集積回路の一部である、
請求項３６に記載の方法。
（ａ）において前記第２のＳｅｒＤｅｓリンクを介して渡される情報は、前記別のＳｅｒＤｅｓデバイスのＳｅｒＤｅｓ送信機によって出力され、
（ａ）における情報を受信する前記ＳｅｒＤｅｓデバイスの前記ＳｅｒＤｅｓ受信機は、第１の集積回路の一部であり、
（ａ）の前記決定することと（ｂ）の前記制御することは、前記第１の集積回路で実行される、
請求項３６に記載の方法。
前記第２のエラーレートを決定するために、パケット内のエラー情報を使用することをさらに備え、
前記パケットは、前記第２のＳｅｒＤｅｓリンクを介して第１の集積回路に受信され、
（ｃ）の前記決定することは、前記第１の集積回路によって実行される、
請求項３６に記載の方法。
前記パケットがキープアライブ同期パケットである、請求項３９に記載の方法。
前記エラー情報は、前記第１のＳｅｒＤｅｓリンクを介して渡される情報に関連付けられる、請求項３９に記載の方法。
第２の集積回路における回路が、前記第１のＳｅｒＤｅｓリンクを介して渡される情報におけるエラーを検出し、前記エラーから前記エラー情報を生成し、
前記第２の集積回路は、前記エラー情報を前記パケットに組み込み、前記第２のＳｅｒＤｅｓリンクを介して、前記パケットを前記第１の集積回路に送信する、
請求項３９に記載の方法。
前記第１の集積回路は、前記第１のＳｅｒＤｅｓリンクを介して第２の集積回路にパケットを送信することによって、（ｄ）の前記制御することを実行し、
前記第２の集積回路に送信される前記パケットは前記入力インピーダンス設定を含み、
前記入力インピーダンス設定は、前記第２の集積回路のＳｅｒＤｅｓ受信機に供給される、
請求項３７に記載の方法。
前記パケットは制御パケットである、請求項４３に記載の方法。
（ｃ）の前記決定することと（ｄ）の前記制御することは、ＳｅｒＤｅｓ送信機を含む第１の集積回路によって実行され、
前記第１のＳｅｒＤｅｓリンクを介して渡される情報は、前記ＳｅｒＤｅｓ送信機から送信され、
前記第１の集積回路は中央処理装置（ＣＰＵ）を含み、
前記第２の集積回路はメモリを含み、
前記第１の集積回路のＣＰＵは、前記第２のＳｅｒＤｅｓリンクを使用して、前記第２の集積回路のメモリにアクセスする、
請求項４３に記載の方法。
（ａ）の前記決定することと（ｂ）の前記制御することは、電池式ワイヤレスモバイル通信デバイス内の第１の集積回路によって実行される、請求項３６に記載の方法。
ＳｅｒＤｅｓ受信機と、
ＳｅｒＤｅｓ送信機と、
前記ＳｅｒＤｅｓ受信機と前記ＳｅｒＤｅｓ送信機に結合されたコントローラと、
を備え、
前記コントローラが、前記ＳｅｒＤｅｓ受信機を伴う第２のＳｅｒＤｅｓリンクに対する第１のエラーレートを決定し、
前記コントローラが、前記第１のエラーレートがエラーレート下限とエラーレート上限との間に実質的に維持されるように、前記コントローラによって前記ＳｅｒＤｅｓ受信機に供給される消費電力設定を調整し、
前記ＳｅｒＤｅｓ送信機を伴う第１のＳｅｒＤｅｓリンクに対する第２のエラーレートが、エラーレート下限とエラーレート上限の範囲外のままであるとき、前記コントローラが別のＳｅｒＤｅｓデバイスにおける入力インピーダンスを変更する表示を前記別のＳｅｒＤｅｓデバイスへの前記第１のＳｅｒＤｅｓリンクを介して提供するように構成される、集積回路。
前記コントローラが、前記第２のＳｅｒＤｅｓリンクを介して行われた通信内のエラーを検出するエラー検出回路を含み、
前記コントローラが、前記第２のＳｅｒＤｅｓリンクに対する前記第１のエラーレートを決定するために、前記エラー検出回路によって生成されたエラー情報を使用する、請求項４７に記載の集積回路。
前記ＳｅｒＤｅｓ受信機がループフィルタを含み、
前記消費電力設定が前記ループフィルタの設定を備える、請求項４７に記載の集積回路。
前記ＳｅｒＤｅｓ受信機がデジタルフィルタを含み、
前記消費電力設定が、デジタルクロック信号が前記デジタルフィルタの一部分に供給されるのを防止する設定である、請求項４７に記載の集積回路。
前記ＳｅｒＤｅｓ受信機がクロックおよびデータ回復回路を含み、
前記消費電力設定が前記クロックおよびデータ回復回路の設定を備える、請求項４７に記載の集積回路。
前記ＳｅｒＤｅｓ受信機がイコライザを含み、
前記消費電力設定が前記イコライザの設定を備える、請求項４７に記載の集積回路。
前記ＳｅｒＤｅｓ受信機がイコライザを含み、
前記消費電力設定が、前記イコライザの高周波数ブーストをイネーブルする設定を備える、請求項４７に記載の集積回路。
前記ＳｅｒＤｅｓ受信機が、多相クロック信号を出力する位相ロックループ（ＰＬＬ）を含み、
前記消費電力設定が前記ＰＬＬの設定を備える、請求項４７に記載の集積回路。
前記ＳｅｒＤｅｓ受信機が入力インピーダンスを有し、
前記消費電力設定が、前記ＳｅｒＤｅｓ受信機の前記入力インピーダンスを決定する設定を備える、請求項４７に記載の集積回路。
第２の直列化器／並列化器（ＳｅｒＤｅｓ）リンクを介して情報を受信するよう適応された第１のＳｅｒＤｅｓ受信機と、
第１のＳｅｒＤｅｓリンクを介して第２のＳｅｒＤｅｓ受信機に情報を送信するよう適応されたＳｅｒＤｅｓ送信機と、
前記第１のＳｅｒＤｅｓ受信機と前記ＳｅｒＤｅｓ送信機に結合されたコントローラと、
を備え、
前記コントローラは、前記第１のＳｅｒＤｅｓ受信機を介してエラー情報を受信し、前記第１のＳｅｒＤｅｓリンクのビットエラーレートと前記第２のＳｅｒＤｅｓリンクのエラーレートを決定するために前記エラー情報を使用し、
前記第２のＳｅｒＤｅｓリンクの前記エラーレートが範囲の外にあるとき、前記コントローラは、前記第１のＳｅｒＤｅｓ受信機の消費電力を調整し、
前記第１のＳｅｒＤｅｓリンクのビットエラーレートが許容可能な限度の外のままであるとき、前記コントローラは、前記第１のＳｅｒＤｅｓリンクの前記ビットエラーレートがエラーレート上限とエラーレート下限との間に実質的に維持されるように、前記ＳｅｒＤｅｓ送信機に、前記第２のＳｅｒＤｅｓ受信機の入力インピーダンスを調整させる、集積回路。
前記エラー情報は、キープアライブ同期パケットの部分として、前記第２のＳｅｒＤｅｓリンクを介して前記集積回路に受信される、請求項５６に記載の集積回路。
前記第１と第２のＳｅｒＤｅｓリンクを介してメモリアクセスを実行する中央処理ユニット（ＣＰＵ）をさらに備える、請求項５６に記載の集積回路。
第２の直列化器／並列化器（ＳｅｒＤｅｓ）リンクを介して渡され、ＳｅｒＤｅｓ受信機によって受信される情報を使用して、前記第２のＳｅｒＤｅｓリンクのエラーレートを決定するための手段と、
前記エラーレートがエラーレート下限とエラーレート上限との間に実質的に維持されるように、前記ＳｅｒＤｅｓ受信機の消費電力設定を制御するための手段と、
前記第２のＳｅｒＤｅｓリンクを介して渡される更に受信される情報に基づいて、第１のＳｅｒＤｅｓリンクのビットエラーレートを決定するための手段と、
前記ビットエラーレートが、エラーレート下限とエラーレート上限との間に実質的に維持されるように、別のＳｅｒＤｅｓデバイスの入力インピーダンス設定を制御するための手段と、
を備え、
前記ビットエラーレートが前記エラーレート下限と前記エラーレート上限の範囲外のままであるとき、ＳｅｒＤｅｓ送信機が、別のＳｅｒＤｅｓデバイスにおける入力インピーダンスを変更する表示を、前記第１のＳｅｒＤｅｓリンクを介して、前記別のＳｅｒＤｅｓデバイスへ送信するように構成される、装置。
方法を実装するためにプロセッサによって実行可能なコードを組み入れた非一時的なコンピュータ可読記憶媒体であって、
前記方法は、
第２の直列化器／並列化器（ＳｅｒＤｅｓ）リンクを介して渡され、ＳｅｒＤｅｓ受信機によって受信される情報を使用して、前記第２のＳｅｒＤｅｓリンクのエラーレートを決定することと、
前記エラーレートがエラーレート下限とエラーレート上限との間に実質的に維持されるように、前記ＳｅｒＤｅｓ受信機の消費電力設定を制御することと、
前記第２のＳｅｒＤｅｓリンクを介して渡される更に受信される情報に基づいて、第１のＳｅｒＤｅｓリンクのビットエラーレートを決定することと、
前記ビットエラーレートが、エラーレート下限とエラーレート上限との間に実質的に維持されるように、別のＳｅｒＤｅｓデバイスの入力インピーダンス設定を制御することと、
を備え、
前記ビットエラーレートが前記エラーレート下限と前記エラーレート上限の範囲外のままであるとき、ＳｅｒＤｅｓ送信機が、別のＳｅｒＤｅｓデバイスにおける入力インピーダンスを変更する表示を、前記第１のＳｅｒＤｅｓリンクを介して、前記別のＳｅｒＤｅｓデバイスへ送信するように構成される、非一時的なコンピュータ可読記憶媒体。