JP2015006988A - ガリウムベース材料及び第iii族ベース材料の製造方法 - Google Patents

ガリウムベース材料及び第iii族ベース材料の製造方法 Download PDF

Info

Publication number
JP2015006988A
JP2015006988A JP2014169309A JP2014169309A JP2015006988A JP 2015006988 A JP2015006988 A JP 2015006988A JP 2014169309 A JP2014169309 A JP 2014169309A JP 2014169309 A JP2014169309 A JP 2014169309A JP 2015006988 A JP2015006988 A JP 2015006988A
Authority
JP
Japan
Prior art keywords
crystal
temperature gradient
controlling
gallium
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014169309A
Other languages
English (en)
Other versions
JP6008144B2 (ja
Inventor
リュー、ウェイグオ
Weiguo Liu
ヤング、モリス、エス.
S Young Morris
バダウィ、エム.、ハーニー
Hani Badawi M
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AXT Inc
Original Assignee
AXT Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by AXT Inc filed Critical AXT Inc
Publication of JP2015006988A publication Critical patent/JP2015006988A/ja
Application granted granted Critical
Publication of JP6008144B2 publication Critical patent/JP6008144B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B11/00Single-crystal growth by normal freezing or freezing under temperature gradient, e.g. Bridgman-Stockbarger method
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10Inorganic compounds or compositions
    • C30B29/40AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/42Gallium arsenide
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/02Heat treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3228Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of AIIIBV compounds, e.g. to make them semi-insulating

Abstract

【課題】エッチピット密度(EPD)が低い第III族ベースの材料を製造する方法、および、デバイス収率を高め得る第III−V族/GaAsウェハを形成する、ウェハアニーリングプロセスを提供する。
【解決手段】多結晶第III族ベース化合物を形成する段階104と、多結晶第III族ベース化合物を用いて垂直温度勾配凝固による結晶成長を実行する段階106と、第III族ベース結晶を形成する際に温度勾配を制御して、EPDを非常に低くする段階を備える。さらに、アニーリング中、約10〜約48時間、900〜約1050℃であるように加熱速度を制御する段階112を含む製造方法。
【選択図】図1

Description

本発明は半導体製造に関する。特に、へテロ接合バイポーラトランジスタ(HBT)、および、擬似格子整合高電子移動度(pHEMT)デバイスなどのデバイスを製造するために利用され得る、エッチピット密度(EPD)が低い第III−V族ウェハを製造するシステムおよび方法、ならびに、このような方法で製造されるウェハに関する。
第III−V族/ガリウムヒ素(GaAs)産業では、基板のエッチピット密度(EPD)レベルが、少数キャリアデバイスの信頼性および当該基板から形成されるデバイスの収率について、非常に重要であることが知られている。例えば、任意のGaAs電子デバイス、例えば、へテロ接合バイポーラトランジスタ(HBT)および擬似格子整合高電子移動度トランジスタ(pHEMT)について、基板のEPDがデバイス収率に関する決定的な要因であることは従来知られていなかった。しかし現在では、最近になってロー(Low)他(Low,T.S.他、高複雑性InGaP/GaAs HBT ICにおける初期故障(Infant Failure)に対する基板転位の影響、2007)で示されたように、転位は少なくともいくつかのデバイス故障、例えば、HBTデバイス故障と関係があることが知られている。さらに、輝点欠陥(LPD)(局所的光散乱(LLS)としても知られている)(SEMI M54−0304を参照のこと、添付)は、基板に対して実行される、エピタキシャル成長のような後続の工程において望ましくない欠陥である。特に重要な点は、成長したインゴットにおけるヒ素沈殿物に起因して発生する結晶「非粒子」LPDを低減することにある。GaAsの場合、このようにLPDが高くなるのは通常、インゴットの結晶成長時に用いられる高いヒ素過圧のためである。
ウェハアニーリングは公知の処理である。また、「高温アニーリングで生成されるLEC非ドーピングガリウムヒ素の均一性の改善」(ラムズビー(Rumsby)他、GaAs ICシンポジウム、pp34−37(1983)に記載されているように、インゴットアニーリングも公知の処理である。
米国特許第6,896,729号(Liu(リュー)他)等に開示されているように、垂直温度勾配凝固(VGF)法および炭素ドーピングを用いて半導体結晶を成長させる技術が知られている。VGFおよびアニーリング技術を用いて、エッチピット密度(EPD)が低いGaAsおよびその他の第III−V族化合物のウェハを製造するシステムおよび方法、ならびに、そのようなウェハを提供することが求められており、本明細書に記載する技術革新(イノベーション)に基づく側面は、このようなシステム、方法、およびウェハを提供することに関する。
本発明に係るシステム、方法、およびウェハは、低EPD結晶成長およびウェハアニーリング処理を用いて第III−V族半導体デバイスを製造して、第III−V族(例えば、GaAs等)ウェハのデバイス収率を高めることに関する。
一実装例によると、エッチピット密度(EPD)が低い第III族ベースの材料を製造する方法が提供される。さらに、当該方法は、多結晶第III族ベース化合物を形成する段階と、当該多結晶第III族ベース化合物を用いて垂直温度勾配凝固による結晶成長を実行する段階とを備える。その他の実装例は、第III族ベース結晶を形成する際に温度勾配を制御して、エッチピット密度を非常に低くする段階を備えるとしてよい。
上述した概論的な説明および以下に記載する詳細な説明は共に、例示および説明を目的としたものに過ぎず、上述したように本発明を限定するものではないと理解されたい。本明細書に記載するものに加えて、さらなる特徴および/または変更が存在するとしてよい。例えば、本発明は、上記で開示された特徴のさまざまな組み合わせおよびサブコンビネーションに関するとしてよく、および/または、以下の詳細な説明に開示されている更なる特徴の組み合わせおよびサブコンビネーションに関するとしてよい。
添付図面は、本明細書の一部を成し、本発明のさまざまな実施形態および側面を図示し、以下の記載と共に本発明の原理を説明するものである。図面は以下の通りである。
本明細書に記載する技術革新(イノベーション)に関連する側面に基づく、VGF結晶成長技術を用いて第III−V族ウェハを製造する方法を示す図である。
本明細書に記載する技術革新(イノベーション)に関連する側面に基づく、ウェハの一例のEPDマップを示す図である。
アニーリングされていないウェハのLPD分布を示す図である。
本明細書に記載する技術革新(イノベーション)に関連する側面に基づく、本発明の処理に従ってアニーリングされたウェハのLPD分布を示す図である。
本明細書に記載する技術革新(イノベーション)に関連する側面に基づく、結晶成長技術を用いる第III−V族ウェハを製造する方法を示す図である。 本明細書に記載する技術革新(イノベーション)に関連する側面に基づく、結晶成長技術を用いる第III−V族ウェハを製造する方法を示す図である。
以下では本発明を詳細に説明する。本発明の例は添付図面に図示する。以下に記載されている実装例は、本発明に基づく実装例の全てを表しているわけではない。以下に記載する実装例は、本明細書に記載する技術革新(イノベーション)に関連する側面に基づく一部の例に過ぎない。可能な限り、同一または同様の構成要素について言及する場合は、複数の図面にわたって同じ参照番号を用いるものとする。
本明細書に記載するシステムおよび方法は、GaAs基板の製造に応用が可能であり、このような前提で本発明の技術革新(イノベーション)を説明する。本発明の技術革新(イノベーション)は、例えば、他の種類の基板、例えば、リン化インジウム(InP)、リン化ガリウム(GaP)、およびその他の関連する第III−V族化合物半導体の基板を製造する上で利用可能であるので、有用性が高い。
図1は、垂直成長炉プロセス100を用いてGaAsウェハを製造する方法を示す図である。当該プロセスにより、輝点欠陥が低く、エッチピット密度が低い、GaAs基板が製造される。このプロセスはさらに、リン化インジウム(InP)、リン化ガリウム(GaP)、またはその他の関連する第III−V族化合物半導体を製造するべく用いられるとしてよい。当該製造方法では、EPDが非常に低い結晶成長プロセス(以下で詳述する)と、ウェハアニーリングプロセス(以下で詳述する)とを組み合わせて、LPDを非常に低くする。EPDが非常に低い半絶縁性GaAs(またはその他の第III−V族)ウェハをVGFプロセスによって成長させると、高集積化GaAs(またはその他の材料から成る)回路のデバイス収率が高くなる。本明細書に記載する側面によると、本明細書に記載する技術革新(イノベーション)に基づくウェハアニーリングプロセスは、非常に低いLPDを実現することができ、および/または、さらなる側面によると、ウェハ内の酸素のレベルが制御される。ウェハについては、半導体エピタキシャル成長技術の関係者全てが、LPDが低いことを望んでいる。これは、LPDが高い基板で製造するデバイスでは故障が発生するので、基板のLPDが高いほどデバイス収率が低くなってしまうためである。
図1に戻って、原材料(102)は、認定ベンダーから入手されるグレード7N(99.9999999%)のヒ素(As)およびガリウム(Ga)である。原材料を直接用いて、公知の複統合(polysynthesis)プロセス(104)を行い、多結晶GaAsを生成する。多結晶GaAsが生成されると、垂直温度勾配凝固(VGF)結晶成長が発生する(106)。当該結晶成長は、参照により本願に組み込まれる米国特許第6,896,729号(Liu(リュー)他)に詳述されている。VGF法によって成長した結晶は、ホール効果およびエッチピット密度を測定することによって、試験される(107)としてよい。VGF半絶縁性GaAs結晶成長プロセスを実行すると、GaAs結晶は、エッチピット密度が900/cm未満となり、直径が3インチのGaAsについて約600/cmとEPDが最も低くなる。従来のプロセスでも900/cmまでEPDを低くして半絶縁性GaAs基板を生成することができるものがあるが、EPDが900/cm未満のGaAsウェハまたはその他の同様のウェハを製造できる従来のプロセスはない。このように、通常のプロセスでは900/cmというEPDは達成し得るが、上述したようなVGFプロセスで実現されるようにEPDをこれより低くすることはできない。
EPDを低減するべく、いくつかのVGFパラメータを慎重に制御する。そのようなパラメータには、溶融物表面に対して±2mmで凹または凸となるように制御される、溶融物/結晶の界面の形状、2mm−16mm/時間の範囲内である結晶化速度、摂氏0.1度/cm−摂氏2度/cmの範囲内である溶融物/結晶の界面における温度勾配が含まれるとしてよい。VGF結晶が成長すると(そして、任意で、試験されると)、公知のインゴット成形プロセス(108)が実行され、成形後のインゴットはさらに試験されるとしてよい(109)。インゴットの成形が完了すると、インゴットをスライスしてウェハを得て(110)、ホール効果およびエッチピット密度を測定することによってウェハを任意で試験するとしてよい(111)。上述したプロセスは、InPおよびその他の第III−V族化合物ウェハを製造するのにも用いられるとしてよい。このプロセスによって、EPDが低いGaAsウェハが製造される。
EPDが低いウェハがインゴットをスライスすることで得られると、ウェハアニーリングプロセス(112)が実行され、アニーリングされたウェハを試験するとしてよい(113)。通常の3段階アニーリングプロセスに代えて、一段階アニーリングプロセスを用いる。このプロセスにおいて、ウェハは水平石英ボートに垂直方向に装着されて、必要なヒ素ランプと共に、水平石英アンプルに挿入される。これらのヒ素ランプは、基板からヒ素解離が発生しないように、アニーリング温度において必要な蒸気圧を実現するべく、慎重に計量する。アンプルは続いて、高真空レベル(5E−3Torr未満)までポンプで減圧され、封止される。アンプルおよびその内容物は、水平方向に3区間ある炉に挿入されて、アンプルおよびその内容物を所望の設定(プラットフォーム)温度まで加熱し始める。プラットフォーム温度(摂氏900度から摂氏1050度)に到達すると、数時間(10時間から48時間)にわたって一定に保たれる。その後、加熱を低減して、アンプルを室温まで設定時間(6時間から24時間)内で冷却する。一段階アニーリングプロセスにおいて、GaAsウェハ内の酸素レベルは、アンプル内の真空レベルを調整することによって制御される。アニーリングプロセスの条件は、LPDレベルを非常に低くする(1/cm未満)べく、加熱速度、プラットフォーム温度、冷却速度について最適化された。アニーリングプロセスの結果、ウェハの輝点欠陥(LPD)は1cm−2未満まで低くなり、粒径が0.3μmより大きくなる。また、6インチのウェハについて、粒径が0.3μmより大きくなり、ウェハ1枚当たりの粒子数が50個未満まで低くなり得る。
EPDが低いウェハがアニーリングされて、任意でLPDおよび不純物レベルについて試験されると、公知のウェハ研磨プロセス(114)を実行して、EPDが低いウェハを研磨して、研磨されたウェハは任意で試験されるとしてよい(115)。ウェハの研磨が完了すると、ウェハを洗浄して(116)、任意で試験して(117)、顧客への出荷用にパッケージングする(118)。
EPDの測定は、SEMI M36−0699およびASTM試験方法F1404−92に従って実行される。37ポイント(1ポイントは面積が0.024cm)測定されるEPDレベルの一例を図2に示す。本例では、平均EPDが695/cmである。EPDはウェハ全体にわたって均等に分布しているわけではなく、本例では、最高EPDは1167/cmである。図2に示す数字はすべて、EPDの実測数である。EPD値を求めるには、これらの数字を単位面積(つまり、0.024cm)で除算して、1cm当たりの数を求める。
LPDの測定は、KLA−Tencor Surfscan6220システムを用いて行う。図3は、アニーリングされていないウェハの測定結果を示す図である。ウェハに対してアニーリングが行われない場合、平均LPD密度は164cm−2よりも大きく(直径6インチのウェハ表面全体では30,000個を超える)。図4は、アニーリングされたウェハの一例の測定結果を示す図である。平均LPD密度は、1cm−2未満で(直径6インチのウェハ表面全体では50個未満である)。
図5Aおよび図5Bは、本明細書に記載する技術革新(イノベーション)に関連する側面に基づく、結晶成長技術を用いる第III−V族ウェハを製造する方法を示す図である。例えば、図5Aは、エッチピット密度が低い第III族ベースの材料を製造する方法に関する図である。当該方法は、多結晶第III族ベース化合物を形成する段階510と、多結晶第III族ベース化合物を用いて、垂直温度勾配凝固による結晶成長を実行する段階520とを備える。さらに、結晶成長プロセスは、温度勾配を制御する段階530を有するとしてよい。一例を挙げると、この制御には、第III族ベース結晶が形成されている間に第III族ベース結晶の温度勾配を、第III族ベース結晶のエッチピット密度が1平方センチメートル当たり約900未満となるように、制御することが含まれるとしてよい。別の実装例によると、結晶成長プロセスは、垂直温度勾配凝固による結晶成長が行われている間において第III族ベース結晶に対応付けられる温度勾配を制御することを含むとしてよく、結晶/溶融物温度勾配が約摂氏0.1/cmから約摂氏2度/cmの範囲内に維持される。また、成長プロセスはさらに任意で、溶融物/結晶の界面を制御する段階540を有するとしてよく、例えば、溶融物/結晶の界面の形状および/または温度勾配の片方または両方を制御する段階を有するとしてよい。
図5Bは、輝点欠陥の少ない基板を製造する方法の一例を示す図である。当該方法は、第III−V族ベースの基板を形成する段階550と、第III−V族ベースの基板を、例えば一段階アニーリングプロセスを用いて、アニーリングする段階560と、第III−V族ベースの基板の表面の一部分を除去する段階570とを備える。本明細書に記載する技術革新(イノベーション)に基づいて実行されると、粒径が約0.3マイクロメートル以上のガリウムヒ素ベースの基板1枚当たり輝点欠陥密度が1平方センチメートル当たり約1未満である基板が形成されるとしてよい。
具体的な実施形態を参照しつつ本発明を説明したが、本発明の原理および精神を逸脱することなく、本実施形態を変更し得ることは当業者には明らかであり、本発明の範囲は本願特許請求の範囲によって定義される。

Claims (25)

  1. エッチピット密度(EPD)が低いガリウムベースの材料を製造する方法であって、
    多結晶ガリウムベースの化合物を形成する段階と、
    前記多結晶ガリウムベースの化合物を用いて垂直温度勾配凝固による結晶成長を実行する段階と
    を備え、
    前記垂直温度勾配凝固による結晶成長を実行する段階は、
    前記ガリウムベースの結晶のエッチピット密度が、1平方センチメートル当たり約900未満となるように、前記ガリウムベースの結晶の形成が行われている間、温度勾配を制御する段階
    を有する
    方法。
  2. 前記垂直温度勾配凝固による結晶成長を実行する段階はさらに、
    溶融物/結晶の界面の、形状および/または温度勾配の一方または両方を制御する段階
    を有する
    請求項1に記載の方法。
  3. 前記垂直温度勾配凝固による結晶成長を実行する段階はさらに、
    溶融物/結晶の界面を制御する段階
    を有する
    請求項1に記載の方法。
  4. 前記溶融物/結晶の界面を制御する段階は、
    前記溶融物/結晶の界面の温度勾配を制御する段階
    を含む
    請求項3に記載の方法。
  5. 前記溶融物/結晶の界面を制御する段階は、
    前記溶融物/結晶の界面の形状を制御する段階
    を含む
    請求項3に記載の方法。
  6. 前記溶融物/結晶の界面を制御する段階は、
    前記溶融物/結晶の界面の温度勾配を制御する段階
    を含む
    請求項5に記載の方法。
  7. 前記結晶のエッチピット密度は、1平方センチメートル当たり約600である
    請求項1に記載の方法。
  8. 前記ガリウムベースの結晶から、ガリウムヒ素基板を形成する段階
    をさらに備える、請求項7に記載の方法。
  9. 前記ガリウムベースの結晶から、リン化ガリウムまたはその他のガリウム−第V族の基板を形成する段階
    をさらに備える、請求項7に記載の方法。
  10. 前記垂直温度勾配凝固による結晶成長を実行する段階はさらに、
    前記垂直温度勾配凝固による結晶成長が実行されている間において、前記溶融物/結晶の界面の形状が溶融物表面に対して約±2mm以内で凹または凸となるように制御する段階
    を有する
    請求項1に記載の方法。
  11. 前記垂直温度勾配凝固による結晶成長を実行する段階はさらに、
    前記垂直温度勾配凝固による結晶成長が実行されている間において、結晶化速度が約2mm/時間から約16mm/時間の範囲内となるように制御する段階
    を有する
    請求項1に記載の方法。
  12. 前記垂直温度勾配凝固による結晶成長を実行する段階はさらに、
    前記垂直温度勾配凝固による結晶成長が実行されている間において、溶融物/結晶の界面に対応付けられる温度勾配が約摂氏0.1度/cmから約摂氏2度/cmの範囲内となるように制御する段階
    を有する
    請求項1に記載の方法。
  13. 輝点欠陥(LPD)が少ない基板を製造する方法であって、
    ガリウムヒ素ベースの基板を形成する段階と、
    一段階アニーリングによって前記ガリウムヒ素ベースの基板をアニーリングする段階と、
    前記ガリウムベースの基板の表面の一部分を除去して、粒径が約0.3マイクロメートル以上のガリウムヒ素ベースの基板1枚当たり輝点欠陥密度が1平方センチメートル当たり約1未満であるガリウムヒ素ベースの基板を形成する段階と
    を備える方法。
  14. 前記ガリウムヒ素ベースの基板をアニーリングする段階はさらに、
    約10時間から約48時間にわたって、約摂氏900度から約摂氏1050度であるように、前記アニーリングにおける加熱速度を制御する段階
    を有する
    請求項13に記載の方法。
  15. 前記ガリウムヒ素ベースの基板をアニーリングする段階はさらに、
    前記アニーリングにおけるプラットフォーム温度が約摂氏900度から約摂氏1050度となるように制御する段階
    を有する
    請求項13に記載の方法。
  16. 前記ガリウムヒ素ベースの基板をアニーリングする段階はさらに、
    約6時間から約24時間の間に室温まで冷却するように、前記アニーリングにおける冷却速度を制御する段階
    を有する
    請求項13に記載の方法。
  17. 所定の酸素含有レベルが得られるように、前記アニーリングにおいて前記ガリウムベースの基板の表面に対して酸素を制御する段階
    をさらに備える、請求項13に記載の方法。
  18. 垂直温度勾配凝固プロセスによって得られる、エッチピット密度が1平方センチメートル当たり900未満である基板
    を備え、
    前記基板の輝点欠陥は、輝点欠陥の粒径が約0.3マイクロメートルより大きいウェハ1枚当たり合計約120個未満である
    ガリウムベースの基板。
  19. 前記基板は、ガリウムヒ素(GaAs)である
    請求項18に記載の基板。
  20. 前記基板は、リン化インジウム、リン化ガリウム、またはその他の第IIIーV族化合物である
    請求項18に記載の基板。
  21. エッチピット密度(EPD)が低い第III族ベースの材料を製造する方法であって、
    多結晶第III族ベースの化合物を形成する段階と、
    前記多結晶第III族ベースの化合物を用いて、垂直温度勾配凝固による結晶成長を実行する段階と
    を備え、
    前記垂直温度勾配凝固による結晶成長を実行する段階は、
    前記第III族ベースの結晶のエッチピット密度が1平方センチメートル当たり約900未満となるように、前記第III族ベースの結晶の形成が行われている間、前記第III族ベースの結晶の温度勾配を制御する段階
    を有する
    方法。
  22. 前記第III族ベースの結晶から、リン化インジウムまたはその他の第III−V族の基板を形成する段階
    をさらに備える、請求項21に記載の方法。
  23. 前記垂直温度勾配凝固による結晶成長を実行する段階はさらに、
    前記垂直温度勾配凝固による結晶成長を実行している間に前記第III族ベースの結晶に対応付けられる温度勾配を制御する段階
    を有し、
    結晶/溶融物の温度勾配は、約摂氏0.1度/cmから約摂氏2度/cmの範囲内で維持されるように制御される
    請求項21に記載の方法。
  24. エッチピット密度(EPD)が低いガリウムベースの材料を製造する方法であって、
    多結晶ガリウムベースの化合物を形成する段階と、
    前記多結晶ガリウムベースの化合物を用いて、垂直温度勾配凝固による結晶成長を実行する段階と
    を備え、
    前記垂直温度勾配凝固による結晶成長を実行する段階は、
    前記ガリウムベースの結晶のエッチピット密度が1平方センチメートル当たり約900未満となるように、前記ガリウムベースの結晶の形成が行われている間、溶融物/結晶の界面を制御する段階
    を有する
    方法。
  25. 前記溶融物/結晶の界面を制御する段階は、
    前記溶融物/結晶の界面の、形状および/または温度勾配の片方または両方を制御する段階
    を含む
    請求項24に記載の方法。
JP2014169309A 2007-05-09 2014-08-22 ガリウムベース材料及び第iii族ベース材料の製造方法 Active JP6008144B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US11/801,712 2007-05-09
US11/801,712 US7566641B2 (en) 2007-05-09 2007-05-09 Low etch pit density (EPD) semi-insulating GaAs wafers
CN200810000938.8 2008-01-08
CN200810000938.8A CN101307501B (zh) 2007-05-09 2008-01-08 制造低腐蚀坑密度半绝缘砷化镓晶片的方法及其产品

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2010507467A Division JP2010526755A (ja) 2007-05-09 2008-05-09 エッチピット密度(epd)が低い半絶縁性のiii−v族ウェハ

Publications (2)

Publication Number Publication Date
JP2015006988A true JP2015006988A (ja) 2015-01-15
JP6008144B2 JP6008144B2 (ja) 2016-10-19

Family

ID=39969914

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2010507467A Pending JP2010526755A (ja) 2007-05-09 2008-05-09 エッチピット密度(epd)が低い半絶縁性のiii−v族ウェハ
JP2014169309A Active JP6008144B2 (ja) 2007-05-09 2014-08-22 ガリウムベース材料及び第iii族ベース材料の製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2010507467A Pending JP2010526755A (ja) 2007-05-09 2008-05-09 エッチピット密度(epd)が低い半絶縁性のiii−v族ウェハ

Country Status (4)

Country Link
US (3) US7566641B2 (ja)
JP (2) JP2010526755A (ja)
CN (2) CN101307501B (ja)
WO (1) WO2008140763A1 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1739213B1 (de) * 2005-07-01 2011-04-13 Freiberger Compound Materials GmbH Vorrichtung und Verfahren zum Tempern von III-V-Wafern sowie getemperte III-V-Halbleitereinkristallwafer
US8361225B2 (en) 2007-05-09 2013-01-29 Axt, Inc. Low etch pit density (EPD) semi-insulating III-V wafers
WO2013143018A1 (zh) * 2012-03-26 2013-10-03 北京通美晶体技术有限公司 一种iiiα-va族半导体单晶衬底及其制备方法
JP6330899B2 (ja) * 2013-03-27 2018-05-30 ベイジン トンメイ クリスタル テクノロジー カンパニー リミテッド 半導体基板中の制御可能な酸素濃度
US10822722B2 (en) * 2017-07-04 2020-11-03 Sumitomo Electric Industries, Ltd. Gallium arsenide crystal body and gallium arsenide crystal substrate
CN108085744A (zh) * 2017-12-27 2018-05-29 中国科学院半导体研究所 一种制备p型锰掺杂的砷化铟单晶的方法
US11456363B2 (en) * 2018-02-23 2022-09-27 Sumitomo Electric Industries, Ltd. Indium phosphide crystal substrate
CN109112637A (zh) * 2018-09-26 2019-01-01 汉能新材料科技有限公司 一种砷化镓晶体的退火方法及得到的砷化镓晶片
US11680340B2 (en) * 2018-12-13 2023-06-20 Axt, Inc. Low etch pit density 6 inch semi-insulating gallium arsenide wafers
DE102019208389A1 (de) 2019-06-07 2020-12-10 Freiberger Compound Materials Gmbh Verfahren zur Herstellung von Restspannungs- und versetzungsfreien AIII-BV-Substratwafern
US11319646B2 (en) * 2019-07-10 2022-05-03 Sumitomo Electric Industries, Ltd. Gallium arsenide single crystal substrate
US11608569B2 (en) * 2020-02-28 2023-03-21 Axt, Inc. Low etch pit density, low slip line density, and low strain indium phosphide
CN112420511A (zh) * 2020-11-23 2021-02-26 陕西科技大学 一种GaAs衬底的退火处理方法
WO2024062991A1 (ja) * 2022-09-21 2024-03-28 Dowaエレクトロニクス株式会社 GaAsインゴットの製造方法及びGaAsインゴット

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1036197A (ja) * 1996-04-26 1998-02-10 Sumitomo Electric Ind Ltd Iii−v族化合物半導体結晶の製造方法
JPH1121193A (ja) * 1997-07-01 1999-01-26 Japan Energy Corp 化合物半導体単結晶の製造方法
JPH11116373A (ja) * 1997-10-21 1999-04-27 Kobe Steel Ltd 低転位密度の化合物半導体単結晶及びその製造方法並びに製造装置
JP2000143398A (ja) * 1998-09-09 2000-05-23 Kobe Steel Ltd GaP単結晶基板及びその製造方法並びにGaP発光ダイオ―ドの製造方法
JP2004026584A (ja) * 2002-06-26 2004-01-29 Sumitomo Electric Ind Ltd GaAs単結晶製造方法及びGaAs単結晶
JP2004203687A (ja) * 2002-12-26 2004-07-22 Hitachi Cable Ltd 化合物半導体製造装置
JP2004534710A (ja) * 2001-07-05 2004-11-18 エーエックスティー,インコーポレーテッド 炭素ドーピング、抵抗率制御、温度勾配制御を伴う、剛性サポートを備える半導体結晶を成長させるための方法および装置
JP2005519837A (ja) * 2002-03-14 2005-07-07 エイエックスティー,インコーポレーテッド 単結晶第ii−vi族および第iii−v族化合物の成長装置
JP2006232574A (ja) * 2005-02-22 2006-09-07 Sumitomo Electric Ind Ltd 化合物半導体単結晶とその製造方法
JP2006523950A (ja) * 2003-03-04 2006-10-19 エーエックスティー,インコーポレイテッド 半導体材料内の不純物を低減させる装置および方法
JP2006347865A (ja) * 2005-05-17 2006-12-28 Hitachi Cable Ltd 化合物半導体単結晶成長用容器、化合物半導体単結晶、および化合物半導体単結晶の製造方法
JP2007081372A (ja) * 2005-07-01 2007-03-29 Freiberger Compound Materials Gmbh Iii−v族ウェーハの加熱装置およびプロセス、ならびにアニールiii−v族半導体単結晶ウェーハ

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4999082A (en) * 1989-09-14 1991-03-12 Akzo America Inc. Process for producing monocrystalline group II-IV or group III-V compounds and products thereof
JPH04215439A (ja) * 1990-12-14 1992-08-06 Nikko Kyodo Co Ltd GaAs単結晶基板の製造方法
DE69506600T2 (de) * 1994-03-11 1999-05-06 Sumitomo Electric Industries Verfahren und Tiegel zur Herstellung eines Verbundhalbleiter-Kristalles
US6572700B2 (en) * 1997-12-26 2003-06-03 Sumitomo Electric Industries, Ltd. Semiconductor crystal, and method and apparatus of production thereof
JP3596337B2 (ja) * 1998-03-25 2004-12-02 住友電気工業株式会社 化合物半導体結晶の製造方法
US6495867B1 (en) * 2000-07-26 2002-12-17 Axt, Inc. InGaN/AlGaN/GaN multilayer buffer for growth of GaN on sapphire
US20020148402A1 (en) * 2001-04-13 2002-10-17 Sindo Kou Growing of homogeneous crystals by bottom solid feeding
DE112006000771B4 (de) * 2005-03-31 2012-05-31 Dowa Electronics Materials Co., Ltd. Si-dotierter GaAs-Einkristallingot und Verfahren zur Herstellung desselbigen, und Si-dotierter GaAs-Einkristallwafer, der aus Si-dotiertem GaAs-Einkristallingot hergestellt wird
KR20060127743A (ko) * 2005-06-06 2006-12-13 스미토모덴키고교가부시키가이샤 질화물 반도체 기판과 그 제조 방법

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1036197A (ja) * 1996-04-26 1998-02-10 Sumitomo Electric Ind Ltd Iii−v族化合物半導体結晶の製造方法
JPH1121193A (ja) * 1997-07-01 1999-01-26 Japan Energy Corp 化合物半導体単結晶の製造方法
JPH11116373A (ja) * 1997-10-21 1999-04-27 Kobe Steel Ltd 低転位密度の化合物半導体単結晶及びその製造方法並びに製造装置
JP2000143398A (ja) * 1998-09-09 2000-05-23 Kobe Steel Ltd GaP単結晶基板及びその製造方法並びにGaP発光ダイオ―ドの製造方法
JP2004534710A (ja) * 2001-07-05 2004-11-18 エーエックスティー,インコーポレーテッド 炭素ドーピング、抵抗率制御、温度勾配制御を伴う、剛性サポートを備える半導体結晶を成長させるための方法および装置
JP2005519837A (ja) * 2002-03-14 2005-07-07 エイエックスティー,インコーポレーテッド 単結晶第ii−vi族および第iii−v族化合物の成長装置
JP2004026584A (ja) * 2002-06-26 2004-01-29 Sumitomo Electric Ind Ltd GaAs単結晶製造方法及びGaAs単結晶
JP2004203687A (ja) * 2002-12-26 2004-07-22 Hitachi Cable Ltd 化合物半導体製造装置
JP2006523950A (ja) * 2003-03-04 2006-10-19 エーエックスティー,インコーポレイテッド 半導体材料内の不純物を低減させる装置および方法
JP2006232574A (ja) * 2005-02-22 2006-09-07 Sumitomo Electric Ind Ltd 化合物半導体単結晶とその製造方法
JP2006347865A (ja) * 2005-05-17 2006-12-28 Hitachi Cable Ltd 化合物半導体単結晶成長用容器、化合物半導体単結晶、および化合物半導体単結晶の製造方法
JP2007081372A (ja) * 2005-07-01 2007-03-29 Freiberger Compound Materials Gmbh Iii−v族ウェーハの加熱装置およびプロセス、ならびにアニールiii−v族半導体単結晶ウェーハ

Also Published As

Publication number Publication date
US20080280427A1 (en) 2008-11-13
US20110089538A1 (en) 2011-04-21
JP2010526755A (ja) 2010-08-05
WO2008140763A1 (en) 2008-11-20
JP6008144B2 (ja) 2016-10-19
US20100001288A1 (en) 2010-01-07
US7566641B2 (en) 2009-07-28
CN101688323A (zh) 2010-03-31
CN101307501B (zh) 2012-12-26
CN101307501A (zh) 2008-11-19

Similar Documents

Publication Publication Date Title
JP6008144B2 (ja) ガリウムベース材料及び第iii族ベース材料の製造方法
US6936357B2 (en) Bulk GaN and ALGaN single crystals
US7279047B2 (en) Reactor for extended duration growth of gallium containing single crystals
US8361225B2 (en) Low etch pit density (EPD) semi-insulating III-V wafers
US20070138505A1 (en) Low defect group III nitride films useful for electronic and optoelectronic devices and methods for making the same
US7556688B2 (en) Method for achieving low defect density AlGaN single crystal boules
JP2013155108A (ja) 大面積で均一な低転位密度GaN基板およびその製造プロセス
JP2007519591A5 (ja)
US20230407522A1 (en) Low etch pit density 6 inch semi-insulating gallium arsenide wafers
JP7321929B2 (ja) ZnドープInP単結晶基板の製造方法
US20200190697A1 (en) Low Etch Pit Density Gallium Arsenide Crystals With Boron Dopant
CN109411329A (zh) 氮化镓单结晶晶片的制造方法
JP2015151291A (ja) 窒化物半導体自立基板及びその製造方法並びに半導体デバイス
US20220298673A1 (en) Method and system for vertical gradient freeze 8 inch gallium arsenide substrates
JP2018203587A (ja) 窒化物半導体基板の製造方法および窒化物半導体基板
JP3560180B2 (ja) ZnSeホモエピタキシャル単結晶膜の製造法
CN116324047A (zh) 磷化铟基板、半导体外延晶片、磷化铟单晶锭的制造方法以及磷化铟基板的制造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150513

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150630

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150930

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20160301

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160701

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20160711

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160816

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160830

R150 Certificate of patent or registration of utility model

Ref document number: 6008144

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250