JP2014517332A - 光−マイクロ電子デバイスの製造方法 - Google Patents
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Abstract
第一基板（１０）からマイクロ電子デバイスを製造するための方法であって、第二基板（２０）上への前記第一基板（１０）の転写の後で、前記半導体基板において少なくとも一つの電子部品の製造を含み、第一段階は、転写の前に実行され、且つ前記第一基板（１０）の層において犠牲材料から作製された少なくとも一つのパターンを形成することを含み、第二段階は、転写の後に実行され、且つ前記パターンのための前記電子部品の置換を含むことを特徴とするマイクロ電子デバイスを製造するための方法。
Description
本発明は一般的に、ハイブリッドデバイス等の他の一つの媒体の上への、基板の表面上に形成された機能層の転写を必要とする半導体を含むようなデバイス、特に電子機器と光学機器とを組み合わせたデバイスの製造に関するものである。本発明はより具体的には、転写によって引き起こされる幾何変形の問題を解決するものである。
任意のマイクロ電子デバイスの製造は、本発明に含まれる。マイクロ電子デバイスとは、マイクロエレクトロニクスの手段で作製された任意のタイプのデバイスを意味する。このようなデバイスは特に、純粋に電子的な目的のデバイスに加えて、ＭＥＭＳ（マイクロ電気機械システム）又はＮＥＭＳ（ナノ電気機械システム）等のマイクロ機械又は電気機械デバイス、及び、ＭＯＥＭＳ（光マイクロ電気機械システム）等の光学又は光電子デバイスを含む。
本発明の特定の用途は、小型の、特に１インチ又は２．５４センチメートル未満の画像装置の製造である。とりわけ、光線が、画像の出口側（又はスクリーン）とは反対側に位置するソースから生成される透過技術を用いる画像装置。
マイクロエレクトロニクス業界は、電子機能の実装を、少なくとも部分的に必要とする全ての種類のデバイスを製造するために、ますます高度な技術を用いる。これらの技術は、独立に形成された機能層を積層することにより、表面上だけでなく体積内にもこのような集積が得られるようにすることで、例えば集積密度を増加させるために、第二基板上への、第一基板、典型的には半導体基板の表面上に形成された機能層の転写を特に必要とする。さらに、機能層の転写はしばしば、例えば、高電圧が印加される用途のための優れた電気絶縁等の、他では得られないであろう機能特性をデバイスに与えること、又は、画像装置等の光電子デバイスに多くの場合必要とされるような透明性を得ることを目的としている。そして、これらは典型的に、１インチ（２５．４ｍｍ）未満の小さいサイズの表示装置であり、単結晶の半導体材料から作製された効率的なトランジスタベースの電子的手段と、例えば、電話、コンピュータ及び他のモバイル機器等の全ての種類のポータブルデバイスに用いられる液晶等の光学部品とを組み合わせることを可能にするためにマイクロエレクトロニクス業界の技術を用いることで製造されるマイクロ又はナノプロジェクターとも呼ばれる。
考えられるデバイスの種類に関わらず、その製造が、第二基板上への第一基板からの機能層の転写を用いることを必要とする場合、転写は、フラット変形（ｆｌａｔ ｄｅｆｏｒｍａｔｉｏｎ）と呼ばれる、薄い転写された層の幾何変形を常に含む。この問題は、図１ａ及び図１ｂに示される。図１ａは、場合によっては、数十年間にわたってマイクロエレクトロニクス業界によって開発されてきた全ての技術を用いて製造された機能層１２の表面上の、第一基板１０、典型的には半導体基板を示す。全ての集積回路製造技術は、この層におけるデバイスの全ての又は部分的な電子機能を提供するために用いられる傾向にある。特に、第一基板１０は、ＳＯＩタイプの、つまり“シリコンオンインシュレータ―”の開発された基板であり得、必要な構成要素は、機能層１２になるであろう“埋め込み酸化物層”、頭文字でＢＯＸによってほとんどの場合参照される“埋め込み酸化物層”１５の上部で、その薄い単結晶シリコン表面層に提供されるであろう。
そして、第二基板２０上への層１２の転写１００は、裏返し１１０の後、第二基板２０の上面の上で第一基板と接合することによって従来実行される。二つの基板を統合させることを目的とする様々な接合技術が知られており、一般的に用いられる半導体材料、及び特にシリコン及びその酸化物（ＳｉＯ２）から作製された表面に接着することを可能にする。それは直接接合（すなわち、粘着性物質を追加しない）、又は粘着剤を使用した接合であり得る。機能層１２は、第一基板の除去又は離脱１２０の後で、第二基板上に残ったままである。様々な技術も知られており、第二基板上に機能層１２のみを残すように適用される。特に、ＳＯＩタイプの第一基板が使用される場合、後者は、接合の後、埋め込み酸化物層１５に到達するまで、機械的に及び化学的に攻撃され得る１２０。そして機能層１の構成要素が作製されるであろう初期のＳＯＩ基板の薄い単結晶のシリコン層のみが、第二基板２０上に残り、必要に応じてその埋め込み酸化物層１５によって保護される（この層の全て又は一部も除去され得る）。
しかしながら、転写のために用いられる技術に関わらず、フラット変形が起こる。結果は図１ｂに概略的に示される。そしてウエハーの全ての表面上に提供された構成要素を定義するパターン１４０はもはや、通常はフォトリソグラフィーによって、第一基板上に機能層１２を製造する段階の間に、正確に画定された初期基準位置１３０を占めない。これは、転写後に製造されることになる残ったデバイスの一部の位置決めに大きな影響を与える。
例えば小さいサイズの画像装置にとって、画素電極等の構成要素の不確実な位置決めは、製造されたデバイスの光学的品質に不利益を及ぼす。特に、画素開口率（ＯＡＲ：Ｏｐｅｎ Ａｐｅｒｔｕｒｅ Ｒａｔｉｏ）は大きく減少する。
そのため、転写時のフラット変形による不利益を少なくとも制限する必要がある。
一様態によると、本発明は、第一基板から光−マイクロ電子デバイスを製造するための方法であって、第二基板上への第一基板の転写の後で、少なくとも一つの電子部品、より具体的には半導体基板における画素電極の製造を含み、
−第一段階は転写の前に実行され、且つ第一基板の層において犠牲材料から作製される少なくとも一つのパターンを形成することを含み、
−第二段階は転写の後に実行され、且つパターンのための電子部品の置換を含む、マイクロ電子デバイスを製造するための方法に関する。
−第一段階は転写の前に実行され、且つ第一基板の層において犠牲材料から作製される少なくとも一つのパターンを形成することを含み、
−第二段階は転写の後に実行され、且つパターンのための電子部品の置換を含む、マイクロ電子デバイスを製造するための方法に関する。
このような方法は、画素電極の自己整合を補償し、その製造のためにフォトリソグラフィー等の方法が必要とされず、そのため転写後に、位置決め精度が向上する。
当業者はこれまでフラット変形自身を低減する方法を開発しようとしてきたのに対して、本発明は、転写の前又は後のいずれかで、デバイス製造精度を妥協することなく、この変形を調整することを可能にする製造方法を説明する。本発明の方法は特に、限定するものではないが、透明基板上に製造されなくてはならない、上述の画像装置等の光電子デバイスに適用される。
他の一つの様態によると、本発明は、本方法によって得られるマイクロ電子デバイスを提供する。
本発明の他の目的、特徴、及び優位点は、以下の説明を読み、添付図を参照することで明らかになるであろう。他の優位点はその中に組み込まれ得ると理解される。
本願発明の焦点、目的、並びに特徴、及び有利点は、以下の添付図によって説明される、その詳細な実施形態からより明確になるであろう。
添付図は実施例であり、本発明を制限するものではない。
本明細書では、少なくとも一つの電子部品の製造は、電子部品の具体的な形成へと繋がる段階、又は段階の連続として理解されるべきである。そのため、本発明による電子部品は実際、この製造段階の間に形成される。これは、電子部品の製造の前に予備段階が実行されることを除外するものではない。この構成要素は、［技術分野］のセクションにおいて参照されるものを含むマイクロ電子デバイスで機能を実行することが可能な任意の要素であり得る。有利には、電子部品は導電体である。それは電極、トランジスタ、電気的接続の要素を形成し得る、又は形成を助け得る。
特に画像装置に関して、画素電極はスクリーンの対角が２．５４ｃｍ未満であることが好ましい。
また、それは、光源からの光線に対するスクリーンバリア等の光学的に有用な部位を形成し得る、又は形成を助け得る。
以下で説明される好ましい実施形態では、電子部品は画素電極である。
一般的に、本発明によると、複数の同一の又は同様の構成要素は、同時に製造されるであろう。しかし、これに限るものではない。
添付図を参照して説明を開始する前に、本発明の任意の有利な特徴が以下に紹介される。これらは、代替的に、又は累積的に用いられ得る。
−第一段階は、犠牲材料と異なる境界材料のエッジによる第一基板の層における横方向のパターンの区切りを含む。
−パターンは、エッジによって横方向に完全に囲まれるボックスである。
−エッジは、パターンの周りに境界材料を堆積することによって、及びパターンを含む層の上部に境界材料層を形成することによって得られる。
−それは、パターンの周りに堆積した後、横方向の最低寸法及びエッジ厚み未満の厚さが得られるまで、境界材料の層を薄膜化することを含む。
−第一段階は、パターンを覆う光スクリーンを形成することを含む。
−スクリーンは、フォトリソグラフィーによって、パターンを含む層に重ね合さった第一基板の層に形成される。
−パターンのための電子部品の置換は、パターンの犠牲材料を除去することを含む。
−犠牲材料パターンは、犠牲材料を攻撃するために、且つ境界材料を維持するために、選択エッチングによって除去される。
−第二段階は、パターンの犠牲材料を除去した後で、境界材料層を除去することを含む。
−境界材料層は、境界材料層を除去するように、且つエッジを維持するように、時間で制御されたエッチングによって除去される。
−パターンのための電子部品の置換は、パターンの犠牲材料の除去の後で、電子部品材料を堆積することを含む。
−それは、エッジ厚さのレベルに達するまで、電子部品材料の堆積の厚みを薄膜化することを含む。
−それは、転写の前に、第一基板の下位層の上のパターンを含む層を形成すること、その後、少なくとも一つの追加の電子部品を含む少なくとも一つの層を形成すること、その後、接続層を形成することを含む。
−第一基板は、第一基板の接続層によって第二基板上へ転写され、第一基板の厚さは、パターンを含む層に到達するまで、下位層によって減少される。
−それは、転写の前に、第一基板の下位層の上に少なくとも一つの追加の電子部品を含む少なくとも一つの層を形成すること、その後、パターンを含む層を形成すること、その後、接続層を形成することを含む。
−転写は、接続層の外面による、中間基板上への第一基板の転写と、下位層による、内面に到達するまでの第一基板の厚みの減少と、内面による、第二基板上への第一基板の転写と、中間基板の除去、及び、パターンを含む層に達するまで、接続層による第一基板の厚さの減少とを含む。
−少なくとも一つのパターンを形成することは、フォトリソグラフィーの段階を含む。
−犠牲材料は酸化ケイ素である。
−電子部品は導電体である。
−電子部品は画素電極である。
−窒化ケイ素は境界材料として選択される。
−エッジは、層の境界材料とは異なる境界材料である。
−透過照明を備え、２．５４ｃｍ未満の対角を備える画像装置の製造。
以下の実施例では、参照は、その選択が本発明にとって有利な材料の選択に為される。しかしながら、これらの選択は本発明の実施形態を制限するものではない。
図２ａから図２ｈは、転写後のフラット変形を排除する本発明による方法の第一実装を示す。
透明基板上の画像装置タイプの光電子デバイスの製造に基づいて本発明は以下で説明されるが、本発明はこの特定の実施例に制限されるものではない。当業者は本方法を他の基板及び他の用途並びに必ずしも光電子でないデバイスへと容易に適用するであろう。
本発明を説明するために選択された実施例では、すでに従来技術の章で簡単に説明されたように、問題は、マイクロプロジェクタータイプの画像装置の画素マトリックスを製造することである。このタイプのプロジェクターは、しばしば十分に１インチ（２５．４ｍｍ）未満の小さいサイズであり、統合された場合に、ポータブルデバイスから直接映像を映すように設計される。そして、画素は必然的に小さくなり過ぎ、典型的には数平方マイクロメートル（１マイクロメートル＝１０―６メートル）。マトリックスは、用途に応じた、何十万の又は何百万のこれらの画素を含み得る。それぞれの画素は、それぞれの画素の表面を透明に維持し、それによって可能な限り高い開口率を得るために、有利には可能な限り小さい表面を占有しなくてはならない少なくとも一つの選択トランジスタと関連する。開口率又はＯＡＲは、それぞれの画素の、透明な面と不透明な面との間の比である。光学部品は通常、“ｌｉｑｕｉｄ ｃｒｙｓｔａｌｓ”の英語の頭文字ＬＣｓでほとんどの場合に呼ばれる液晶の層から作製される。一方、従来の大きなサイズの液晶ディスプレイ及び画像装置（数十インチ）は単に、アモルファス又は多結晶シリコンの低温堆積から得られる薄膜トランジスタ又はＴＦＴを用い、それらはあまり効率的でなく、選択トランジスタ及び全ての電子周辺機器は有利には、非常に小さく、しかしながら非常に効率的なトランジスタを得ることを可能にする単結晶のシリコン層から製造される。そして、これらを第二透明基板上へ転写する前に、これらを第一半導体基板上に製造することが可能であるに違いない。この転写は、フラット変形を引き起こし、上述の欠点を備える。
本明細書で記載される方法は、本方法の正に第一の段階から、もっと言えば、転写された層に選択トランジスタを形成する前に、画素の形状を画定することによって、選択トランジスタと比較して、転写の後での画素の位置決めのための解決法を提供する。
図２ａに示されるように、本発明の製造方法は、有利には第一標準半導体基板１０から、デバイスの第一部分の形成を開始することにある。典型的には、後者は、困難無く取扱うことが可能な厚さの単結晶シリコンから全て成るウエハーにある。現在の最も大きなウエハーの直径は、例えば３０ｃｍになり得、その厚さは十分な機械的剛性を有することが可能なように数百マイクロメートルである。
その後、酸化ケイ素層２１０（ＳｉＯ２）は基板上で熱的に成長され、転写の後に製造されるであろう画素パターンがフォトリソグラフィーによって画定されるであろう。本発明によると、このようなパターンは有利には、続いて製造されることになる（電極等の）電子部品の位置を決定するために形成される。これらのパターンは、ボックス２１６であり得、例えば長方形又は正方形の部分を有し、第一基板１０の層の厚さにおいて形成される。層が複数のサブ層から構成され得ることを排除するものではない。示されるＳｉＯ２層２１０は典型的には、２５０ｎｍの厚さを有する。上面図（図６ａ）に示されるように、例えば、パターンは典型的には、酸化物において提供される開口部２１２によって離隔される、辺の寸法が数マイクロメートルの正方形である。開口部２１２は典型的には０．５μｍの幅２１２を有する。また、開口部２１４の存在に注目すると、それは位置マーク（図示されない）を見えるようにし、シリコンにおいてエッチングされ、続くリソグラフィー操作の位置決めに有用である。また、図２ａは、画素電極パターンの境界材料の層２２０が全ての表面上に堆積された後に開発されたデバイスの部分を示す。材料は例えば窒化ケイ素又は多結晶シリコンである。
可能な実施形態によると、横方向の（すなわち、基板の面内における）境界は、（窒化ケイ素又は多結晶シリコン等の）第一材料によって作製され得、ボックスの底部での境界は、（それぞれ多結晶シリコン、又は窒化ケイ素等の）第二材料から作製され得る。そのため、材料の違いが、続く選択的化学エッチングの間に利用され得る。
この材料は、十分な厚さで、層２１０に対応する酸化ケイ素で満たされたボックス２１６を形成するそれぞれのパターンによって、この初期段階で幾何学的に画定される画素の境界エッジをその後形成するであろう全ての開口部２１２を埋めるために堆積される。この酸化物層は犠牲層である。本方法の完了時には、以下で見られことになるように、酸化物ボックス２１６が、化学エッチングによって（例えば、有利にはこれらを完全に囲む窒化物層２２０によって閉じ込められる“反応性イオンエッチング”を使用して）エッチングされる。
図２ｂは、窒化ケイ素層２２０が、英語の頭文字ＣＭＰによって表される化学機械研磨によって平らにされた後で製造される装置の部分を示す。典型的には５０ナノメートル（１ナノメートル又はｎｍ＝１０−９ｍ）の薄い厚さ２２２のみが、ボックス２１６の上部の層２２０の残りである。厚さは好ましくは、側部のエッジの幅よりも小さい。必要に応じて、層２２０のボックス２１６の間の領域のみを残すこと、及び、続いてボックスの“底部”になるであろうものを画定するために用いられるであろう他の一つの材料の連続層２２２を、全てのアセンブリ上に堆積することが可能である。
図２ｃは、本方法の以下の複数の段階の結果を示す。一方をエッジ２１２によって、他方を窒化ケイ素の薄層２２２によって、完全に区切られた酸化物のボックスを形成した後で、それぞれの画素の金属接続２４０が形成される。これらの接続は、本方法の完了時に、現在存在する酸化ケイ素と、それぞれのボックス２１６において、置き換わるであろう透明導電性電極と電気的に接続することを可能にするであろう。金属接続２４０の材料は好ましくはタングステン（Ｗ）であり、優れた電気伝導性を有し、一方で続く熱処理に対して耐性を示す。それぞれの画素では、金属接続２４０は、他の一つの重要な役割も果たし得る。それは、本方法の以下の段階において製造されるであろう選択トランジスタのための光学スクリーンとして用いられるであろう。実際のところ、画素マトリックスを照らす光源は、その電気的挙動に影響を与えてはならない。従って、不透明なスクリーンは有利には、図６ｂにおける画素２０２の上面図で概略的に示されるような表面全部を覆わなくてはならない。画素の開口比（ＯＡＲ）に可能な限り影響を与えないために、小さいサイズであるが効率的なトランジスタを作製するという関心は明確である。
タングステンから作製されるスクリーン２４０及び金属接続は、厚さが典型的には３５０ｎｍである酸化物層２３０の事前の堆積によって形成される。従来、パターン２４０は、この層においてエッチングされる。エッチングされたパターンを埋めるのに十分な厚さを備えるタングステンの均一な堆積がその後実行される。この堆積の後に、酸化物層のエッチングされてていない部分の上部のタングステンを取り除き、且つ、スクリーン及び画素との接続を形成し、絶縁体として用いられる酸化物２３０に埋め込まれるタングステンアイランド２４０を得るために表面を平らにすることを目的とする化学機械研磨（ＣＭＰ）が続く。
平らにした後、好ましくは窒化ケイ素又は多結晶シリコンの層２５０が有利には堆積され、その後、タングステンスクリーンの外側で、その場所に画素を開くために、フォトリソグラフィーによって従来の方法でエッチングされる。この層の厚さは典型的には５０ｎｍである。この層は、以下で説明されるように、タングステンアイランド２４０を備えるコンタクトパッドが開くことを促進するであろう。
図２ｄは、薄い単結晶のシリコン層２７０が酸化物層２６０の上に得られ、デバイスの他の一部を形成することになる本方法の以下の段階の結果を示す。単結晶の層２７０は好ましくは、画素の全ての選択トランジスタ、及び場合によっては優れた性能を備えた全ての電子周辺機器を製造することを可能にするであろう。
層２６０は、典型的には４００ｎｍの厚さを有し、ウエハーの全ての表面上に酸化物を堆積することによって従来の方法で得られる。これらの操作で使用される酸化物は典型的には、酸化ケイ素（ＳｉＯ２）である。層２６０は、化学機械研磨（ＣＭＰ）を再び用いて平らにされる。
単結晶シリコン層２７０を得るために、それは補助ドナー基板３０から転写されなくてはならない。上述したＳＯＩ基板を製造するために、マイクロエレクトロニクス業界によって用いられるあらゆる技術が、この結果を得るために用いられ得る。従来、図６ｃで示される破砕面３２が、例えばドナー基板３０への水素の注入によって、形成されることになり得る。裏返し３４及び酸化物層２６０上でのドナー基板の接着の後、有利には熱処理が実行される。これは、直接接合の場合は接合エネルギーを強化することが可能であり、必要に応じて、イオン注入によって乱されたかもしれない単結晶シリコンの構造を配列し直すことが可能である。それは主に、破砕面３２を弱め、そして、熱処理であるからこそ、へき開によって、又は追加の機械力を印加することによって、ドナー基板３０の離脱を可能にするために用いられる。そして、良好な表面状態を得るために研磨された（ＣＭＰ）、且つ酸化物層２６０と統合された層２７０が得られる。ドナー基板は、再利用可能である。典型的には厚さが１００ｎｍから３００ｎｍの間の、例えば１８０ｎｍの層２７０が残される。なお、図示された実施形態のこの段階では、層の転写３６は、本発明が取り組むフラット変形の問題を引き起こさない。なぜなら、転写された層２７０には、事前に画定されたパターンがないからである。
層２７０の転写に続いて、上述した位置決めマークが見えたままであるように、シリコン層領域に穴が空けられる２７２。
さらに、デバイスの複数の又は全ての能動部品、主にトランジスタは、この段階で、単結晶のシリコン層２７０から製造される。それらはいまだ一般的には追加の電子部品と呼ばれている。明確化のために、図２ｄ及び以下にこれらを示さないが、層２７０に不可欠な部分である。この段階で実施される製造操作は、“ｆｒｏｎｔ ｅｎｄ ｏｆ ｌｉｎｅ”に関してＦＥＯＬ、つまり“製造ライン開始”と呼ばれる。画素それぞれを接続するために、且つ選択トランジスタのスクリーンを設置するために用いられたタングステン２４０が適合可能のままでなくてはならない高温を必要とし得る。典型的には、マイクロエレクトロニクス業界によって最も用いられる、ＭＯＳＦＥＴタイプのトランジスタのソース及びドレインがこの層２７０に見出されるであろう。“金属酸化物半導体電界効果トランジスタ”と呼ばれ、これらのトランジスタは、通常多結晶シリコンから作製される制御格子を含む。アセンブリは酸化物に埋め込まれる。そのため、層２７０は、全てで単結晶のシリコンベースの層である。その構造体は通常、集積回路の製造のための一般的な方法と異なるものではないであろう。例えば、広く使用される技術は、いわゆるＣＭＯＳ技術であり、ｐ−チャネル及びｎチャネル金属酸化物半導体（ＭＯＳ）の相補的トランジスタ（Ｃ）を実装するタイプである。これらは層２７０と同様に、単結晶シリコン層から標準的な方法で作製され、従って、必要ならばその中で作製され得る。層２７０のより詳細な図に関して、本発明の方法の第二実施形態を示す図３ａを参照する。
図２ｅは、上述のように、層２７０に、及び層２７０から新たに製造された能動部品間の金属配線が製造される、“ｂａｃｋ ｅｎｄ ｏｆ ｌｉｎｅ”、すなわち“製造の終わり”という、ＢＥＯＬと呼ばれる続く段階に関連する。金属配線は一般的に、“ライン開始”温度よりもかなり低い温度で形成されなくてはならない。現在、最も頻繁に用いられる金属は銅である。銅の実装は、他の材料、特にシリコンへの、その拡散を防止するために、タンタル（Ｔａ）及び窒化タンタル（ＴａＮ）の層を用いることが要求され得る。この技術は、マイクロエレクトロニクス業界で標準的なものになった。明確性のために、これらの層は、ここで再び示されることはない。
銅配線は有利には、埋め込みによって、又は酸化物層２８０内で銅配線２９０にダマスク模様をつけることによって製造され、事前に能動部品の層２７０の上に堆積され、パターン２９０がエッチングされる。工程は、酸化物層２３０にはめ込まれたタングステンスクリーン２４０を得るために説明されたものと大部分は同じである。
しかしながら、この点では、能動部品電極に到達可能な垂直接続、すなわちビアも製造されなくてはならない。明確性のために、一つのレベルの配線のみが図２及び以下に示される。それは、構成要素を接続するために用いられる銅パターン２９０が埋め込まれる酸化物層２８０から成る。しかしながら、実際には、通常は一以上のレベルの配線が提供される。提供される配線密度に応じて、酸化物層によって離隔される４つから８つのレベルが一般に必要とされる。例えば、本発明の第二実施形態を示す図３ａを参照すると、４つのレベルの水平な且つ垂直な配線が示される。図２ｅ及び以下で示され、層２７０に含まれる能動部品に最も近く配されるレベルは、酸化物層２８０に埋め込まれた銅パターン２９０から成る第一レベルの配線である。ビアは、図示されないが、レベル間の垂直接続を可能にする。示されるビアのみが、本発明に明確に関連するビアである。これらのビア２９２は、本方法の最終段階で説明されるように、画素電極を、単結晶シリコン層２７０に提供された選択トランジスタに電気的に接続するために用いられるタングステンスクリーン２４０と、第一配線層とを相互接続することを可能にする。この目的のために、これらを分離することを避けるために、好ましくは層が含む酸化物のゾーン（ＳＴＩ領域と呼ばれ、記載は図３ａで見られ得る）で、ビア２９２は、単結晶シリコン層２７０を貫通してエッチングされ、その後、酸化物層２６０、及びスクリーンを覆う窒化ケイ素パターン２５０を貫通してタングステンスクリーン２４０それ自身に到達するようにエッチングされる。このエッチングは、いわゆる“深い”エッチングである。なぜなら、エッチングされる材料の厚みは、我々が停止しなくてはならないタングステンの厚みと比べて重要だからである。これが、窒化ケイ素パッドがタングステンパッドの上に提供される理由である。ビア開口部は、エッチングを停止するためのものとしての窒化ケイ素パッドを用いて製造される。そして、残りの窒化ケイ素パッドのエッチングは、タングステンの選択エッチングによって、後者に到達するまで続けられる。
ビア、及び酸化物層２８０における配線パターンをエッチングした後で、これらを埋めるために、ウエハーの全表面上に銅が堆積される。タングステンスクリーンの形成と共に以前説明したように、エッチングされない部分の上部の超過の銅は取り除かれ、続く、酸化物層２８０において絶縁された銅パターン２９０のみを残す化学機械研磨（ＣＭＰ）の工程の間に表面は平らにされる。
上述したように、通常は一以上の配線層が提供される。上述の工程は、配線層があるだけ何度も繰り返される。層は、中間酸化物層によって、互いに絶縁される。配線は、層間ビアによって提供される。また、ビアはトランジスタ電極を接続するための用いられる。上述された配線層及びビアを形成することは、すでに説明された標準的なラインの終わり、又はＢＥＯＬ工程の必要不可欠な部分である。
全ての必要不可欠な金属配線が形成されたときに、酸化ケイ素の新しい均一層３００が堆積される。それは、典型的には２０００ｎｍから３０００ｎｍの厚さを有する。この層は、以下の段階で説明されるように、機能層１２を転写するための第二基板の上の接合面として用いられるであろう接続層である。
図２ｆは、デバイスの第二部分を形成するために、裏返し１１０、及び第二基板２０上への転写後に、製造されるデバイスの図面である。光電子デバイスの場合、本発明を説明するのに用いられる画像装置の実施例のように、第二基板は好ましくは透明である。それは典型的には、以前の図でちょうど説明されたように、上部表面が酸化物層３００に接続されるガラス基板２０であろう。
その後、第一基板１０は、図１ａで説明されたように、本方法の第一段階の間に形成されたエッジ２１２及びボックス２１６の表面３１０に到達するために、除去されなくてはならない。第一基板１２０は、例えば化学的及び／又は機械的攻撃を用いた薄膜化によって除去されるであろう。最終的な研磨は、良好な表面状態を得ることを可能にする。研磨は、特に硬質セラミックスで作製された窒化ケイ素エッジ２１２を検出すると停止する。
図２ｇは、ボックス２１６を形成する酸化ケイ素を備える犠牲材料を除去する次の段階の結果を示す。なお、この工程、及び続いて図２ｈ以下で説明されるものは、フォトエッチングを一つも必要としない。それらは、前述の図で説明したような機能層１２の転写の間に場合によっては起こるフラット変形を容易に調整する。ボックス２１６を満たす酸化ケイ素を備え、ウェルの底部の上に存在する窒化ケイ素の薄層２２２及びエッジ２１２を残す、例えばＲＩＥエッチングによってウエハーの全表面の上で選択エッチングによって犠牲材料は除去される。
図２ｈに示されるように、その後、ウェルの底部に存在する窒化ケイ素２２２の薄層は、ボックス２１６を完全に埋めるであろう材料２１７と、スクリーンとの間の電気的接続を提供するために、除去されなくてはならない。この材料は典型的には、ＩＴＯ、“Ｉｎｄｉｕｎ ｔｉｎ ｏｘｉｄｅ”であり、“スズとインジウムとの酸化物”を意味し、光電子デバイスにおける電極として非常に頻繁に使用される透明導電材料である。
画素を自己定義するエッジ２１２の主な部分を残すために、窒化ケイ素（又は必要に応じて他の一つの材料）を、好ましくは時間を限定して異方的に攻撃することによって、層２２２は好ましくは除去される。前述した任意の実施形態のように、ボックス２２２の底部が窒化ケイ素以外の材料によって区切られている場合、横方向の境界の実施例として本明細書で与えられる窒化ケイ素の、タングステン及び下地の酸化物の選択エッチングが実行される。その後、ＩＴＯが全てのウエハー表面上に堆積され、その後、示されるように、画素の導電性電極として用いられるＩＴＯ２１７で満たされたボックス２１６を残す化学機械研磨（ＣＭＰ）によって平らにされる。光学部品（図示されない）は、より具体的にはＩＴＯ電極によって画素それぞれの前面で偏光が制御される液晶層を挿入することによって、ＩＴＯ電極の上部に形成される。前述したように、金属接続２９０及びビア２９２を介して層２７０に含まれる周辺電子機器（図示されない）及び選択トランジスタによって自分自身で制御される。
そのため、図２ａから図２ｈで説明される方法は、機能電子層の転写後に、画素を製造するための位置決め工程、又はフォトリソグラフィーを用いないことによって、フラット変形は全く含まれない。画素は、転写された電子部品の上に自己整合される。スクリーン２４０は選択トランジスタを完全に覆い、且つその位置決めはフラット変形による影響を受けない。
図３ａから図３ｃは、機能層が補助基板上へ第一転写された、本発明による方法の第二実施形態を示す。
図３ａは、機能層１２の転写が完成する前で、全ての製造段階が実行された後での、本発明の方法を説明するために用いられる光電子デバイスの断面図である。
本発明のこの第二実装では、デバイスの全ての電子部品は、好ましくはＳＯＩタイプの第一基板１０から典型的には製造される。そして、全ての能動部品は、任意の標準的な集積回路のようにして製造され得る。いわゆるＳＴＩ技術、“ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ”によって形成された酸化物２７３によって互いに電気的に離隔された単結晶シリコンアイランド２７４において、ＭＯＳＦＥＴタイプのトランジスタ２７６が製造される。配線の第一レベルからトランジスタの電極への接続を与えるビア２７８及び多結晶シリコントランジスタのグリッドは、平らにされた酸化物の層２７１に埋め込まれる。上記で見られたように、これらのトランジスタの製造のための工程は、ライン工程のフロントエンド（ＦＥＯＬ）と呼ばれる。
構成要素間の配線を全て実行することを目的とする、エンドオブライン（ＢＥＯＬ）と呼ばれる以下の製造工程は、すでに説明されたように、酸化物層に銅を埋め込むことによってそれぞれ作製される複数の配線レベルを必要とする。例えば、酸化物層２８０に埋め込まれる銅パターン２９０から成る第一レベルと同様の構造体を含む、４つの配線レベルが示される。同時に、それらは全てのデバイス構成要素を相互接続するための配線層１４全てを構成する。レベル間の接続は、好ましくは２９４等の垂直ビアで提供される。
この段階まで、転写前に実行される製造工程は、従来の電子集積回路の製造に必要とされるものと同一であり得る。以下の工程は本発明に特有のものである。それらは、すでに図２ａで説明されたように、犠牲層２１０の酸化物ボックス２１６を形成することにある。しかしながら、例えば窒化ケイ素の層２２０において完全にカプセル化されたこれらのボックスを得るための方法は異なる。典型的に４０ｎｍの厚さを有する窒化ケイ素の薄層２２２が、今回、ウェル２１６の底部を絶縁するために、ウエハーの全表面上にまずは堆積される。その後、画素エッジ２１２の白線に対応する開口部がフォトリソグラフィーによってエッチングされる酸化ケイ素層２１０が、堆積される。その後、開口部は、窒化ケイ素等の境界材料の第二堆積によって満たされる。開口部以外の、エッチングされていな酸化物の部分の上の超過の窒化物は除去され、表面は化学機械研磨（ＣＭＰ）によって平らにされる。これらの操作に続いて、機能層のための“操作ハンドル（ｏｐｅｒａｔｉｎｇ ｈａｎｄｌｅ）”の役割を果たすであろう一時的な支持体上への初期の転写を目的とする接合を可能にする表面状態を得るために、追加の酸化ケイ素層３２０の堆積と、表面３２１の新たな化学機械研磨が行われる。
図３ｂは、ガラス基板等の透明基板と最終的に関連付けられることを可能にするであろう、機能層の二つの転写工程を概略的に示す。
４１０に示されるように、すでに製造された機能層を含む、図３ａに対応する構造体の接続層３２０の上部表面３２１の上に、例えば低い接合エネルギーを有する、好ましくは取り外し可能な接着剤によって、操作ハンドル、すなわち好ましくはシリコンの中間基板４０が接着される。
裏返し４１１、及び、埋め込み層１５が埋め込み層１５の上のガラス基板２０の接合に到達するまでのＳＯＩタイプの初期のシリコン基板１０の除去の後で、今は明らかなように、初期のＳＯＩ基板１０は、図の部分４２０に示されるように、実行され得る。４３０において示されるＳＯＩ基板からシリコンを除去することが、埋め込み酸化物層が検知されるまで、機械的と化学的攻撃との組み合わせによって実行され得る。化学的攻撃は、例えばＴＭＡＨ又は“水酸化テトラメチルアンモニウム”として知られるシリコンエッチング製品を用いる。ＣＭＰ研磨は、ガラス基板２０の接合を可能にするであろう表面状態を得るために、埋め込み層１５の上で実施される。
新たな裏返し４２１の後、補助シリコン基板４０、操作ハンドルは除去されて、機能層１２を保護する酸化物層３２０に到達する。この除去は、以下のように同一の条件下で実施され得る。この場合では、ハンドル基板は破壊される。必要に応じて、取り外し可能な接合が用いられる場合、例えば機械力の印加によって、接合界面でのハンドルを除去することが可能である。この場合、ハンドルは維持され、新たな転写のための起こり得る再調整の後に再利用され得る。
４４０に示されるように、図２ａにおいて前述した条件と同様の条件下で、酸化物層３２０が順に除去され、且つボックスの犠牲酸化物２１６がエッチングされ、ボックスの底部で窒化ケイ素層２２２及びエッジ２１２のみを残す。
最終的な結果は図３ｃに示される。図２ｈで上述されたように、窒化ケイ素がエッチングされ、典型的には０．５μｍの最終的な幅を有するエッジのみを残す。ボックスは、フォトリソグラフィーを用いることなく、デバイスの画素を画定する図２ｈでも説明されたように、ＩＴＯ２１７で満たされる。
なお、本発明の方法のこの第二実装では、その後ＩＴＯ電極は上部配線層の銅パターン２９６と直接の電気的接続をする。そこにアクセスできるようにタングステンコンタクトパターン２４０、ビア、２９２を形成する必要はない。
有利には、全ての銅配線層１４の、一つ又は他のパターンが、タングステンパターン２４０と置き換わり、選択トランジスタ２７６の光学スクリーンとしても用いられる。また、グローバル層１４の銅パターンは、選択トランジスタ２７６を保護する光学スクリーンを形成するために、有利には共に幾何学的に組み合され得る。
図４は、上述の方法の段階の最後で製造される、本発明による光電子デバイスの主な光学部品を示す。このタイプのデバイスでは、図２ａから図２ｈに記載された方法、又は図３ａから３ｃに記載された方法によって製造された機能層１２のＩＴＯ電極２１７と透明な対向電極６０との間に挿入された液晶層５０が形成される。また、着色フィルター（図示されない）が対向電極の上に提供され得る。
有利には、本発明の方法によって製造された画像装置は、対向電極６０の側から、それに垂直に照らされ得る。その後、レーザー等のコヒーレント光源によって生成され得る光線７０が、対向電極及び液晶層を垂直入射で通り抜ける完全に平行なビームを形成する。着色フィルターが無い場合（例えば、モノクロスクリーンの場合、又は色がそれぞれ連続的に加工された着色スクリーンの場合）、対向電極及び液晶層が何もパターンを含まないので、回折光が生じることはない。層５０を垂直入射で照らすことは、この層に含まれる液晶の性能を最適化するために用いられる。そして、極めて短い応答時間、非常に低い制御電圧による高いコントラストが得られ得る。特に大幅なコントラストの減少を見ることなく、これらの結果を維持するために、光線はその道から逸れてはならない。このことは、画像装置を照らすことが他の側から、すなわち透明ガラス基板２０を介して生じた場合になるであろう。そして、液晶層５０を通り抜ける前でさえ、特に配線層１４全体の様々な金属パターンによって、光線は回折されやすいであろう。そのため、コヒーレント光源を用いることに起因するであろう優位点を失い、且つ光電子デバイスの性能を著しく低下させることになる。
図５は、図３ａから図３ｃにおいて説明された本発明による方法の第二実装に対する予備の任意の段階を示す。画素を照らすために用いられる入射光源から選択トランジスタを保護するスクリーンが、配線層１４全体の金属パターンによって構成される場合を示す。
しかしながら、この構造では、わずかな光が、ガラス基板２０によって反射され得、又は透明基板を通り抜ける周辺光から来ることがある。選択トランジスタ２７６は、シリコン２７４によって、それらが形成される側上で部分的に保護されるが、選択トランジスタ及び周辺電子機器の動作が影響を受けないようにするために、本発明では、有利にはタングステンから作製されるスクリーン１７がそれぞれの選択トランジスタの下に形成され得る予備段階が実施され得る。この結果を得るために、図２ｂで説明されたタングステンスクリーンを形成するための方法の段階が、その後適用され得る。結果は図５に示される。タングステンスクリーンは、いわゆるボックス、又は標準的なＳＯＩ基板の“埋め込み酸化物”に対応する酸化物層１５に埋められる。図５で説明される追加の段階を実施するために、この層１５は、図２ｂで説明されたような複数の段階で製造されなくてはならないであろう。そして、この場合は、標準的なＳＯＩ基板から開始することは不可能であろう。なお、スクリーン１７は光学スクリーンの役割を果たすのみであり、他の何かと電気的に接続される必要はない。従って、この場合はそれに接続するためのビアは必要ではない。
最終的に留意すべきことは、これまでの図面で説明された実施形態が何であれ、選択トランジスタを保護するスクリーンのアライメントはいまだに予定通りであり、且つ、転写の前に全てのフォトリソグラフィー工程が実施されるため、フラット変形に依存しない。画素開口率（ＯＡＲ）は最適なままであり、典型的には７０％より大きい。透明材料ＩＴＯにおいて電気伝導性電極によって画定された画素は、どんな量のフラット変形が検出されても自己整合であり、機能層の転写の間にガラス基板上での接合の段階の仕様、及び制限を緩和することが可能であり得る。最後に、図４に示されるように、照射は、対向電極からであり得、このことは液晶層を通り抜ける前に回折することを避ける。
１０ 第一基板
１２ 機能層
１４ 配線層
１５ 埋め込み酸化物層
１７ スクリーン
２０ 第二基板
３０ ドナー基板
３２ 破砕面
３４、１１０、４１１、４２１ 裏返し
３６、１００ 転写
４０ 中間基板、補助シリコン基板
５０ 液晶層
６０ 対向電極
７０ 光線
１２０ 機械的及び化学的攻撃
１３０ 初期基準位置
１４０ 構成要素を定義するパターン
２０２ 画素
２１０ 酸化ケイ素層、犠牲層
２１２、２１４ 開口部
２１６ ボックス
２１７ ＩＴＯ電極
２２０、２２２ 窒化ケイ素層
２３０ 酸化物層
２４０ タングステンスクリーン
２５０ パターン
２６０ 酸化ケイ素層、酸化物層
２７０ 単結晶シリコン層
２７２ 穴
２７３ 酸化物
２７４ 単結晶シリコンアイランド
２７６ 選択トランジスタ
２７８、２９２、２９４ ビア
２８０ 酸化物層
２９０、２９６ 銅配線パターン
３００ 接続層
３１０ 表面
３２０ 追加の酸化ケイ素層、接続層
３２１ 表面
１２ 機能層
１４ 配線層
１５ 埋め込み酸化物層
１７ スクリーン
２０ 第二基板
３０ ドナー基板
３２ 破砕面
３４、１１０、４１１、４２１ 裏返し
３６、１００ 転写
４０ 中間基板、補助シリコン基板
５０ 液晶層
６０ 対向電極
７０ 光線
１２０ 機械的及び化学的攻撃
１３０ 初期基準位置
１４０ 構成要素を定義するパターン
２０２ 画素
２１０ 酸化ケイ素層、犠牲層
２１２、２１４ 開口部
２１６ ボックス
２１７ ＩＴＯ電極
２２０、２２２ 窒化ケイ素層
２３０ 酸化物層
２４０ タングステンスクリーン
２５０ パターン
２６０ 酸化ケイ素層、酸化物層
２７０ 単結晶シリコン層
２７２ 穴
２７３ 酸化物
２７４ 単結晶シリコンアイランド
２７６ 選択トランジスタ
２７８、２９２、２９４ ビア
２８０ 酸化物層
２９０、２９６ 銅配線パターン
３００ 接続層
３１０ 表面
３２０ 追加の酸化ケイ素層、接続層
３２１ 表面
Claims (24)
- 第一半導体基板（１０）から光−マイクロ電子デバイスを製造する方法であって、第二基板（２０）上への前記第一基板（１０）の転写の後に、少なくとも一つの画素電極の製造を含み、
−第一段階が、前記転写の前に実行され、
ｉ）前記第一基板（１０）の表面に形成された層において、犠牲材料から作製された少なくとも一つのパターンの形成と、
ｉｉ）前記犠牲材料と異なる境界材料のエッジ（２１２）による、前記第一基板（１０）の層における横方向のパターンの区切り、とを含み、
−第二段階が、前記転写の後に実行され、フォトリソグラフィーを用いることなく、前記犠牲材料を攻撃し、且つ前記境界材料を維持するように設計された、選択エッチングによる前記パターンの前記犠牲材料の除去、を含む前記パターンのための前記電極の置換、を含むことを特徴とする、光−マイクロ電子デバイスを製造する方法。 - 窒化ケイ素、又は多結晶シリコンが、前記境界材料として選択される、請求項１に記載の方法。
- 前記パターンは、前記エッジ（２１２）によって横方向に完全に囲まれるボックス（２１６）である、請求項１又は２に記載の方法。
- 前記エッジ（２１２）は、前記境界材料のパターンの周りの堆積によって得られ、前記境界材料の層（２２２）は、前記パターンを含む層の上部に形成される、請求項１から３の何れか一項に記載の方法。
- 前記エッジ（２１２）は、前記（２２２）の前記境界材料と異なる境界材料である、請求項１から４の何れか一項に記載の方法。
- 前記パターンの周りの堆積の後で、前記エッジ（２１２）の厚さ、及び横方向の最小寸法よりも低くなるまで、前記境界材料の層（２２２）が薄膜化される、請求項４又は５に記載の方法。
- 前記第一段階は、前記パターンに重ね合わさったライトスクリーン（２４０）を形成することを含む、請求項４から６の何れか一項に記載の方法。
- 前記スクリーン（２４０）は、前記第一基板（１０）の上に形成された層においてフォトリソグラフィーによって形成され、且つ前記パターンを含む層に重ね合わさる、請求項１から７の何れか一項に記載の方法。
- 前記スクリーン（２４０）は、導電性材料に形成される、請求項７又は８に記載の方法。
- 前記導電性材料はタングステンである、請求項１から９の何れか一項に記載の方法。
- 前記第二段階は、前記パターンの前記犠牲材料の除去の後で、境界材料の層（２２２）を除去することを含む、請求項５又は６に記載の方法。
- 前記境界材料の層（２２２）を除去し、且つ前記エッジ（２１２）を維持するために、前記境界材料の層（２２２）の除去は、時間で制御されたエッチングによって実行される、請求項１から１１の何れか一項に記載の方法。
- 前記パターンのための前記電極の置換は、前記パターンの前記犠牲材料の除去の後で、前記電極材料の堆積を含む、請求項１から１２の何れか一項に記載の方法。
- 前記エッジ（２１２）の厚さのレベルへの、前記電子部品材料の前記堆積の前記厚さの薄膜化を含む、請求項１から１３の何れか一項に記載の方法。
- 前記転写の前に、前記第一基板（１０）の下位層の上の前記パターンを含む層を形成し、続いて、少なくとも一つの追加の電子部品を含む少なくとも一つの層を形成し、そして接続層（３００）を形成することを含む、請求項１から１４の何れか一項に記載の方法。
- 前記第二基板上への前記第一基板（１０）の転写は、前記第一基板（１０）の前記接続層（３００）によって実行され、前記第一基板（１０）の厚さは、前記パターンを含む層に到達するまで、前記下位層によって減少される、請求項１５に記載の方法。
- 前記転写の前に、前記第一基板（１０）の下位層の上に少なくとも一つの追加の電子部品を含む少なくとも一つの層を形成し、続いて前記パターンを含む層を形成し、そして接続層（３２０）を形成することを含み、
前記転写が、
−中間基板（４０）上への前記接続層の外面による前記第一基板（１０）の転写と、
−内面に到達するまでの、前記下位層による前記第一基板（１０）の前記厚さの減少と、
−前記第二基板上への前記内面による前記第一基板（１０）の転写と、
−前記中間基板（４０）の除去、及び、前記パターンを含む層に到達するまでの、前記接続層（３２０）による前記第一基板（１０）の前記厚さの減少と、を含む、請求項１から１４の何れか一項に記載の方法。 - −前記スクリーン（２４０）を覆うパターン（２５０）を形成する段階と、
−酸化ケイ素の層（２６０）を堆積する段階と、
−研磨によって酸化ケイ素の層（２６０）を平らにする段階と、
−ドナー基板（３０）から転写によって酸化ケイ素の層（２６０）の上に単結晶シリコンの層（２７０）を形成する段階と、を含む、請求項９又は１０単独の、又は請求項１１から１６の何れか一項との組み合わせたの方法。 - 前記補助ドナー基板（３０）の転写は、裏返し、及び、酸化ケイ素の層（２６０）上での前記ドナー基板（３０）の接合と、続いて前記ドナー基板（３０）を破壊し、単結晶シリコンの層（２７０）を残すように設計された熱処理と、を含む請求項１から１８の何れか一項に記載の方法。
- 単結晶シリコンの層（２７０）における選択トランジスタの製造と、前記スクリーン（２４０）と前記選択トランジスタとを電気的に相互接続するビア（２９２）の製造とを含む、請求項１８又は１９に記載の方法。
- 前記ビア（２９２）の製造は、
−単結晶シリコンの層（２７０）からのエッチングと、
−前記パターン（２５０）上で前記エッチングを停止することと、
−前記スクリーン材料（２４０）を除去することなく、前記パターン材料（２５０）を除去するように設計された前記パターン（２５０）の選択エッチングとを含む、請求項１から２０の何れか一項に記載の方法。 - 少なくとも一つのパターンを形成することが、フォトリソグラフィ−の段階を含む、請求項１から２１の何れか一項に記載の方法。
- 前記犠牲材料は酸化ケイ素である、請求項１から２２の何れか一項に記載の方法。
- 透過照明を備え、２．５４ｃｍ未満の対角を有する画像装置を製造するための、請求項１から２３の何れか一項に記載の方法。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6355529A (ja) * | 1986-08-25 | 1988-03-10 | Nec Corp | アクティブ・マトリクス液晶表示装置の製造方法 |
| JPH0342628A (ja) * | 1989-07-10 | 1991-02-22 | Matsushita Electric Ind Co Ltd | 分布したシリコン・トランジスターを有する基板とこれからなる液晶表示装置とそれらの製法 |
| JPH0973103A (ja) * | 1995-06-30 | 1997-03-18 | Canon Inc | 表示装置及びその製造方法 |
| JP2009222978A (ja) * | 2008-03-17 | 2009-10-01 | Seiko Epson Corp | 電気光学装置の製造方法、電気光学装置および投射型表示装置 |
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|---|---|---|---|---|
| JPS6355529A (ja) * | 1986-08-25 | 1988-03-10 | Nec Corp | アクティブ・マトリクス液晶表示装置の製造方法 |
| JPH0342628A (ja) * | 1989-07-10 | 1991-02-22 | Matsushita Electric Ind Co Ltd | 分布したシリコン・トランジスターを有する基板とこれからなる液晶表示装置とそれらの製法 |
| JPH0973103A (ja) * | 1995-06-30 | 1997-03-18 | Canon Inc | 表示装置及びその製造方法 |
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