JP2009064831A - 半導体装置、表示装置及びそれらの製造方法 - Google Patents
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Abstract
【解決手段】基板上に半導体素子を有する半導体装置であって、上記基板は、半導体素子が配置されている側の面に凸部を有し、上記半導体素子は、基板の凸部の上面に配置されている半導体装置、及び、上記半導体装置の製造方法であって、上記製造方法は、半導体素子又はその構成要素を基板の凸部の上面に転写する工程を含む半導体装置の製造方法。
【選択図】図1−9
Description
以下に本発明を詳述する。
上記半導体素子は、接着剤の介在なく、基板の凸部の上面に接合されていることが好ましい。このように、熱に弱い接着剤を用いることなく、半導体素子を基板の上面に接合することにより、耐熱性や接合強度等の信頼性を高めることができる。本明細書で「接着剤」とは、同種又は異種の物体を貼り合わせるために使用される物質であり、粘着剤をも含むものである。
上記転写工程は、2組以上の半導体素子又はその構成要素が並設された中間部材の上面、及び、基板の凸部の上面の少なくとも一方を活性化する処理と、少なくとも一方が活性化された中間部材の上面と基板の凸部の上面とを接合する処理と、上記基板の凸部の上面に接合された中間部材の上面の直下(凸部の上面に接合された領域での中間部材の上面から、中間部材の底面方向)にある1組の半導体素子又はその構成要素を中間部材から分離する処理とを含むことが好ましい。中間部材の上面と基板の凸部の上面とを活性化することにより、接着剤を用いることなく、原子相互間の力を利用して、中間部材に設けられた半導体素子又はその構成要素の一部を基板の凸部の上面に接合させることができるため、半導体装置の耐熱性や接合強度等の信頼性を高めることができる。また、2組以上の半導体素子又はその構成要素を1つの中間部材に並設することにより、1つの中間部材から複数の半導体装置を製造することができる結果、高い生産性を得ることができる。更に、基板の凸部の上面に接合された中間部材の上面下にある1組の半導体素子又はその構成要素を中間部材から分離することにより、基板の凸部の上面に半導体素子又はその構成要素を薄膜として転写することができる。そして、中間部材の上面と基板の凸部の上面とは活性化される前に平坦化されていることが好ましく、これにより、接合強度をより高めることができる。
図1−1〜1−10は、実施例1に係る半導体装置の製造フローを示す断面模式図である。
まず、図1−1に示すように、基板10上に分離層11を設け、分離層11上にシリコン酸化膜12を設ける。本実施例では、基板10には、高歪点ガラスであるアルカリ土類−アルミノ硼珪酸ガラス(商品名:code1737、コーニング社製)を用いる。分離層11としては、隙間のある構造を有するものや、酸化モリブデン(MoO3)、酸化ゲルマニウム(GeO)、酸化亜鉛(ZnO)、アルミニウム(Al)等の塩酸及び/若しくはリン酸可溶物質、又は、シリコン(Si)等のアルカリ可溶物質で構成されるものを形成する。分離層11の形成方法は、実施例6及び7で詳細に説明する。以下、基板10上に設けた分離層11の上にシリコン酸化膜12を形成した基板を第一基板100ともいう。
次に、図1−3に示すように、プラズマ化学気相成長(PECVD)法等を用いて、ゲート絶縁膜23と、TFTの活性層となるアモルファスシリコン層(以下「a−Si:H層」という。)24と、TFTのソース電極及びドレイン電極となるアモルファスシリコン層(以下「n+a−Si:H層」という。)25とをこの順に連続的に成膜する。なお、a−Si:H層は、不純物を添加していないアモルファスシリコン層のことである。n+a−Si:H層とは、リン等の不純物を添加したアモルファスシリコン層のことである。a−Si:H層及びn+a−Si:H層は、通常、数%〜十数%の水素原子を含んでいる。
次に、図1−5に示すように、TFTのソース−ドレイン間のギャップ部に対応するn+a−Si:H層25をエッチング除去し、その後、金属配線26をTFT近傍にだけ形成する。金属配線26は、TFTのソース電極及びドレイン電極として機能し、また、金属配線26と補助容量共通配線22とが重畳する領域で補助容量素子が形成される。なお、本実施例のように、第一基板100上に2組のTFTアレイ71及び72を形成する場合には、その1組のTFTアレイに対してのみ、ソースバスラインを形成しておくことも可能である。なお、ゲートバスラインとソースバスラインとは互いに交差する関係にあるため、複数回転写する場合、パターンが互いに排他関係にある2組のソースバスラインは同時に転写することができない。また、図1−5では、n+a−Si:H層25をエッチング除去する際に、a−Si:H層24の一部も同時にエッチングされているが、これは、完全にn+a−Si:H層25のソース電極部分とドレイン電極部分とを完全に分離するためにオーバーエッチングを行っているためであり、n+a−Si:H層25が完全に分離されている状態であれば、a−Si:H層24の一部はエッチングされている必要はない。
実施例2に係る半導体装置の製造方法について、図2−1〜2−3を用いて以下に説明する。
本実施例では、TFTアレイを転写する工程を2回行う。本実施例に係る半導体装置の製造方法は、中間部材500から1組目のTFTアレイを転写する工程まで、(1)分離層11が水素化アモルファスシリコンで構成され、かつ第一基板100の基板全面に設けられていること、及び、(2)分離処理をレーザーアブレーションで行うこと以外は、実施例1と同様である。
実施例3に係る半導体装置の製造方法について、図3−1〜3−11を用いて以下に説明する。
まず、図3−1に示すように、実施例1と同様に第一基板100を形成する。続いて、第一基板100のシリコン酸化膜12の上面全体に膜厚が略100nmのSiO2膜(図示せず)を形成し、次に、シラン(以下、「SiH4」という。)ガスを用いてPECVD法により、TFTの活性層となる膜厚が略50nmのa−Si:H層を堆積した後、脱水素アニールを行う。続いて、エキシマレーザーによるレーザー照射加熱を行い、a−Si:H層を結晶化することにより、多結晶シリコン膜30が得られる。なお、a−Si:H層への加熱は、エキシマレーザーによる照射加熱に限らず、例えば、他のレーザーによる照射加熱であってもよいし、炉を用いる加熱であってもよい。
本発明の一実施例である半導体装置の製造方法について、図4−1〜4−3を用いて以下に説明する。
本実施例に係る半導体装置の製造方法は、中間部材500から1組目のTFTアレイを転写する工程までは、(1)分離層11が水素化アモルファスシリコンで構成されていること、(2)分離処理をレーザーアブレーションで行うこと、(3)第一基板100の基板全面に分離層11を設けており2組以上のTFTアレイを選択的に転写することができること以外は、実施例3と同様であるため省略する。
図5−1〜5−8は、実施例5に係る半導体装置の製造フローを示す断面模式図である。
まず、単結晶シリコン基板400を用い、標準的なLSIの製造工程により、バルクMOS(Metal Oxide Semiconductor)トランジスタのゲート、ソース・ドレイン、LDD(Lightly Doped Drain)、閾値コントロール及び短チャネル効果の対策のためのPocket注入又はHALO注入等の不純物イオン注入工程を行う。次に、また、高濃度に不純物を添加した多結晶シリコン膜を用いて、ゲート電極21を形成する。また、同時に周辺駆動回路も形成する。これにより、本実施例では、単結晶シリコン基板400を用いて、互いに回転対称の関係かつ排他関係にある2組の画素アレイ(例えば、図9−1に示す配置)と回転対称の関係にある2組の周辺駆動回路(図示せず)とを含むドライバモノリシック型アクティブマトリクスアレイを形成する。なお、回路全体を考えた場合には、2組の周辺駆動回路を形成する画素アレイは、排他関係にある2組の画素アレイ、又は、周辺駆動回路は、全てが回転対称である必要はなく、一部が並進対称であってもよく特に限定されない。
実施例6では、隙間のある構造を有する分離層を形成する方法につき、図6−1〜6−5を用いて以下に説明する。
図6−1は、分離層の構成を示す平面模式図である。図6−2〜6−5は、分離層の製造フローを示す断面模式図である。なお、図6−2は、図6−1中に示される線分A−Bにより切断した断面を示している。
実施例7では、本発明の一実施例である基板10上へ部分的に隙間のある構造を有する分離層を形成する方法につき、図7−1〜7−4を用いて以下に説明する。
図7−1〜7−4は、分離層の製造フローを示す断面模式図である。
まず、PECVD法を用いて、基板10上にSiNxを略0.2μm堆積する。次に、フォトリソグラフィ法を用いて、実施例6における図6−1と同様に、できる限り微細な格子状の溝パターン51を形成する。このとき、図7−1に示すように、溝パターン51がガラス基板又は金属基板まで達するようにエッチングすることにより、微細な柱状のSiNx膜53を複数形成する。本実施例においては、溝パターン51の幅は略1μmである。また、溝のピッチは分離層の機械的強度により決定される。
図8は、第一基板100上に、互いに排他関係にある2組の画素アレイの構成要素を並進対称の関係で配置したときの平面模式図である。なお、図8中に点線で示しているソース配線68a及び68bについては、2組の画素アレイを転写した後に、転写された基板上で形成されるものであり、ソース配線が配置される予定の位置関係を示している。
図9−1は、第一基板上に配置された、互いに排他関係にある2組のドライバモノリシック型アクティブマトリクスアレイの画素アレイ部分の構成を示す平面模式図である。なお、図9−1中に点線で示しているソース配線68a及び68bについては、2組の画素アレイを転写した後に、転写された基板上で形成されるものであり、ソース配線が配置される予定の位置を示している。図9−2は、第一基板上に配置された、互いに排他関係にある2組のドライバモノリシック型アクティブマトリクスアレイの配置関係を示す平面模式図である。
図9−1に示すように回転対称で配置された2組の画素アレイを形成することによって、図9−2に示すように、TFT58a、補助容量電極59a、ゲート配線69a及び補助容量共通配線70aを含む画素アレイに対応する周辺駆動回路60と、TFT58b、補助容量電極59b、ゲート配線69b及び補助容量共通配線70bを含む画素アレイに対応する周辺駆動回路61を回転対称の位置に配置することができる。また、補助容量電極59a又は59bと、補助容量共通配線70a又は70bとが重畳する領域で補助容量素子は形成されている。
図11は、第一基板100に4組のTFTアレイを形成したときの一例を示している。
図11のように配置されたTFTを1回目に転写されるTFT63、2回目に転写されるTFT64、3回目に転写されるTFT65、4回目に転写されるTFT66と順番に第二基板に転写を行う。このような配置は、本発明に係る実施例2、4及び5に係る半導体装置の製造において使用することができる。ここでは、4組のTFTアレイを形成した第一基板100における一例を示したが、その限りではなく、TFTアレイの組の数は3組であっても、5組であってもよいし、また、それ以上の数でもよい。なお、TFTアレイの組の数は3組以上である場合は、完全につながったバスライン配線を各々の組に対して用意することができないため、別途全体をつなぐ配線を転写後に形成する必要がある。
11:分離層、分離領域
12、29、38:酸化シリコン膜(SiO2膜)
21:ゲート電極
22、70a、70b:補助容量共通配線
23:ゲート絶縁膜
24:a−Si:H層
25:n+a−Si:H層
26:金属配線
27、35:層間絶縁膜
28:エッチングストッパ
30:多結晶シリコン膜
34:ソース及びドレイン領域
37:LOCOS酸化膜
41:フォトレジスト
42:ソース配線及びドレイン配線
51:格子状の溝パターン
52:微細な柱状の酸化シリコン膜
53:可溶物質
54:アンダーカット
57:微細な柱状の窒化シリコン膜
58a、58b:TFT
59a、59b:補助容量電極
60、61:周辺駆動回路
62:2つの画素アレイ
63、75、76:ドライバモノリシック型アクティブマトリクスアレイ
64:1回目に転写される半導体素子
65:2回目に転写される半導体素子
66:3回目に転写される半導体素子
67:4回目に転写される半導体素子
68a、68b:ソース配線
69a、69b:ゲート配線
71〜74:TFTアレイ
100:第一基板
200:第二基板
200a:第二基板の凸部
200b:第二基板の凹部
200s:第二基板の上面
300:第三基板
300a:第三基板の凸部
300b:第三基板の凹部
300s:第三基板の上面
400:単結晶シリコン基板
500、600:中間部材
500s、600s:中間部材の上面
Claims (29)
- 基板上に半導体素子を有する半導体装置であって、
該基板は、半導体素子が配置されている側の面に凸部を有し、
該半導体素子は、基板の凸部の上面に配置されていることを特徴とする半導体装置。 - 前記半導体素子は、接着剤の介在なく、基板の凸部の上面に接合されていることを特徴とする請求項1記載の半導体装置。
- 前記半導体素子は、画素スイッチング素子を含むことを特徴とする請求項1又は2記載の半導体装置。
- 前記半導体素子は、画素スイッチング素子と補助容量素子とを含むことを特徴とする請求項3記載の半導体装置。
- 前記画素スイッチング素子は、薄膜トランジスタであることを特徴とする請求項3又は4記載の半導体装置。
- 前記半導体素子は、画素アレイを含むことを特徴とする請求項1〜5のいずれかに記載の半導体装置。
- 前記半導体素子は、周辺駆動回路を含むことを特徴とする請求項1〜6のいずれかに記載の半導体装置。
- 前記半導体素子は、画素アレイと周辺駆動回路とを含むことを特徴とする請求項1〜7のいずれかに記載の半導体装置。
- 前記半導体素子は、単結晶シリコンデバイスを含むことを特徴とする請求項1〜8のいずれかに記載の半導体装置。
- 前記画素アレイは、アモルファスシリコンを含む画素スイッチング素子を有し、
前記周辺駆動回路は、多結晶シリコンを含む薄膜トランジスタを有することを特徴とする請求項8記載の半導体装置。 - 前記画素アレイ及び周辺駆動回路は、多結晶シリコンを含む薄膜トランジスタを有することを特徴とする請求項8記載の半導体装置。
- 請求項1〜11のいずれかに記載の半導体装置を含んで構成されることを特徴とする表示装置。
- 請求項1〜11のいずれかに記載の半導体装置の製造方法であって、
該製造方法は、半導体素子又はその構成要素を基板の凸部の上面に転写する工程を含むことを特徴とする半導体装置の製造方法。 - 前記転写工程は、2組以上の半導体素子又はその構成要素が並設された中間部材の上面、及び、基板の凸部の上面の少なくとも一方を活性化する処理と、
少なくとも一方が活性化された中間部材の上面と基板の凸部の上面とを接合する処理と、
該基板の凸部の上面に接合された中間部材の上面の直下にある1組の半導体素子又はその構成要素を中間部材から分離する処理とを含むことを特徴とする請求項13記載の半導体装置の製造方法。 - 前記活性化処理は、過酸化水素を含む水溶液処理で行うことを特徴とする請求項14記載の半導体装置の製造方法。
- 前記活性化処理は、過酸化水素を含む水溶液処理に大気圧プラズマ処理を組み合わせて行うことを特徴とする請求項15記載の半導体装置の製造方法。
- 前記転写工程は、熱処理を行うことを特徴とする請求項13〜16のいずれかに記載の半導体装置の製造方法。
- 前記中間部材は、絶縁基板上に2組以上の半導体素子又はその構成要素が並設され、かつ該絶縁基板と半導体素子又はその構成要素との間に、中間部材から半導体素子又はその構成要素を分離するための分離層を有するものであり、
前記分離処理は、分離層を用いて、基板の凸部の上面に接合された中間部材の上面の直下にある1組の半導体素子又はその構成要素を中間部材から分離することを特徴とする請求項14〜17のいずれかに記載の半導体装置の製造方法。 - 前記分離層は、水素化アモルファスシリコンで構成され、
前記分離処理は、レーザーアブレーションで分離層を液化又は分離層から気体を発生させることを特徴とする請求項18記載の半導体装置の製造方法。 - 前記中間部材は、単結晶シリコン基板内に活性領域を有する2組以上の半導体素子又はその構成要素が並設され、かつ活性領域よりも単結晶シリコン基板の底面側の単結晶シリコン基板内に、中間部材から半導体素子又はその構成要素を分離するための分離領域を有するものであり、
前記分離処理は、分離領域を用いて、基板の凸部の上面に接合された中間部材の上面の直下にある1組の半導体素子又はその構成要素を中間部材から分離することを特徴とする請求項14〜17のいずれかに記載の半導体装置の製造方法。 - 前記分離領域は、単結晶シリコン基板内に水素イオン及び/又は希ガスイオンを注入することで形成されたものであることを特徴とする請求項20記載の半導体装置の製造方法。
- 前記分離層又は分離領域は、隙間のある構造を有し、
前記分離処理は、分離層又は分離領域に剪断応力、引張り応力、若しくは、ねじれの応力を加える、又は、分離層又は分離領域をエッチングすることを特徴とする請求項18又は20記載の半導体装置の製造方法。 - 前記分離層又は分離領域は、酸化モリブデン、酸化ゲルマニウム、酸化亜鉛及びアルミニウムからなる群より選択された少なくとも一種、又は、シリコンで構成され、
前記分離処理は、分離層又は分離領域をエッチングすることを特徴とする請求項18又は20記載の半導体装置の製造方法。 - 前記中間部材は、2組以上の画素スイッチング素子又はその構成要素が並設されたものであり、
該2組以上の画素スイッチング素子又はその構成要素は、画素領域内で、回転対称又は並進対称に配置されていることを特徴とする請求項14〜23のいずれかに記載の半導体装置の製造方法。 - 前記中間部材は、2組以上の画素スイッチング素子又はその構成要素と、2組以上の補助容量素子又はその構成要素とがそれぞれ並設されたものであり、
該2組以上の画素スイッチング素子又はその構成要素、及び、2組以上の補助容量素子と補助容量素子又はその構成要素はそれぞれ、画素領域内で、回転対称、並進対称又はミラー対称に配置されていることを特徴とする請求項24記載の半導体装置の製造方法。 - 前記画素スイッチング素子又はその構成要素は、薄膜トランジスタ又はその構成要素であることを特徴とする請求項24又は25記載の半導体装置。
- 前記中間部材は、2組の周辺駆動回路が並設されたものであり、
該2組の周辺駆動回路は、回転対称に配置されていることを特徴とする請求項14〜26のいずれかに記載の半導体装置の製造方法。 - 前記中間部材は、2組の画素スイッチング素子又はその構成要素と、2組の補助容量素子又はその構成要素と、2組の周辺駆動回路又はその構成要素とがそれぞれ並設されたものであり、
該2組の画素スイッチング素子又はその構成要素、及び、2組の補助容量素子又はその構成要素はそれぞれ、画素領域内で、回転対称に配置されており、
該2組の周辺駆動回路又はその構成要素は、回転対称に配置されていることを特徴とする請求項14〜27のいずれかに記載の半導体装置の製造方法。 - 前記中間部材は、アモルファスシリコンを含む画素スイッチング素子又はその構成要素を有する2組以上の画素アレイ又はその構成要素が並設された第一中間部材と、多結晶シリコンを含む薄膜トランジスタ又はその構成要素を有する2組以上の周辺駆動回路又はその構成要素とが並設された第二中間部材とを含み、
前記半導体装置の製造方法は、第一中間部材から画素アレイ又はその構成要素を基板の第一凸部の上面に転写する工程と、第二中間部材から周辺駆動回路又はその構成要素を該基板の第二凸部の上面に転写する工程とを含むことを特徴とする請求項14〜28記載の半導体装置の製造方法。
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