JP2014513902A - 正帰還共通ゲート低雑音増幅器 - Google Patents
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Abstract
正帰還共通ゲート低雑音増幅器、ＰＦＣＧＬＮＡは、同一の導電性タイプの入力トランジスタ（１５１、１５３）と正帰還トランジスタ（１４７、１４９）とを有する。同一の導電性タイプの複数の入力トランジスタと複数の正帰還トランジスタとを製造することは、プロセス変動に対する感受性を減じる。正帰還トランジスタ（１４７、１４９）が発生させる雑音は、入力トランジスタ（１５１、１５３）が発生させる雑音をキャンセルするために使用される。一実施形態では、ＰＦＣＧＬＮＡは、６８０ＭＨｚ〜９８０ＭＨｚの広帯域周波数レンジにおけるどの周波数に対しても実質的に一定の入力インピーダンスを有するようにチューニング可能であり、広帯域周波数レンジ全体にわたり、２．２ｄＢ未満の雑音指数を有する。
Description
[0001] 開示される実施形態は、低雑音増幅器（ＬＮＡ：Low Noise Amplifier）に関し、より詳細には、共通ゲートＬＮＡ（common gate LNA）に関する。
[0002] ＬＮＡは、セルラ電話の受信機における使用を含む多くの用途で使用される。そのような受信機のアンテナで受信された信号は、典型的に弱く、セルラ電話の動作の後続のステージのために増幅を必要とする。ＬＮＡは典型的に、そのような信号を増幅するために使用される。そのような用途において、ＬＮＡは、可能な限り少ない雑音をシステムにもたらすべきである。良好でないＬＮＡが発生させる雑音は、後続のステージ中に増幅され、良好でない電話の受信という結果をもたらし得る。良好な雑音パフォーマンスを有することに加え、最近の多くのＬＮＡは、広い周波数レンジにわたって動作可能でなくてはならない。これらのパフォーマンスの目的を実現するために、典型的な２つのアーキテクチャ、共通ソースＬＮＡ（common source LNA）および共通ゲートＬＮＡが一般的に利用される。しかしながら、以下に説明するように、両ＬＮＡアーキテクチャには問題が存在する。
[0003] 図１（従来技術）は、広帯域ＬＮＡ動作を達成する１つの手法の簡潔なブロック図である。１つの広帯域ＬＮＡを用いる代わりに、複数の狭帯域共通ソースＬＮＡが用いられ、各狭帯域ＬＮＡは、サービス提供される広い周波数レンジのうちの異なる部分にわたって動作する。各ＬＮＡは、一般的に１００ＭＨｚ未満の幅の、異なる狭い周波数帯域において動作し得る。狭帯域ＬＮＡの各々は、それ独自のフィルタおよびマッチング・コンポーネント（matching components）を必要とする。いくつかのケースでは、１０個の動作周波数帯域（ten frequency bands of operation）が必要とされるので、１０個のＬＮＡが必要とされ、１０個のフィルタが必要とされ、１０セットのマッチング・コンポーネントが必要とされる。このハードウェアのすべてを提供することは、高価かつ大がかりであり、多くの電力を消費する。
[0004] 図２、３、および４（従来技術）は、チューニング不可能な広帯域ＬＮＡ（wideband non-tunable LNA）の回路図である。図２は、チューニング不可能な差動共通ゲートＬＮＡ（differential non-tunable common gate LNA）の回路図である。ＬＮＡ１は、その入力インピーダンスが制御不可能であり、信号の周波数が増幅されるのに応じてその入力インピーダンスが変わり得るので、「チューニング不可能（non-tunable）」と言われる。ＬＮＡ１はチューニング不可能であるので、ＬＮＡ１は、いくつかの応用例において、良好でない雑音パフォーマンス（poor noise performanc）を示し得る。ＬＮＡ１はまた、高価かつ基板面積を使用する（use board area）、オフチップ・インダクタ（off chip inductors）を利用する。加えて、正帰還トランジスタ２は、雑音を発生させ、ＬＮＡの雑音パフォーマンスを減じる。図３は、単一入力の差動出力共通ゲートＬＮＡ（a single input, differential output common gate LNA）の回路図である。ＬＮＡ３もまた、チューニング不可能であり、いくつかの動作状況において良好でない雑音特性を有する。図４は、チューニング不可能な差動共通ゲートＬＮＡの第１のステージの図である。ＬＮＡ４もまた、チューニング不可能であり、いくつかの動作状況において雑音の問題を有する。
[0005] 図５（従来技術）は、正帰還共通ゲートＬＮＡ（ＰＦＣＧＬＮＡ：Positive Feedback Common Gate LNA）と呼ばれる、チューニング可能な広帯域ＬＮＡの回路図である。ＬＮＡ５は、その入力インピーダンスがＬＮＡをドライブするソースのインピーダンスにマッチするように、チューニングされることができるが、ＬＮＡ５は、不安定性およびパフォーマンスの問題を有する。ＬＮＡ５は、複数のＰ−チャネル正帰還トランジスタと、複数のＮ−チャネル入力トランジスタとを有する。その正帰還トランジスタと入力トランジスタとは、ＬＮＡ５が安定するために、マッチされるべきである。図５におけるＭ１という表示は、複数の入力トランジスタのうちの１つを示す。図５におけるＭ２という表示は、入力トランジスタＭ１にマッチされるべき正帰還トランジスタを示す。ＰＦＣＧＬＮＡを組み立てるために使用される半導体製造プロセスにおけるプロセス変動（process variations）にもかかわらず、このマッチした状況を維持することは、困難である。不安定性の問題に加え、ＬＮＡ５はまた、雑音パフォーマンスの問題も抱えている。ある特定の動作状況下では、ＬＮＡの正帰還回路が発生させる雑音が増幅される。改善された安定性および雑音特性を有するチューニング可能な広帯域共通ゲートＬＮＡが所望される。
[0006] 正帰還共通ゲート低雑音増幅器（ＰＦＣＧＬＮＡ：Positive Feedback Common Gate Low Noise Amplifier）は、同一の導電性タイプの複数の入力トランジスタと複数の正帰還トランジスタとを有する。同一の導電性タイプの複数の入力トランジスタと複数の正帰還トランジスタとを製造することは、プロセスの変化が得てして複数の正帰還トランジスタと複数の入力トランジスタとに同じように影響を及ぼすので、プロセスにわたるＬＮＡの安定性を改善し、生産量を改善する。複数の正帰還トランジスタが発生させる雑音は、複数の入力トランジスタが発生させる雑音をキャンセルするために使用される。一実施形態では、ＰＦＣＧＬＮＡは、１）６８０ＭＨｚ〜９８０ＭＨｚの広帯域周波数レンジにおけるどの所望の入力信号周波数に対しても実質的に一定の入力インピーダンスを有するようにチューニング可能であり、２）広帯域周波数レンジ全体にわたり、２．２ｄＢ未満の雑音指数（a noise figure）を有する。ＰＦＣＧＬＮＡの入力インピーダンスは、ＬＮＡのデジタル的にプログラム可能なタンク負荷（a digitally-programmable tank load）に供給されるマルチビット・デジタル制御値を設定することにより、ＰＦＣＧＬＮＡをドライブするソースのインピーダンスにマッチするようにチューニングされることができる。このマルチビット・デジタル制御値は、タンク負荷のキャパシタンスを変え、これが次に、ＰＦＣＧＬＮＡの入力インピーダンスを変える。入力信号周波数に応じたマルチビット・デジタル制御値の適正な設定により、ＰＦＣＧＬＮＡは、広帯域周波数レンジにおけるどの所望の周波数の入力信号に対しても実質的に一定の入力インピーダンスを有すると同時に、２．２ｄＢ未満の雑音指数を有するようにされることができる。ＰＦＣＧＬＮＡの入力インピーダンスはまた、ＰＦＣＧＬＮＡをドライブするソース・デバイスの、可変ソース・インピーダンスにマッチするようにチューニングされることもできる。そのような動作では、ＰＦＣＧＬＮＡの入力インピーダンスは、動作中に一定のままであることはできず、ＰＦＣＧＬＮＡが、常に最適なゲインを達成することはできないが、それにもかかわらず、ＰＦＣＧＬＮＡは、ソースにマッチしたインピーダンスのままである。
[0007] 上述したことは、概要であるので、当然のことながら、詳細の単純化、一般化、および省略を含む。したがって、当業者は、この概要が例示的なものにすぎず、決して限定を目的とするものではないことを理解するだろう。本明細書において説明されるデバイスおよび／または処理の、特許請求の範囲によってのみ定義される、他の態様、独創的な特徴、および利点は、本明細書において説明される限定的でない詳細な説明において明らかになるであろう。
[0034] 図６は、モバイル通信デバイス１００の、簡潔化されたハイレベルなブロック図である。モバイル通信デバイス１００は、１つの新規な態様に係る、正帰還共通ゲート低雑音増幅器（ＰＦＣＧＬＮＡ）を含むデバイスの例である。この例では、モバイル通信デバイス１００は、セルラ電話である。このセルラ電話は、（示されていないいくつかの他のコンポーネントの中に、）アンテナ１０１と２つの集積回路１０２および１０３とを含む。集積回路１０３は、「デジタル・ベースバンド集積回路」と呼ばれる。集積回路１０２は、無線周波数（ＲＦ）トランシーバ集積回路である。ＲＦトランシーバ集積回路１０２は、それが送信機ならびに受信機を含むので、「トランシーバ」と呼ばれる。
[0035] 図７は、図６のＲＦトランシーバ集積回路１０２の、より詳細なブロック図である。受信機は、「受信チェーン」１０４と呼ばれるもの、ならびに局部発振器（ＬＯ）１０５を含む。セルラ電話が受信している場合、高周波ＲＦ信号（a high frequency RF signal）１０６がアンテナ１０１で受信される。信号１０６は、デュプレクサ１０７を通過し、差分信号ＲＦ＋およびＲＦ−の形態で、入力端子１０８および１０９において、受信チェーン１０４に供給される。差分信号（ＲＦ＋、ＲＦ−）は、低雑音増幅器（ＬＮＡ）１１０によって増幅される。ＬＮＡ１１０はまた、制御線１２８を介して、デジタル・ベースバンド集積回路１０３から供給されたマルチビット・デジタル制御信号（ＤＣＳ）１２９を受信する。ＤＣＳ１２９は、ＬＮＡ１１０の入力インピーダンスを、ＬＮＡをドライブするデバイスのインピーダンスにマッチするように設定する。ＬＮＡ１１０は、増幅された差分信号（ＲＦ ＯＵＴ＋、ＲＦ ＯＵＴ−）をダウンコンバート・ミキサ１１１に供給する。結果として得られるダウンコンバートされた信号は、ベースバンド・フィルタ１１２によってフィルタリングされ、デジタル・ベースバンド集積回路１０３にパスされる。デジタル・ベースバンド集積回路１０３におけるアナログ・デジタル・コンバータ１１３は、ダウンコンバートされた信号をデジタル形式に変換し、結果として得られるデジタル情報は、デジタル・ベースバンド集積回路１０３におけるデジタル回路によって処理される。デジタル・ベースバンド集積回路１０３は、コンダクタ１１４を介してミキサ１１１に供給される局部発振器（ＬＯ１）信号の周波数を制御することにより、受信機をチューニングする。
[0036] セルラ電話が送信している場合には、送信される情報は、デジタル・ベースバンド集積回路１０３におけるデジタル・アナログ・コンバータ（ＤＡＣ）１１５によってアナログ形式に変換され、ＲＦトランシーバ集積回路１０３における「送信チェーン」１１６に供給される。ベースバンド・フィルタ１１７が、デジタル・アナログ変換処理に起因する雑音を除去する（filters out nois）。局部発振器１１９の制御下にあるミキサ・ブロック１１８が、信号をアップコンバートして高周波信号にする。ドライバ増幅器１２０および外部の電力増幅器１２１が、高周波信号を増幅してアンテナ１０１をドライブし、高周波ＲＦ信号１２２がアンテナ１０１から送信される。デジタル・ベースバンド集積回路１０３は、コンダクタ１２３を介してミキサ１１８に供給される局部発振器信号（ＬＯ２）の周波数を制御することにより、送信機を制御する。デジタル・ベースバンド集積回路１０３は、デジタル・シリアル・バス１２４をわたり、バス・インターフェース１２５、制御線１２６および１２７を通して、適切な制御情報を送信することにより、局部発振器１０５および１１９を制御する。
[0037] 図８は、図７のＬＮＡ１１０のブロック図である。ＬＮＡ１１０は、正帰還共通ゲート低雑音増幅器（ＰＦＣＧＬＮＡ）である。ＬＮＡ１１０は、第１のステージ１３１と第２のステージ１３２とを含む。第１のステージ１３１は、差分信号ＲＦ＋１３３およびＲＦ−１３４を、それぞれ、第１の入力リード１３５および第２の入力リード１３６を介して受信する。第１のステージ１３１は、加えて、コンダクタ１２８を介してマルチビット・デジタル信号ＤＣＳ１２９を受信する。ＤＣＳ１２９は、第１のステージ１３１におけるデジタル的にプログラム可能なタンク負荷（図８には示されていない）をチューニングし、それによって、ＬＮＡの入力インピーダンスも設定する。第１のステージ１３１は、差分信号ＲＦ１ １３８およびＲＦ２ １３９を、それぞれ、出力コンダクタ１４０および１４１を介して、第２のステージ１３２に供給する。第２のステージ１３２は、増幅された差分信号ＲＦ ＯＵＴ＋１４２およびＲＦ ＯＵＴ−１４３を、それぞれ、出力コンダクタ１４４および１４５に供給する。第１のステージ１３１および第２のステージ１３２のさらなる詳細が、図９Ａおよび９Ｂに示される。
[0038] 図９Ａおよび９Ｂは、図８のＰＦＣＧＬＮＡの、より詳細な回路図である。図９Ａは、第１のステージ１３１の簡潔な回路図である。第１のステージ１３１は、第１の入力レッグ１４６と、第１の正帰還トランジスタＭ２ １４７と、第２の入力レッグ１４８と、第２の正帰還トランジスタ１４９と、デジタル的にプログラム可能なタンク負荷１５０とを含む。第１の入力レッグ１４６はさらに、第１の入力トランジスタＭ１ １５１と第１のカスコード・トランジスタ１５２とを含み、第２のレッグ１４７はさらに、第２の入力トランジスタ１５３と第２のカスコード・トランジスタ１５４とを含む。信号ＲＦ＋１３３が、入力信号コンダクタ１３５を介して、第１の入力トランジスタ１５１のソースに供給される。信号ＲＦ−１３４が、入力信号コンダクタ１３６を介して、第２の入力トランジスタ１５３のソースに供給される。
[0039] 第１の態様では、図９のＰＦＣＧＬＮＡは、入力インピーダンスが広帯域チューニング周波数レンジにおけるどこの入力信号周波数に対しても実質的に一定のままであることを可能にする、デジタル的にプログラム可能なタンク負荷１５０を有する。デジタル的にプログラム可能なタンク負荷１５０は、入力リード１５５および１５６のペアと、インダクタ（inductor）１６０および１６１のペアと、キャパシタ（capacitor）１６３のセットと、スイッチ１６２および１６４のセットとを含む。コンダクタ１２８を介して受信されるＤＣＳ値１２９が、スイッチを制御し、何個のキャパシタが並列に一緒に結合される（coupled together in parallel）かを決定する。タンク負荷１５０は、タンクの固有発振周波数が６８０ＭＨｚ〜９８０ＭＨｚの広帯域チューニング周波数レンジにおけるどこにでも設定されることができるように、ＤＣＳ１２９を変えることによりこのようにチューニングされることができる。一例では、タンク負荷１５０の固有発振周波数は、ＬＮＡ１１０の電力ゲインが最大であるように、入力信号の周波数に設定される。ＬＮＡ１１０は、広帯域チューニング周波数レンジにおけるどこの入力信号周波数に対しても、このようにチューニングされることができる。ＬＮＡ１１０の入力インピーダンスが入力信号周波数に応じて変わることによってインピーダンスがＬＮＡ１１０をドライブするデバイスにマッチするのを妨げることなく、デジタル的にプログラム可能なタンク負荷１５０は、入力信号周波数が広帯域チューニング周波数レンジにおけるどこにあるかにかかわらず、入力インピーダンスが実質的に一定であるように、入力信号の周波数に応じてチューニングされる。正帰還トランジスタの相互コンダクタンスを可変にすることにより、および、それを適切に設定することにより、および、ＤＣＳ値を適切に設定することにより、入力インピーダンスは、本実施形態では、広帯域チューニング周波数レンジにおけるどの入力信号周波数においても、２０オームから７５オームのレンジにおけるどこかの値を有するように設定されることができる。
[0040] 第２の態様では、図９のＰＦＣＧＬＮＡは、入力トランジスタ１５１および１５３と正帰還トランジスタ１４７および１４９とが同一の導電性タイプのものであるので、改善された安定性を有する。この例では、複数の入力トランジスタと複数の正帰還トランジスタとは、Ｎ−チャネル電界効果トランジスタ（N-channel Field Effect Transistors）（ＮＦＥＴ）である。それらは同一の導電性タイプのものであるので、プロセスにおける変化がＮ−チャネル・トランジスタとは異なる影響をＰ−チャネル・トランジスタに及ぼし得る図５の従来のＰＦＣＧＬＮＡと比較すると、半導体製造プロセスの変化が得てして複数の入力トランジスタと複数の正帰還トランジスタとに同様に影響を及ぼすので、プロセス変動に対するＬＮＡの安定性が改善される。さらに、ＬＮＡ１１０の安定性はまた入力インピーダンスに依存し、入力インピーダンスの実数部が負である場合、ＬＮＡ１１０は不安定である。入力インピーダンスは、相互コンダクタンス比、ＧＭ２対ＧＭ１の関数である（図１３の式を参照）。ＬＮＡ１１０は、複数の入力トランジスタおよび複数の正帰還トランジスタの導電性タイプが同一であることに部分的に基づき、変化する相互コンダクタンス比にわたり、安定したままである（図１２のグラフを参照）。
[0041] 第３の態様では、図９のＰＦＣＧＬＮＡは、正帰還雑音キャンセリングにより、広帯域チューニング周波数レンジ全体にわたり、２．２ｄＢを下回る低雑音指数を有する。入力トランジスタが発生させる雑音は、正帰還トランジスタが発生させる雑音によってキャンセルされる。さらに、入力信号コンダクタ１３６は、第１の入力トランジスタ１５１のゲートに容量結合され（capacitively coupled）、入力信号コンダクタ１３５は、第２の入力トランジスタ１５３のゲートに容量結合される。第１の入力トランジスタ１５１と第２の入力トランジスタ１５３とをこのように容量相互結合する（capacitively cross-coupling）ことにより、入力ステージの相互コンダクタンスは、余分な電流の使用を必要とせずに、ブーストされる。低雑音指数および低電流消費を達成するために、第１の入力トランジスタ１５１と第２の入力トランジスタ１５３とは、相対的に大きなジオメトリ（geometries）を有さなくてはならない。第１のカスコード・トランジスタ１５２および第２のカスコード・トランジスタ１５４がなければ、これらの入力トランジスタの大きなジオメトリは、共振負荷（resonant load）に対し、大量の寄生キャパシタンス（substantial parasitic capacitance）を追加するだろう。この問題は、カスコード・デバイス１５２および１５４を利用し、カスコード・デバイスのゲートに高いバイアス電圧ＶＢを供給することにより、図９のＰＦＣＧＬＮＡにおいて軽減される。
[0042] 図９Ｂは、ＬＮＡ１１０の第２のステージ１３２の簡潔な回路図である。一例では、第２のステージ１３２は、共通ソース増幅器である。共通ソース増幅器１３２は、第１のステージの出力、ＲＦ１ １３８およびＲＦ２ １３９に、より高い負荷インピーダンスを供給する。入力トランジスタ１６５および１６６は、第２のステージ１３２の入力ステージを形成する。カスコード・トランジスタ１６７および１６８は、入力トランジスタ１６５および１６６の寄生キャパシタンスを最小化するのに役立つ。トランジスタ１６９および１７０は、ＩＭ３キャンセレーション・パスを形成し、第２のステージ１３２の相互コンダクタンスを、それがしきい値以下の領域で動作している（operating in a sub-threshold region）ので、ブーストする。差分信号ＲＦ ＯＵＴ＋１４２およびＲＦ ＯＵＴ−１４３が次に、出力コンダクタ１４４および１４５に供給される。ＬＮＡ１１０の第２のステージ１３２に関するさらなる情報については、「アクティブなポスト・ディストーション線形化を用いた増幅器（Amplifier With Active Post-Distortion Linearization）」と題する、米国特許出願第２００７／００３００７６号明細書を参照されたい。
[0043] 図１０〜１４は、図９のＰＦＣＧＬＮＡが、図５の従来のＰＦＣＧＬＮＡと比較して、安定性をどれほど改善しているか、を示す。図１０は、図５の従来のＰＦＣＧＬＮＡのシングルエンドの例（a single-ended example）のモデル回路である。図１０における、Ｍ２と表示されたトランジスタおよび反転している三角形（inverting triangle）１７２は、図５の正帰還回路を表す。Ｍ１と表示されたトランジスタおよび反転していない三角形（non-inverting triangle）１７３は、図５の入力トランジスタ回路を表す。
[0044] 図１１は、図１０のモデル回路の入力インピーンダンスに関する式である。分母の項に負の符号があること、ある特定の相互コンダクタンス比ＧＭ２／ＧＭ１に関し、分母が負になるであろうことに注意すべきである。これは、回路の不安定性を示す。
[0045] 図１２は、図１０のモデル回路の入力インピーダンスが、相互コンダクタンス比ＧＭ２／ＧＭ１に応じてどのように変化するか、を示す。破線１７４は、図１０のモデル回路の入力インピーダンスを表し、この線のための縦の目盛りは、左側の縦軸にある。ゼロを下回っている破線１７４は、不安定性を表す。
[0046] 図１３は、図９のＰＦＣＧＬＮＡのシングルエンドの例のモデル回路である。図１３においてＭ２と表示されたトランジスタは、図９の正帰還回路を表す。Ｍ１と表示されたトランジスタおよび反転していない三角形１７７は、図９の入力トランジスタ回路を表す。
[0047] 図１４は、図１３のモデル回路の入力インピーダンスに関する式である。分母の項が、相互コンダクタンス比ＧＭ２／ＧＭ１がどのように変化し得るかにかかわらず、ゼロよりも大きいままであることに注意すべきである。図１２における線１７５は、図１３のモデル回路の入力インピーダンスが、相互コンダクタンス比ＧＭ２／ＧＭ１に応じてどのように変わるか、を示す。線１７５のための縦の目盛りは、右側の縦軸にある。インピーダンスは、図に示された相互コンダクタンス比のレンジ全体にわたり、正である。これは、相互コンダクタンス比ＧＭ２／ＧＭ１の値における変動（variations）に対する、この設計の安定性および不感受性（stability and insensitivity）を表す。
[0048] 図１５〜１８は、図９のＰＦＣＧＬＮＡが、図５の従来のＰＦＣＧＬＮＡと比較して、雑音特性をどれほど改善しているか、を示す。図１５は、入力トランジスタにおける雑音に関する式である。項１７８は、正帰還によるものである。この項は負の符号を有するので、正帰還は、分母全体をより小さくし、それによって、入力トランジスタの雑音を増加させ得る。
[0049] 図１６は、図５の従来のＰＦＣＧＬＮＡの正帰還トランジスタにおける雑音に関する式である。項１７９は、正帰還によるものである。この項は負の符号を有するので、正帰還は、分母全体をより小さくし、それによって、正帰還トランジスタの雑音を増加させ得る。
[0050] 図１７は、図９のＰＦＣＧＬＮＡの入力トランジスタにおける雑音に関する式である。項１８０は、正帰還によるものである。分母は負の符号を有しないので、正帰還を増加させることが、分母全体をより大きくし、それによって、入力トランジスタの雑音を減少させる。
[0051] 図１８は、図９のＰＦＣＧＬＮＡの正帰還トランジスタにおける雑音に関する式である。項１８１は、正帰還によるものである。分母は負の符号を有しないので、正帰還を増加させることが、分母全体をより大きくし、それによって、正帰還トランジスタの雑音を減少させる。
[0052] 図１９は、図９のＰＦＣＧＬＮＡの入力インピーダンスがどれほど、６８０ＭＨｚ〜９８０ＭＨｚの広帯域チューニング周波数レンジ１８２におけるどこの入力信号周波数に対しても実質的に一定に保たれ得るか、を示す図である。この例では、ＤＣＳはデジタル４ビット値である。１６個のグラフの各々は、特定のＤＣＳ値設定に対応する。各グラフの最小値にはＸの印がつけられている。最小値が−１０ｄＢを下回る場合、ＬＮＡの入力インピーダンスは、ドライビング回路のインピーダンスにマッチしているとみなされる。図１９の例では、ソース・インピーダンスは、５０オームであり、広帯域チューニング周波数レンジ１８２全体にわたり一定である。広帯域チューニング周波数レンジ１８２は、６８０ＭＨｚにおける、より低い周波数限界（a lower frequency bound）１８３から、９８０ＭＨｚにおける、より高い周波数限界（an upper frequency bound）１８４に及ぶ。より高い周波数限界１８４は、より低い周波数限界１８３の少なくとも１と１／３倍（at least one and one-third times）である。したがって、図１９に示されるように、この広帯域レンジにわたってマッチするインピーダンスは、ＰＦＣＧＬＮＡの入力インピーダンスがこのレンジにおける入力信号周波数にかかわらず一定の値にされ得ること、を示す。
[0053] 図２０は、デジタル・ベースバンド集積回路１０３がどのように、図９のＰＦＣＧＬＮＡ１１０の入力インピーダンスを設定するＤＣＳ値を変え得るか、を示す図である。この例では、ＤＣＳ値は、ＰＦＣＧＬＮＡの入力インピーダンスが６８０ＭＨｚ〜９８０ＭＨｚの広帯域チューニング周波数レンジにおけるどこの入力信号周波数に対しても実質的に一定のままであるように、設定される。ＤＣＳ値は、デジタル・ベースバンド集積回路１０３のメモリ１５８に記憶される。デジタル・ベースバンド集積回路１０３は、メモリ１５８におけるルックアップ・テーブルを調べ（consult）、ここで、ルックアップ・テーブルは、入力信号周波数の多数のレンジの各々に関し、適切なＤＣＳ値を記憶する。たとえば、入力信号の周波数が７００ＭＨｚの場合には、ルックアップ・テーブルは、００００のＤＣＳ値１２９を示す。プロセッサ１５９は、ＤＣＳ値１２９を、シリアル・バス・インターフェース１５７、シリアル・バス１２４、シリアル・バス・インターフェース１２５、およびコンダクタ１２８を介して、タンク負荷１５０へと伝達することにより、この００００のＤＣＳ値１２９を用いてデジタル的にプログラム可能なタンク負荷１５０をプログラムする。
[0054] 図２１は、入力信号周波数に応じた、図９のＰＦＣＧＬＮＡ１１０の電力ゲインの図である。１６個のグラフの各々は、そのタンク負荷が特定の４ビットＤＣＳ値を用いてプログラムされた場合のＰＦＣＧＬＮＡの電力ゲインに対応する。
[0055] 図２２は、図９のＰＦＣＧＬＮＡ１１０の３ｄＢ帯域幅を示す図である。図２２におけるＸは、図２１の電力ゲインのグラフの最大値を表す。約７６０ＭＨｚ〜約９８０ＭＨｚの入力信号周波数から、ＰＦＣＧＬＮＡの電力ゲインは、わずか３ｄＢしか変化しない。この周波数レンジは、３ｄＢ帯域幅として知られている。
[0056] 図２３は、図９のＰＦＣＧＬＮＡ１１０の雑音指数が、さまざまなＤＣＳ設定の各々に関し、入力信号周波数に応じてどのように変わるか、を示す図である。１６個のグラフの各々は、タンク負荷が特定の４ビットＤＣＳ値を用いてプログラムされた場合のＰＦＣＧＬＮＡの雑音指数を表す。
[0057] 図２４は、図９のＰＦＣＧＬＮＡ１１０の雑音指数が、広帯域チューニング周波数レンジ１８２におけるどこの入力信号周波数に対しても２．２ｄＢを下回ることを示す図である。広帯域チューニング周波数レンジ１８２は、６８０ＭＨｚのより低い周波数限界１８３から、９８０ＭＨｚのより高い周波数限界１８４に及ぶ。
[0058] 図２５は、１つの新規な態様に係る方法２００のフローチャートである。第１のステップ（ステップ２０１）では、信号が、同一の導電性タイプの入力トランジスタと正帰還トランジスタとを有するＰＦＣＧＬＮＡを使用して、増幅される。入力トランジスタが発生させる雑音は、正帰還トランジスタが発生させる雑音によってキャンセルされる。たとえば、図９Ａにおいて、ＰＦＣＧＬＮＡ１１０が、入力信号ＲＦ＋１３３を増幅する。信号ＲＦ＋１３３は、入力信号コンダクタ１３５で受信され、入力信号の増幅されたバージョンが、出力コンダクタ１４１で供給される。ＰＦＣＧＬＮＡ１１０は、正帰還トランジスタ１４７と入力トランジスタ１５１とを有する。正帰還トランジスタ１４７と入力トランジスタ１５１とは、両方ともＮＦＥＴである。
[0059] 第２のステップ（ステップ２０２）では、マルチビット・デジタル制御値が、ＰＦＣＧＬＮＡで受信される。このマルチビット・デジタル制御値は、ＰＦＣＧＬＮＡのデジタル的にプログラム可能なタンク負荷のキャパシタンスを設定する。ＰＦＣＧＬＮＡの入力インピーダンスは、デジタル的にプログラム可能なタンク負荷のキャパシタンスによって決定され、マルチビット・デジタル制御値によって制御される。たとえば、図９Ａにおいて、ＤＣＳ１２９は、コンダクタ１２８を介してＰＦＣＧＬＮＡ１１０で受信され、デジタル的にプログラム可能なタンク負荷１５０に供給される。ＤＣＳ１２９は、スイッチ１６２および１６４のセットを制御することにより、デジタル的にプログラム可能なタンク負荷１５０のキャパシタンスを制御し、これらのスイッチは、何個のキャパシタが並列に一緒に結合されるかを決定する。タンク負荷１５０は、ＰＦＣＧＬＮＡ１１０の入力インピーダンスが制御されることができるように、ＤＣＳ１２９を設定することによってこのようにチューニングされることができる。
[0060] ある特定の具体的な実施形態が教示目的で上述されたが、本願明細書の教示は、一般的な応用性を有するものであり、上述された具体的な実施形態に限定されるものではない。たとえば、図９ＡのＬＮＡ１１０をチューニングするために異なる技法が利用されることができる。マルチビット信号ＤＣＳ１２９は、４ビット値である必要はない。タンク負荷は、４ビット値の代わりに８ビット値または１６ビット値を受信することができ、より精確な入力マッチング特性を提供することができる。ＬＮＡ１１０は、差動ＬＮＡである必要はなく、その代わりに、シングルエンドのＬＮＡであることができる。ソース・インピーダンスが入力信号の周波数における変化に対し一定である状況が説明されたが、ソース・インピーダンスは、入力信号周波数に伴い所望の手法で変化するように、制御されることができる。ＰＦＣＧＬＮＡ１１０は、それが、入力信号周波数における最適なゲインを有しないが、所望の入力インピーダンスを有するように、チューニングされることができる。ＰＦＣＧＬＮＡ１１０は、それが、すべての入力信号周波数においてそのソースにマッチしたインピーダンスでないように、制御されることができる。各正帰還トランジスタは、並列に接続されたトランジスタのセットとして実現されることができ、選択された数のトランジスタは、正帰還トランジスタの相互コンダクタンスが調節されることにより、ＬＮＡの入力インピーダンスを変え得るように、使用可能であることができる。このように、説明された具体的な実施形態の、さまざまな変更、適合、およびさまざまな特徴の組み合わせが、以下に述べる特許請求の範囲から逸脱することなく、実現されることができる。
Claims (24)
- 共通ゲート増幅器であって、
導電性タイプの入力トランジスタを含む入力レッグと、
前記入力レッグに結合された、デジタル的にプログラム可能なタンク負荷と、
前記導電性タイプの正帰還トランジスタと
を備える共通ゲート増幅器。 - 前記正帰還トランジスタは、ソースを有し、前記入力トランジスタは、ソースを有し、前記正帰還トランジスタのソースは、前記入力トランジスタのソースに結合される、請求項１に記載の共通ゲート増幅器。
- 前記入力レッグはさらに、カスコード・トランジスタを含み、前記カスコード・トランジスタは、ドレインを有し、前記カスコード・トランジスタのドレインは、前記正帰還トランジスタのドレインに結合される、請求項１に記載の共通ゲート増幅器。
- 入力信号コンダクタをさらに備え、入力信号が、前記入力信号コンダクタを介して前記共通ゲート増幅器で受信され、前記入力信号コンダクタは、前記入力トランジスタのソースに結合される、請求項１に記載の共通ゲート増幅器。
- 前記共通ゲート増幅器は、入力インピーダンスを有し、前記共通ゲート増幅器は、前記デジタル的にプログラム可能なタンク負荷を制御するマルチビット制御値を受信し、前記入力インピーダンスは、広帯域チューニング周波数レンジにわたって実質的に一定であるようにチューニング可能であり、前記広帯域チューニング周波数レンジは、より低い周波数限界から、より高い周波数限界に及び、前記より高い周波数限界は、前記より低い周波数限界の少なくとも１と１／３倍である、請求項１に記載の共通ゲート増幅器。
- 前記共通ゲート増幅器は、２．２ｄＢ未満の前記広帯域チューニング周波数レンジ全体にわたる雑音指数（ＮＦ）を有する、請求項５に記載の共通ゲート増幅器。
- 前記共通ゲート増幅器は、広帯域チューニング周波数レンジにわたって動作可能であり、前記広帯域チューニング周波数レンジは、より低い周波数限界から、より高い周波数限界に及び、前記より高い周波数限界は、前記より低い周波数限界の少なくとも１と１／３倍であり、前記共通ゲート増幅器は、２．２ｄＢ未満の前記広帯域チューニング周波数レンジ全体にわたる雑音指数（ＮＦ）を有する、請求項１に記載の共通ゲート増幅器。
- 前記正帰還トランジスタが発生させる雑音は、前記入力トランジスタが発生させる雑音をキャンセルする、請求項１に記載の共通ゲート増幅器。
- 前記入力トランジスタのソースに結合された入力信号コンダクタと、
前記デジタル的にプログラム可能なタンク負荷に結合された出力信号コンダクタと
をさらに備え、前記正帰還トランジスタは、前記出力信号コンダクタに結合されたドレインを有し、前記正帰還トランジスタは、前記入力信号コンダクタに結合されたソースを有し、前記正帰還トランジスタは、前記出力信号コンダクタに容量結合されたゲートを有する、請求項１に記載の共通ゲート増幅器。 - 前記入力トランジスタと前記正帰還トランジスタは両方とも、Ｎ−チャネル電界効果トランジスタ（ＮＦＥＴ）である、請求項１に記載の共通ゲート増幅器。
- 共通ゲート低雑音増幅器であって、
第１の入力信号コンダクタと、
第２の入力信号コンダクタと、
第１のカスコード・トランジスタと導電性タイプの第１の入力トランジスタとを含む第１の入力レッグであって、前記第１の入力トランジスタのゲートは、前記第２の入力信号コンダクタに容量結合される、第１の入力レッグと、
第２のカスコード・トランジスタと前記導電性タイプの第２の入力トランジスタとを含む第２の入力レッグであって、前記第２の入力トランジスタのゲートは、前記第１の入力信号コンダクタに容量結合される、第２の入力レッグと、
前記第１のカスコード・トランジスタのドレインに結合された第１のリードを有し、前記第２のカスコード・トランジスタのドレインに結合された第２のリードを有する、デジタル的にプログラム可能なタンク負荷と、
前記導電性タイプの第１の正帰還トランジスタであって、前記第１の正帰還トランジスタのゲートは、前記第１のカスコード・トランジスタのドレインに容量結合され、前記第１の正帰還トランジスタのソースは、前記第１の入力トランジスタのソースに結合される、第１の正帰還トランジスタと、
前記導電性タイプの第２の正帰還トランジスタであって、前記第２の正帰還トランジスタのゲートは、前記第２のカスコード・トランジスタのドレインに容量結合され、前記第２の正帰還トランジスタのソースは、前記第２の入力トランジスタのソースに結合される、第２の正帰還トランジスタと
を備える、共通ゲート低雑音増幅器。 - 前記第１のカスコード・トランジスタは、前記第１の入力トランジスタのドレインに結合されたソースを有し、前記第２のカスコード・トランジスタは、前記第２の入力トランジスタのドレインに結合されたソースを有する、請求項１１に記載の共通ゲート低雑音増幅器。
- 前記第１のカスコード・トランジスタのドレインは、前記第１の正帰還トランジスタのドレインに結合され、前記第２のカスコード・トランジスタのドレインは、前記第２の正帰還トランジスタのドレインに結合される、請求項１１に記載の共通ゲート低雑音増幅器。
- 前記共通ゲート増幅器は、入力インピーダンスを有し、前記共通ゲート増幅器は、前記デジタル的にプログラム可能なタンク負荷を制御するマルチビット制御値を受信し、前記入力インピーダンスは、広帯域チューニング周波数レンジにわたって実質的に一定であるようにチューニング可能であり、前記広帯域チューニング周波数レンジは、より低い周波数限界から、より高い周波数限界に及び、前記より高い周波数限界は、前記より低い周波数限界の少なくとも１と１／３倍である、請求項１１に記載の共通ゲート低雑音増幅器。
- 前記共通ゲート増幅器は、２．２ｄＢ未満の前記広帯域チューニング周波数レンジ全体にわたる雑音指数（ＮＦ）を有する、請求項１４に記載の共通ゲート低雑音増幅器。
- 同一の導電性タイプの入力トランジスタと正帰還トランジスタとを有する正帰還共通ゲート低雑音増幅器（ＰＦＣＧＬＮＡ）を使用して信号を増幅することと、
前記ＰＦＣＧＬＮＡのデジタル的にプログラム可能なタンク負荷のキャパシタンスを設定するマルチビット・デジタル制御値を受信することと
を備える方法。 - 前記ＰＦＣＧＬＮＡは、広帯域チューニング周波数レンジにわたって動作可能であり、前記広帯域チューニング周波数レンジは、より低い周波数限界から、より高い周波数限界に及び、前記より高い周波数限界は、前記より低い周波数限界の少なくとも１と１／３倍であり、前記ＰＦＣＧＬＮＡは、２．２ｄＢ未満の前記広帯域チューニング周波数レンジ全体にわたる雑音指数（ＮＦ）を有する、請求項１６に記載の方法。
- 前記ＰＦＣＧＬＮＡは、入力インピーダンスを有し、前記入力インピーダンスは、前記マルチビット・デジタル制御値を変えることによってチューニング可能である、請求項１７に記載の方法。
- 前記入力インピーダンスは、前記広帯域チューニング周波数レンジにわたって実質的に一定であるようにチューニング可能である、請求項１８に記載の方法。
- 前記正帰還トランジスタが発生させる雑音は、前記入力トランジスタが発生させる雑音をキャンセルする、請求項１８に記載の方法。
- 共通ゲート低雑音増幅器であって、
入力信号コンダクタと、
前記入力信号コンダクタで受信された入力信号を、前記共通ゲート低雑音増幅器が広帯域チューニング周波数レンジ全体にわたる２．２ｄＢ未満の雑音指数（ＮＦ）を有するように、増幅するための手段と
を備え、前記広帯域チューニング周波数レンジは、より低い周波数限界から、より高い周波数限界に及び、前記より高い周波数限界は、前記より低い周波数限界の少なくとも１と１／３倍であり、前記手段は、前記広帯域チューニング周波数レンジ全体にわたって実質的に一定の入力インピーダンスを有するようにチューニング可能である、共通ゲート低雑音増幅器。 - 前記手段はまた、正帰還トランジスタが発生させる雑音を使用して、入力トランジスタが発生させる雑音をキャンセルするためのものである、請求項２１に記載の共通ゲート低雑音増幅器。
- 前記正帰還トランジスタと前記入力トランジスタとは、同一の導電性タイプのものである、請求項２２に記載の共通ゲート低雑音増幅器。
- 前記手段はまた、デジタル的にプログラム可能なタンク負荷のキャパシタンスを設定するためのマルチビット・デジタル制御信号を受信するためのものである、請求項２１に記載の共通ゲート低雑音増幅器。
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