JP2014220751A - 高調波処理回路 - Google Patents

Abstract

【課題】外部負荷の２倍波反射係数に対する２倍波負荷インピーダンスへの影響を小さく抑え、効率の低下を抑制し、ロバストかつ広帯域性を実現する高調波処理回路を得る。【解決手段】ＦＥＴ１のゲートに接続され、線路長（λ／４＋α＠２ｆｏ）を有する伝送線路２と、伝送線路２のＦＥＴ１側に接続され、線路長（＜λ／４＠２ｆｏ）を有する伝送線路３と、伝送線路２の反ＦＥＴ１側に接続され、線路長（λ／４＠２ｆｏ）を有する伝送線路４と、伝送線路２と伝送線路４との間に接続された抵抗５とを備えた。よって、外部負荷の２倍波反射係数ΓＬ（２ｆｏ）に対する２倍波負荷インピーダンスΓｆｅｔ（２ｆｏ）への影響を小さく抑え、効率の低下を抑制し、ロバストかつ広帯域性を実現することができる。【選択図】図１

Description

本発明は、マイクロ波やミリ波などの高周波信号の高調波を処理する高調波処理回路に関する。

図１３は従来の高調波処理回路を示す構成図である。
図において、ＦＥＴ(Field Effect Transistor：電界効果トランジスタ)１は、高周波信号を増幅する。
伝送線路２は、ＦＥＴ１のゲートに接続され、基本波信号の２倍波で１／４波長よりも長い線路長（λ／４＋α＠２ｆｏ）を有する。
伝送線路３は、伝送線路２の点Ｙに接続され、２倍波で１／４波長よりも短い線路長（＜λ／４＠２ｆｏ）を有する。
伝送線路４は、伝送線路２の点Ｘに接続され、２倍波で１／４波長の線路長（λ／４＠２ｆｏ）を有する。
外部負荷１１は、伝送線路２に接続される。

次に動作について説明する。
従来の回路構成は、ＦＥＴ１端から、伝送線路２〜４が接続され、さらに、その外側に外部負荷１１となる回路が接続される。
この構成により、効率が最大となる理由を説明する。

図１４に、ＦＥＴ１の効率が最小および最大となるＦＥＴ１端から外側の２倍波負荷を見たときのインピーダンスをスミスチャート上に示す。
スミスチャート上には、ＦＥＴ１の効率が最小となる領域と、最大となる領域を示している。
ＦＥＴ１端から見た２倍波負荷インピーダンスΓｆｅｔ（２ｆｏ）を、図中の効率が最大となる領域に合わせることで、ＦＥＴ１の効率は最大になる。

図１３の従来の回路において、オープンスタブである伝送線路４は、２倍波でλ／４の線路長を有するため、点Ｘでは２倍波でショート点となり、点Ｘにおける２倍波のインピーダンスは、スミスチャート上のショート点に位置する。
次に、２倍波でλ／４＋αの線路長を有する伝送線路２により、点Ｙの２倍波インピーダンスは、スミスチャート上のオープン点付近まで移動する。
最後に、２倍波でλ／４より短い線路長を有する伝送線路３により、２倍波負荷インピーダンスΓｆｅｔ（２ｆｏ）を、スミスチャート上の効率が最大となる領域まで回す。
以上の回路構成により、ＦＥＴ１は、高効率な動作を実現することができる（例えば、下記特許文献１参照）。

特開２００９−１５９５９１号公報

従来の高調波処理回路は、以上のように構成されているので、伝送線路２〜４の外側の外部負荷１１の２倍波反射係数ΓＬ（２ｆｏ）が大きくなった場合において、ＦＥＴ１端から見た２倍波負荷インピーダンスΓｆｅｔ（２ｆｏ）は、その影響を受けやすくなる。
例えば、ある２倍波反射係数ΓＬ（２ｆｏ）において、２倍波負荷インピーダンスΓｆｅｔ（２ｆｏ）は、効率が最大となるインピーダンス領域から外れる。
その結果、ＦＥＴ１の効率は、低下する。

本発明は、上記のような課題を解決するためになされたもので、外部負荷の２倍波反射係数に対する２倍波負荷インピーダンスへの影響を小さく抑え、効率の低下を抑制し、ロバストかつ広帯域性を実現する高調波処理回路を得ることを目的とする。

本発明の高調波処理回路は、能動素子に接続され、基本波信号の２倍波で１／４波長よりも長い線路長を有する主線路と、主線路に接続され、２倍波で１／４波長よりも短い線路長を有する第１のオープンスタブと、主線路に接続され、２倍波で１／４波長の線路長を有する第２のオープンスタブと、主線路、第１のオープンスタブ、第２のオープンスタブの各接続箇所、および主線路中のうちの少なくとも一つ以上に接続された抵抗とを備えたものである。

本発明によれば、主線路、第１のオープンスタブ、第２のオープンスタブの各接続箇所、および主線路中のうちの少なくとも一つ以上に接続された抵抗を備えた。
よって、外部負荷の２倍波反射係数に対する２倍波負荷インピーダンスへの影響を小さく抑え、効率の低下を抑制し、ロバストかつ広帯域性を実現することができる効果がある。

本発明の実施の形態１による高調波処理回路を示す構成図である。 抵抗の有無に応じたＦＥＴ端から見た２倍波負荷インピーダンスを示すスミスチャートである。 本発明の実施の形態２による高調波処理回路を示す構成図である。 本発明の実施の形態３による高調波処理回路を示す構成図である。 本発明の実施の形態４による高調波処理回路を示す構成図である。 本発明の実施の形態５による高調波処理回路を示す構成図である。 本発明の実施の形態６による高調波処理回路を示す構成図である。 本発明の実施の形態７による高調波処理回路を示す構成図である。 本発明の実施の形態８による高調波処理回路を示す構成図である。 本発明の実施の形態９による高調波処理回路を示す構成図である。 本発明の実施の形態１０による高調波処理回路を示す構成図である。 本発明の実施の形態１１による高調波処理回路を示す構成図である。 従来の高調波処理回路を示す構成図である。 ＦＥＴ端から見た２倍波負荷インピーダンスを示すスミスチャートである。

実施の形態１．
図１は本発明の実施の形態１による高調波処理回路を示す構成図である。
図において、ＦＥＴ(能動素子)１は、高周波信号を増幅する。
伝送線路（主線路）２は、ＦＥＴ１のゲートに接続され、基本波信号の２倍波で１／４波長よりも長い線路長（λ／４＋α＠２ｆｏ）を有する。
伝送線路（第１のオープンスタブ）３は、伝送線路２のＦＥＴ１側に接続され、２倍波で１／４波長よりも短い線路長（＜λ／４＠２ｆｏ）を有する。
伝送線路（第２のオープンスタブ）４は、伝送線路２の反ＦＥＴ１側に接続され、２倍波で１／４波長の線路長（λ／４＠２ｆｏ）を有する。
抵抗５は、伝送線路２と伝送線路４との間に接続される。

次に動作について説明する。
従来の回路構成と比べて、伝送線路２に接続される伝送線路４の根元に、抵抗５が接続されている。
この抵抗５を入れることによる効果を説明する。

図２（ａ）は抵抗５がない従来の回路構成において、伝送線路２〜４の外側の外部負荷の２倍波反射係数ΓＬ（２ｆｏ）が大きい場合に、２倍波反射係数ΓＬ（２ｆｏ）の２倍波位相が３６０°変化したときの、ＦＥＴ１端から見た２倍波負荷インピーダンスΓｆｅｔ（２ｆｏ）を示す。
２倍波反射係数ΓＬ（２ｆｏ）の負荷条件が変化したときの２倍波負荷インピーダンスΓｆｅｔ（２ｆｏ）は、スミスチャートの左下全体で大きく変化しており、図１４で示した効率が最大となる領域から２倍波負荷インピーダンスΓｆｅｔ（２ｆｏ）は、移動しやすく、得られる効率にばらつきがでる。

一方、本実施の形態１の回路構成のように、従来の回路構成に抵抗５を組み合わせることで、２倍波反射係数ΓＬ（２ｆｏ）の２倍波位相に対する２倍波負荷インピーダンスΓｆｅｔ（２ｆｏ）の変化量を小さく抑えることができ、効率が最大となる領域からの移動量を小さく抑え、効率のばらつきを抑えることができる。

本実施の形態１によれば、抵抗５を、伝送線路２と伝送線路４との間に接続するようにした。
よって、外部負荷の２倍波反射係数ΓＬ（２ｆｏ）に対する２倍波負荷インピーダンスΓｆｅｔ（２ｆｏ）への影響を小さく抑え、効率の低下を抑制し、ロバストかつ広帯域性を実現することができる。
また、伝送線路４の根元は、２倍波でショート点のため、伝送線路４の根元では、抵抗５が良く見えるため、上記効果を大きくすることができる。

なお、上記実施の形態１によれば、ＦＥＴ１のゲートに、伝送線路２〜４を接続した例について説明したが、ＦＥＴ１のドレインに、伝送線路２〜４を接続したものであっても、同様な効果を奏する。

実施の形態２．
図３は本発明の実施の形態２による高調波処理回路を示す構成図である。
図において、抵抗５は、伝送線路２と伝送線路３との間に接続される。
その他の構成については、上記実施の形態１と同様である。

次に動作について説明する。
上記実施の形態１では、伝送線路４の根元に抵抗５を入れていたが、伝送線路４の根元は２倍波でショート点のため、伝送線路４の根元では抵抗５は２倍波で良く見えるため、効果が大きい。
しかし、抵抗５が良く見える場合は、抵抗５が損失となりやすい。
抵抗５が見えると、２倍波の反射係数は小さく（スミスチャートの中央に寄る）なり、効率が最大となるインピーダンスからずれ得る。
そこで、伝送線路２を介した後の２倍波インピーダンスがある程度（ショート点と比べて）高くなった伝送線路３の根元に抵抗５を入れることで、２倍波に対する損失の低減を実現し、２倍波反射係数ΓＬ（２ｆｏ）が小さくなりすぎることを防ぐ。

本実施の形態２によれば、抵抗５を、伝送線路２と伝送線路３との間に接続するようにした。
よって、上記実施の形態１の効果に加え、２倍波反射係数ΓＬ（２ｆｏ）が小さくなりすぎることを防ぐことができる。

実施の形態３．
図４は本発明の実施の形態３による高調波処理回路を示す構成図である。
図において、伝送線路（第１のオープンスタブ）３ａ，３ｂは、伝送線路２のＦＥＴ１側に接続され、２倍波で１／４波長よりも短い線路長（＜λ／４＠２ｆｏ）を有する。
その他の構成については、上記実施の形態１と同様である。

次に動作について説明する。
上記実施の形態１では、伝送線路２〜４および抵抗５で構成された回路を示したが、伝送線路３を、２つの伝送線路３ａ，３ｂが対称となるように配置した回路構成としても良い。
伝送線路３を、２つの伝送線路３ａ，３ｂとしたことにより、２つの伝送線路３ａ，３ｂにより１つの伝送線路３の容量を満たせば良く、伝送線路の線路長を低減することができる。
なお、２つの伝送線路３ａ，３ｂの線路長は、同じでなくとも良い。
また、伝送線路３ａ，３ｂは、３つ以上の複数であっても良い。

本実施の形態３によれば、伝送線路３を、２つの伝送線路３ａ，３ｂからなるようにした。
よって、上記実施の形態１の効果に加え、伝送線路３ａ，３ｂの線路長を低減することができる。

実施の形態４．
図５は本発明の実施の形態４による高調波処理回路を示す構成図である。
図において、抵抗５ａは、伝送線路２と伝送線路３ａとの間に接続され、抵抗５ｂは、伝送線路２と伝送線路３ｂとの間に接続される。
その他の構成については、上記実施の形態３と同様である。

次に動作について説明する。
本実施の形態４では、上記実施の形態３で示した回路構成において、抵抗５の接続箇所を、伝送線路４の根元から伝送線路３ａ，３ｂの根元に変更する。
抵抗５ａ，５ｂの抵抗値の最適化により、所望の２倍波負荷インピーダンスを実現することができる。

本実施の形態４によれば、抵抗５ａを、伝送線路２と伝送線路３ａとの間に接続し、抵抗５ｂを、伝送線路２と伝送線路３ｂとの間に接続するようにした。
よって、上記実施の形態１の効果に加え、抵抗５の接続箇所を増やすことにより、設計の自由度を増やすことができる。

実施の形態５．
図６は本発明の実施の形態５による高調波処理回路を示す構成図である。
図において、抵抗５は、伝送線路２と伝送線路４との間に接続される。
その他の構成については、上記実施の形態４と同様である。

次に動作について説明する。
本実施の形態５では、上記実施の形態４で示した回路構成において、抵抗５を伝送線路４の根元に追加する。
抵抗５，５ａ，５ｂの各抵抗値の最適化により、所望の２倍波負荷インピーダンスを実現することができる。

本実施の形態５によれば、抵抗５を、伝送線路２と伝送線路４との間に接続すると共に、抵抗５ａを、伝送線路２と伝送線路３ａとの間に接続し、抵抗５ｂを、伝送線路２と伝送線路３ｂとの間に接続するようにした。
よって、上記実施の形態１の効果に加え、抵抗５の接続箇所を増やすことにより、設計の自由度を増やすことができる。

実施の形態６．
図７は本発明の実施の形態６による高調波処理回路を示す構成図である。
図において、抵抗５は、伝送線路２の伝送線路４との接続箇所側に接続される。
その他の構成については、上記実施の形態１と同様である。

次に動作について説明する。
本実施の形態６では、上記実施の形態１で示した回路構成において、抵抗５を伝送線路２の伝送線路４の直近に配置する。
抵抗５の位置は、伝送線路４の根元にあることから、２倍波ではショート点のため２倍波インピーダンスに対する抵抗５の効果は大きい。
また、抵抗５は、ＦＥＴ１に対し直列抵抗となるため、２倍波インピーダンスに対し、ロバストな設計が可能になるだけではなく、ＦＥＴ１の安定性向上などの付随的な効果も期待できる。

本実施の形態６によれば、抵抗５を、伝送線路２の伝送線路４との接続箇所側に接続するようにした。
よって、上記実施の形態１の効果に加え、抵抗５の位置は、伝送線路４の根元にあることから、上記効果を大きくすることができる。
また、抵抗５は、ＦＥＴ１に対し直列抵抗となるため、２倍波インピーダンスに対し、ロバストな設計が可能になるだけではなく、ＦＥＴ１の安定性向上などの付随的な効果も期待することができる。

実施の形態７．
図８は本発明の実施の形態７による高調波処理回路を示す構成図である。
図において、抵抗５は、伝送線路２の伝送線路３との接続箇所側に接続される。
その他の構成については、上記実施の形態１と同様である。

次に動作について説明する。
本実施の形態７では、上記実施の形態１で示した回路構成において、抵抗５を伝送線路２の伝送線路３の直近に配置する。
伝送線路３の根元の２倍波インピーダンスは、上記実施の形態６で配置した抵抗５の位置と比較して高くなっており、２倍波での損失を小さく抑えることで、２倍波反射係数ΓＬ（２ｆｏ）が小さくなりすぎることを防ぐ。
また、抵抗５は、ＦＥＴ１に対し直列抵抗となるため、２倍波インピーダンスに対し、ロバストな設計が可能になるだけではなく、ＦＥＴ１の安定性向上などの付随的な効果も期待できる。

本実施の形態７によれば、抵抗５を、伝送線路２の伝送線路３との接続箇所側に接続するようにした。
よって、上記実施の形態１の効果に加え、２倍波反射係数ΓＬ（２ｆｏ）が小さくなりすぎることを防ぐことができる。
また、抵抗５は、ＦＥＴ１に対し直列抵抗となるため、２倍波インピーダンスに対し、ロバストな設計が可能になるだけではなく、ＦＥＴ１の安定性向上などの付随的な効果も期待することができる。

実施の形態８．
図９は本発明の実施の形態８による高調波処理回路を示す構成図である。
図において、抵抗５は、伝送線路２の間に接続される。
その他の構成については、上記実施の形態１と同様である。

次に動作について説明する。
本実施の形態８では、上記実施の形態１で示した回路構成において、抵抗５を伝送線路２の間に接続する。
伝送線路２において、伝送線路４側は２倍波でショート、伝送線路３側は２倍波でインピーダンスが高くなっており、抵抗５を伝送線路２の間に接続することで、最適な位置に抵抗５を入れることができる。

本実施の形態８によれば、抵抗５を、伝送線路２中の任意の位置に接続するようにした。
よって、上記実施の形態１の効果に加え、外部負荷の２倍波反射係数ΓＬ（２ｆｏ）に対する２倍波負荷インピーダンスΓｆｅｔ（２ｆｏ）への影響を小さく抑える上で、最適な位置に抵抗５を入れることができる。

実施の形態９．
図１０は本発明の実施の形態９による高調波処理回路を示す構成図である。
図において、ディスクリートキャパシタ６は、伝送線路４に置き換えられたものである。
その他の構成については、上記実施の形態１と同様である。

次に動作について説明する。
本実施の形態９では、上記実施の形態１で示した回路構成において、伝送線路４の代わりに、ディスクリートキャパシタ６を置き換える。
オープンスタブにより構成された伝送線路４は、周波数帯域に対してインピーダンスの変化量が大きいが、ディスクリートキャパシタ６を使用することで、周波数に対するインピーダンスの依存性を小さくし、広帯域な特性を実現する。

本実施の形態９によれば、伝送線路４を、ディスクリートキャパシタ６に置き換えるようにした。
よって、上記実施の形態１の効果に加え、周波数に対するインピーダンスの依存性を小さくし、広帯域な特性を実現することができる。

実施の形態１０．
図１１は本発明の実施の形態１０による高調波処理回路を示す構成図である。
図において、ディスクリートキャパシタ６は、伝送線路３に置き換えられたものである。
その他の構成については、上記実施の形態１と同様である。

次に動作について説明する。
本実施の形態１０では、上記実施の形態１で示した回路構成において、伝送線路３の代わりに、ディスクリートキャパシタ６を置き換える。
オープンスタブにより構成された伝送線路３は、周波数帯域に対してインピーダンスの変化量が大きいが、ディスクリートキャパシタ６を使用することで、周波数に対するインピーダンスの依存性を小さくし、広帯域な特性を実現する。

本実施の形態１０によれば、伝送線路３を、ディスクリートキャパシタ６に置き換えるようにした。
よって、上記実施の形態１の効果に加え、周波数に対するインピーダンスの依存性を小さくし、広帯域な特性を実現することができる。

実施の形態１１．
図１２は本発明の実施の形態１１による高調波処理回路を示す構成図である。
図において、ディスクリートキャパシタ６は、伝送線路３に置き換えられたものである。
その他の構成については、上記実施の形態２と同様である。

次に動作について説明する。
本実施の形態１１では、上記実施の形態２で示した回路構成において、伝送線路３の代わりに、ディスクリートキャパシタ６を置き換える。
上記実施の形態２で示したように、抵抗５により、２倍波反射係数ΓＬ（２ｆｏ）が小さくなりすぎることを防ぐ。
また、ディスクリートキャパシタ６により、周波数に対するインピーダンスの依存性を小さくし、広帯域な特性を実現する。

本実施の形態１１によれば、伝送線路３を、ディスクリートキャパシタ６に置き換えるようにした。
よって、上記実施の形態２の効果に加え、周波数に対するインピーダンスの依存性を小さくし、広帯域な特性を実現することができる。

なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

以上の発明は、高出力増幅器(HPA; High power amplifier)、ディスクリート品、MMICで実施することが可能である。

１ ＦＥＴ(能動素子)、２ 伝送線路（主線路）、３，３ａ，３ｂ 伝送線路（第１のオープンスタブ）、４ 伝送線路（第２のオープンスタブ）、５，５ａ，５ｂ 抵抗、６ ディスクリートキャパシタ。

Claims (12)

1. 能動素子に接続され、基本波信号の２倍波で１／４波長よりも長い線路長を有する主線路と、
   上記主線路に接続され、２倍波で１／４波長よりも短い線路長を有する第１のオープンスタブと、
   上記主線路に接続され、２倍波で１／４波長の線路長を有する第２のオープンスタブと、
   上記主線路、上記第１のオープンスタブ、上記第２のオープンスタブの各接続箇所、および上記主線路中のうちの少なくとも一つ以上に接続された抵抗とを備えた高調波処理回路。
2. 上記抵抗は、
   上記主線路と上記第２のオープンスタブとの間に接続されたことを特徴とする請求項１記載の高調波処理回路。
3. 上記抵抗は、
   上記主線路と上記第１のオープンスタブとの間に接続されたことを特徴とする請求項１記載の高調波処理回路。
4. 上記第１のオープンスタブは、
   複数のオープンスタブからなることを特徴とする請求項１記載の高調波処理回路。
5. 上記抵抗は、
   上記主線路と上記第１のオープンスタブを構成する各オープンスタブとの間に各々接続されたことを特徴とする請求項４記載の高調波処理回路。
6. 上記抵抗は、
   上記主線路と上記第１のオープンスタブを構成する各オープンスタブとの間に各々接続されると共に、
   上記主線路と上記第２のオープンスタブとの間に接続されたことを特徴とする請求項４記載の高調波処理回路。
7. 上記抵抗は、
   上記主線路の上記第２のオープンスタブとの接続箇所側に接続されたことを特徴とする請求項１記載の高調波処理回路。
8. 上記抵抗は、
   上記主線路の上記第１のオープンスタブとの接続箇所側に接続されたことを特徴とする請求項１記載の高調波処理回路。
9. 上記抵抗は、
   上記主線路中の任意の位置に接続されたことを特徴とする請求項１記載の高調波処理回路。
10. 上記第２のオープンスタブを、
    ディスクリートキャパシタに置き換えたことを特徴とする請求項２記載の高調波処理回路。
11. 上記第１のオープンスタブを、
    ディスクリートキャパシタに置き換えたことを特徴とする請求項２記載の高調波処理回路。
12. 上記第１のオープンスタブを、
    ディスクリートキャパシタに置き換えたことを特徴とする請求項３記載の高調波処理回路。

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