JP2014220537A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2014220537A
JP2014220537A JP2014172343A JP2014172343A JP2014220537A JP 2014220537 A JP2014220537 A JP 2014220537A JP 2014172343 A JP2014172343 A JP 2014172343A JP 2014172343 A JP2014172343 A JP 2014172343A JP 2014220537 A JP2014220537 A JP 2014220537A
Authority
JP
Japan
Prior art keywords
semiconductor device
heat
semiconductor element
semiconductor
heat radiating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014172343A
Other languages
English (en)
Other versions
JP5955911B2 (ja
JP2014220537A5 (ja
Inventor
有加里 今泉
Yukari Imaizumi
有加里 今泉
剛史 河津
Takeshi Kawazu
剛史 河津
功 工藤
Isao Kudo
功 工藤
章夫 勝又
Akio Katsumata
章夫 勝又
陽一 蛭田
Yoichi Hiruta
陽一 蛭田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Amkor Technology Japan Inc
Original Assignee
Toshiba Corp
J Devices Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, J Devices Corp filed Critical Toshiba Corp
Priority to JP2014172343A priority Critical patent/JP5955911B2/ja
Publication of JP2014220537A publication Critical patent/JP2014220537A/ja
Publication of JP2014220537A5 publication Critical patent/JP2014220537A5/ja
Application granted granted Critical
Publication of JP5955911B2 publication Critical patent/JP5955911B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16135Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06555Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

【課題】本発明は、半導体素子動作時の熱を効果的に封止部材内部に拡散させ、半導体装置の放熱性の向上、熱抵抗の低減を実現する半導体装置を提供する。
【解決手段】半導体装置において、基板と、基板上に配置される半導体素子と、半導体素子上に配置される放熱部材と、基板の上部と、半導体素子と、放熱部材とを被覆する封止部材とを備え、放熱部材の半導体素子に配置される面の表面積は、半導体素子の放熱部材が配置される面の表面積よりも大きいことを特徴とする。本発明に係る半導体装置によれば、封止部材内部に放熱部材を埋め込むことによって、従来の放熱部材より小さな面積の放熱部材によって半導体素子動作時の熱を効果的に封止部材内部に拡散させ、半導体装置の放熱性を向上させ、熱抵抗の低減を図ることが可能となる。
【選択図】図4

Description

本発明は、半導体装置に関し、特に、半導体素子動作時の熱を放出する放熱部材を有する半導体装置に関する。
近年、半導体装置を使用する電子機器の高性能化に伴い、半導体装置の高速動作が要求され、半導体素子動作時に発生する熱量が増大している。半導体素子の温度が高くなると、半導体素子動作時に誤作動が発生して動作信頼性が低下するため、半導体素子動作時に発生する熱を放出する手段が必要となる。
図1に放熱部材を搭載しない従来の半導体装置の断面図を示す。
従来の半導体装置10は、基板1上に接着剤2を介して半導体素子3が搭載されており、半導体素子3は基板1とAuまたはCu等を材料とするボンディングワイヤ4で接続されている。その半導体素子3はエポキシなどを主原料とする封止部材5により周囲を封止されている。このような半導体装置10において、半導体素子3が動作する際に発生する熱は半導体素子3上の封止部材5に熱伝導し、封止部材5の表面から大気へ熱伝達するという経路で放熱される。
また、図2又は図3に示すように、半導体装置20、30の放熱性を上げるために、封止部材5の表面に金属等からなる放熱部材7、31を搭載し、封止部材5の熱伝導率を3[W/mK]程度に上げることによって放熱性を向上させる方法もある。このような放熱部材を有する半導体装置には、放熱部材がない半導体装置に比べて10〜15%程度の熱抵抗が低減されるものもある。
特許文献1では、半導体チップ上に導電性ペーストを介して放熱板が接着され、放熱板の縁部上面側が放熱板押え部によって保持されている例が記載されている。この例によれば、半導体チップから発生する熱は導電性ペーストを介して放熱板に伝導し、放熱板上に配置されたヒートシンク等の放熱手段から大気に熱伝達するという経路で放出される。
また、特許文献2では、半導体チップ上に接着剤を介してシート状の放熱板が半導体チップを覆うように配置されている例が記載されている。この例によれば、半導体チップから発生する熱は接着剤を介して放熱板に伝導し、放熱板から大気に熱伝達するという経路で放出される。
特開2007―305761号公報 特開2001−210761号公報
しかしながら、近年の電子機器の薄型化・小型化に応じて、半導体装置上にヒートシンクを搭載しない、または搭載できない環境が多くなり、このような環境において更なる半導体素子温度の低下、つまり半導体装置の熱抵抗の低減を実現する手段が要求されている。そのような手段として、図2又は3に示す従来の半導体装置のように封止部材の表面に金属等からなる放熱部材7、31が大気に露出するように搭載された半導体装置では、放熱
部材7、31と半導体素子3と間に数十〜数百[μ]の厚さの封止部材5が介在し、この封止部材5の熱伝導率は0.5〜3[W/mK]程度であって金属等に比べると熱伝導率が低いため、熱抵抗が大きく、半導体素子3から発生した熱は封止部材5内部で十分に拡散されない。また、従来の放熱板部材7、31が大気に露出するように半導体装置の上部に搭載された半導体装置20、30においては、半導体素子3上から発生する熱が放熱部材7、31へ到達するまでの放熱面積が限られているために、半導体装置表面から十分な放熱効果が得られない。
したがって、このような従来の構造では、半導体装置20、30表面から充分な放熱がなされず、半導体素子3の温度の低下を実現する手段としては限界がある。
本発明は、半導体素子動作時の熱を効果的に封止部材内部に拡散させ、半導体装置の放熱性の向上、熱抵抗の低減を実現することを目的としたものである。
本発明の一実施例に係る半導体装置は、基板と、基板上に配置される半導体素子と、半導体素子上に配置される放熱部材と、基板の上部と、半導体素子と、放熱部材とを被覆する封止部材とを備え、放熱部材の半導体素子に配置される面の表面積は、半導体素子の放熱部材が配置される面の表面積よりも大きいことを特徴とする。
また、本発明の一実施例に係る半導体装置は、放熱部材は1つ又は積層された複数の部材からなるものであってもよい。
また、本発明の一実施例に係る半導体装置は、放熱部材は側面の形状が凹凸であってもよい。
また、本発明の一実施例に係る半導体装置は、放熱部材は側面の形状が平坦であってもよい。
また、本発明の一実施例に係る半導体装置は、放熱部材は接着剤を介して半導体素子上に固着されてもよい。
また、本発明の一実施例に係る半導体装置は、放熱部材は接着剤を介して半導体素子上に積層された半導体素子上に固着されてもよい。
また、本発明の一実施例に係る半導体装置は、放熱部材は接着剤を介して半導体素子上に積層されたスペーサ上に固着されてもよい。
また、本発明の一実施例に係る半導体装置は、接着剤はグリースであってもよい。
また、本発明の一実施例に係る半導体装置は、接着剤はサーマルインターフェースマテリアルであってもよい。
また、本発明の一実施例に係る半導体装置は、接着剤はペーストであってもよい。
また、本発明の一実施例に係る半導体装置は、放熱部材は、半導体素子に配置される面が非平坦であってもよい。
また、本発明の一実施例に係る半導体装置は、放熱部材は、半導体素子に配置される面に凹凸を有するものでもよい。
また、本発明の一実施例に係る半導体装置は、放熱部材は、半導体素子に配置される面にスリットを有するものでもよい。
また、本発明の一実施例に係る半導体装置は、放熱部材は、半導体素子に配置される面に孔を有するものでもよい。
本発明によれば、半導体装置において、封止部材内部に放熱部材を埋め込むことによって、従来の放熱部材より小さな面積の放熱部材によって半導体素子動作時の熱を効果的に封止部材内部に拡散させ、半導体装置の放熱性を向上させ、熱抵抗の低減を図ることができる。
従来の放熱部材を搭載しない半導体装置を示す断面図である。 従来の放熱部材を搭載した半導体装置の一例を示す断面図である。 従来の放熱部材を搭載した半導体装置の一例を示す断面図である。 (A)は本発明の実施形態1に係る半導体装置の概略構成を示す平面図であり、(B)は図4(A)のA―A´線における断面図である。 本発明の実施形態2に係る半導体装置の断面図である。 本発明の実施形態3に係る半導体装置の断面図である。 (A)及び(B)は本発明の実施形態4に係る半導体装置の断面図である。 本発明の他の実施形態に係る半導体装置の放熱部材の外形を変更した例を示す平面図である。 本発明の他の実施形態に係る半導体装置の放熱部材の外形を変更した例を示す平面図である。 本発明の他の実施形態に係る半導体装置の放熱部材の外形を変更した例を示す平面図である。 本発明の他の実施形態に係る半導体装置の放熱部材の外形を変更した例を示す断面図である。 本発明の他の実施形態に係る半導体装置の放熱部材の外形を変更した例を示す断面図である。 本発明の他の実施形態に係る半導体装置の放熱部材の外形を変更した例を示す平面図である。 本発明の実施例に係る半導体装置において、放熱部材の一辺の長さと厚みとをそれぞれ変更して熱抵抗θjaを解析した結果を示す図である。 本発明の実施例に係る半導体装置の放熱部材の一辺の長さと厚みとをそれぞれ変更した場合における熱抵抗θjcを示す図である。 本発明の実施例に係る半導体装置において、放熱部材の厚みと封止部材の熱伝導率とをそれぞれ変更した場合に、従来の半導体装置と同じθja値を実現する半導体素子面積に対する放熱部材の面積比を示す図である。 図14に示す各プロットの数値を示す表である。 図15に示す各プロットの数値を示す表である。 図16に示す各プロットの数値を示す表である。 (A)は本発明の実施形態6に係る半導体装置の概略構成を示す平面図であり、(B)は図20(A)のB―B´線における断面図である。
以下、本発明の実施の形態を、図面を参照しつつ説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。
(実施形態1)
本発明の実施形態1に係る半導体装置について図面を参照して説明する。
[半導体装置の構成]
図4(A)及び図4(B)は実施形態1に係る半導体装置100の概略構成を示す図である。図4(A)は半導体装置100の概略構成を示す平面図、図4(B)は図4(A)に示すA−A´線から見た半導体装置100の断面図である。図4(A)及び図4(B)において、半導体装置100は、基板101と、基板101上に接着剤102Bを介して配置される半導体チップ103と、半導体チップ103の上に接着剤102Aを介して配置される放熱部材107と、基板101の上部と半導体素子103と放熱部材107とを被覆する封止部材105とを備える。
実施形態1の半導体装置を製造する方法としては、まず、基板101に搭載された半導体素子103の上面に、例えばAgペーストなどの接着剤102Aを介して、放熱部材107を搭載する。この接着剤102Aは、Agペーストに限られるものではなく、シート状のものでもよいが、できるだけ熱伝導率の高いものを用いることが好ましい。また、放熱部材107には、封止部材105の熱伝導率よりも高い熱伝導率を有する材料、例えばCuなどの材料を使用する。この放熱部材107の材料は、その他金属もしくはセラミック等を使用してもよい。このようにして製造された基板101上の半導体素子103及び放熱部材107を封止部材105で封止することによって、放熱部材107を封止部材105内部に埋め込んだ半導体装置100を製造する。封止部材105は例えば樹脂からなるものでもよい。
図4(A)に示すように、放熱部材107は、半導体素子103の発熱面(図中の上面)の面積より大きな面積を有するように形成される。図4(A)では、放熱部材107の形状は図8に示すような正方形であるが、放熱部材107の形状はこれに限定するものではなく、半導体素子の発熱面より放熱部材の半導体素子が配置される面の方が大きな面積を有するものであれば他の形状に適宜変更してもよい。放熱部材の他の形状の具体例としては、例えば図9から図13に示すように、円形、多角形等がある。
図4(B)に示すように、実施形態1にかかる半導体装置100においては、放熱部材107の表面が半導体装置100の表面に露出していない。放熱部材107は、その全体が封止部材の内部に埋め込まれており、半導体素子103から放熱部材107に伝導した熱は、直ちに大気に伝達されるのではなく、封止部材内部を熱伝導してから、半導体装置100表面上から大気へ熱伝達するという経路で放出される。
従来の半導体装置10、20、30は、半導体素子3上から発生する熱の放熱経路において、熱伝導率の低い封止部材5が介在するために、封止部材5内部へ十分に熱が拡散されず、また、放熱板部材7、31を半導体装置の上部に搭載した半導体装置20、30においても、半導体素子3上から発生する熱が放熱部材7、31に到達するまでの放熱面積が限られていたために、十分な放熱効果が得られなかった。しかし、本発明に係る半導体装置100では、封止部材105内部に半導体素子103の発熱面の面積より大きな面積を有する放熱部材107を半導体素子103付近に配置することにより、半導体素子103から発生した熱を放熱部材107によって効果的に半導体素子103上の封止部材105内部に拡散させ、すなわち放熱面積を広げることによって、半導体装置100の放熱特性を向上させることができる。
このように、本発明によれば、半導体素子103上に半導体素子103より大きく熱伝導率の高い放熱部材107を搭載することによって、半導体素子103から発生する熱を半
導体素子103上の封止部材105に伝導すると共に、特に封止部材105内部の横方向にも効果的に熱を拡散させることによって、半導体素子103から封止部材105表面に至るまでの放熱面積、すなわち放熱経路を広げることができる。したがって、本発明に係る半導体装置100は、図2又は図3に示す従来の半導体装置にみられるような、封止部材5上に放熱部材7、31が露出している半導体装置20、30よりも、半導体装置の熱抵抗θjaを低減することが可能である。
(実施例)
図14から図16に示す熱解析結果に基づき、本発明の実施例における半導体装置の放熱特性を従来の放熱部材を有する半導体装置と比較して説明する。
図14は、図4に示す本発明に係る半導体装置の構造において、放熱部材107の1辺の長さを10[mm]、20[mm]、27.7[mm]と変更し、又は放熱部材107の厚みtを0.3[mm]、0.5[mm]、0.7[mm]と変更して、JEDEC標準に基づく半導体装置熱抵抗θja[degC/W]を熱流体解析ソフトを用いて解析した結果を示す図である。
図14において解析対象とした本実施例と従来の半導体装置は、共に半導体装置の1辺の長さが31[mm]、半導体素子の1辺の長さが8[mm]であり、Cuからなり、図8に示す正方形の形状を有する放熱部材を使用して解析した。また、図14に示す各プロットの数値は図17のとおりである。ただし、図14に示す従来例の数値は、放熱部材の厚みが0.3[mm]であり、放熱部材の1辺の長さが27.7[mm]であり、かつ、封止部材105の熱伝導率が3.1W/mKである場合の熱抵抗θja9.3[degC/W]を示す。
図14において、1辺の長さが約27.7[mm]の放熱部材を用いた場合についてみると、本発明の実施例におけるθjaは、従来の構造における半導体装置に比べて約14%ものθjaが低減されている。また、従来の半導体装置において1辺の長さが約27.7[mm]の放熱部材を用いた場合のθjaと、本発明の実施例において1辺の長さが約15[mm]の放熱部材を用いた場合のθjaとが同等の数値であることから、本発明の実施例によれば従来の半導体装置より小さな放熱部材を使用しても従来と同等の放熱効果を得ることができることがわかる。
次に、図15は、図4に示す本発明に係る半導体装置の構造において、放熱部材107の1辺の長さを10[mm]、16[mm]、20[mm]、27.7[mm]と変更し、又は放熱部材107の厚みtを0.3[mm]、0.5[mm]、0.7[mm]と変更して、JEDEC標準に基づく半導体装置熱抵抗θjc[degC/W]を熱流体解析ソフトを用いて解析した結果を示す図である。
図15において解析対象とした本実施例と従来の半導体装置は、共に半導体装置の1辺の長さが31[mm]、半導体素子の1辺の長さが8[mm]であり、Cuからなり、図8に示す正方形の形状を有する放熱部材を使用して解析した。また、図15に示す各プロットの数値は図18のとおりである。ただし、図15に示す従来例の数値は、放熱部材の厚みが0.3[mm]であり、放熱部材の1辺の長さが27.7[mm]であり、かつ、封止部材105の熱伝導率が3.1W/mKである場合の熱抵抗θjc(1.74[degC/W])を示す。
図15に示すθjcの解析結果によると、1辺の長さが約27.7[mm]の放熱部材と同じ寸法の放熱部材を本発明の半導体装置に用いた場合のθjcは、従来構造のθjcより約42%も低下している。このことから、本発明の実施例における半導体装置に従来と同程度の大きさの放熱部材を用いた場合、従来の半導体装置に比べて大幅な熱抵抗の低減が可能であることがわかる。
さらに、図16は、図4に示す本発明に係る半導体装置の構造において、樹脂からなる封止部材105の熱伝導率を0.6[W/mk]、1.0[W/mk]、3.1[W/mk]と変更し、又は放熱部材107の厚みtを0.3[mm]、0.5[mm]、0.7[mm]と変更して、図14に示す従来の半導体装置に1辺の長さが27.7[mm]の放熱部材を用いた場合のθjaを満たす放熱部材の面積比を示す図である。
図16において解析対象とした本実施例の半導体装置は、半導体装置の1辺の長さが31[mm]、半導体素子の1辺の長さが8[mm]であり、Cu合金からなり、図8に示す正方形の形状を有する放熱部材を使用して解析した。また、図16に示す各プロットの数値は図19のとおりである。図16の右上領域に記載された数式y≧224.0x−0.5は、本発明の実施例における放熱部材の厚み:y[mm]と、放熱部材の半導体素子に対する面積比:xとの関係を示す数式である。同数式は、図16に斜線で示す領域を示している。同数式のxy数値を満たす半導体装置は、従来の半導体装置よりも優れた熱抵抗低減効果を有する。ただし、図16の解析結果は本実施例の半導体装置が従来の半導体装置よりも優れた熱抵抗低減効果を示すことを表す一例にすぎない。例えば、図16で解析対象とした本実施例の半導体装置よりも半導体装置の1辺の長さが短い半導体装置を対象として同様の解析を行った場合や、図16で解析対象とした本実施例の半導体装置よりも熱伝導率が高い封止部材を用いた半導体装置を対象として同様の解析を行った場合には、図16に斜線で示す領域よりも放熱部材の厚みが小さく、放熱部材の面積が小さい場合でも従来の半導体装置と同等の放熱効果を得ることができる。
このように、本発明の実施形態1によれば、従来の半導体装置と同じ物性の放熱部材を用いた場合でも、従来の半導体装置に比べて小さな面積の放熱部材によって従来と同等の放熱効果を得ることができる。また、本発明に係る半導体装置の表面全体は封止部材105で覆われているため、従来のような半導体装置表面に金属等からなる放熱部材が露出する構造に比べて、半導体装置表面からの熱の放射率及びマークの視認性を向上させ、半導体装置の外観不良発生も低減することが可能となる。
(実施形態2)
本発明の実施形態2に係る半導体装置200について図面を参照して説明する。本発明の実施形態2は、前述の実施形態1に係る半導体装置100において、放熱部材107と半導体素子103との間にスペーサ201が配置される例を説明するものである。
図5は実施形態2に係る半導体装置200の概略構成を示す断面図である。なお、実施形態2に係る半導体装置200は、放熱部材107が半導体素子103との間にスペーサ201を介して配置されることに特徴があり、その他の構成は実施形態1において説明した構成と同様であるため、その他の構成や半導体装置200の製造方法や実施形態2における半導体装置200の放熱特性等に関する図示及び説明は省略する。
図5に示すように、実施形態2に係る半導体装置200は放熱部材107が半導体素子103との間にスペーサ201を介して配置されることを特徴とする。図5に示すように、実施形態1の半導体装置100と同様の半導体装置構造内の半導体素子103上に、ボンディングワイヤ104の高さを確保するためにスペーサ201を搭載してもよい。スペーサ201の材料としては、例えばシリコンなどを使用してもよい。図5には半導体素子103と放熱部材107との間に接着剤102A、102Cを介してスペーサ201を搭載した例を示したが、放熱部材107とスペーサ201との間を固着する接着剤102Aは、半導体素子103と基板101との間を固着する接着剤102Bと同じものであってもよいし、異なる材料からなる接着剤であってもよい。
また、本発明の実施形態2におけるスペーサ201の形状は、図5に示す形状のスペーサ201に限られるものではない。スペーサ201の形状は、半導体チップ103と基板101とを接続するボンディングワイヤ104の高さを保持することができれば、他の形状であってもよい。その他の構成及び製造方法は実施形態1と同様である。本発明の実施形態2によれば、半導体チップ103と基板101とを接続するボンディングワイヤ104の高さを保持したまま、本発明の放熱部材107による優れた放熱特性を得ることができる。
(実施形態3)
本発明の実施形態3に係る半導体装置について図面を参照して説明する。本発明の実施形態3は、前述の実施形態1に係る半導体装置100において、放熱部材107と半導体素子103との間に、更に半導体素子203が配置される構成例を説明するものである。
図6は実施形態3に係る半導体装置300の概略構成を示す図である。なお、実施形態3に係る半導体装置300は、放熱部材107と半導体素子103との間に、更に半導体素子203が配置されることに特徴があり、その他の構成は実施形態1において説明した構成と同様であるため、その他の構成や半導体装置300の製造方法や実施形態3における半導体装置300の放熱特性等に関する図示及び説明は省略する。
図6に示すように、実施形態3に係る半導体装置300は、放熱部材107と半導体素子103との間に、更に半導体素子203が配置されることを特徴とする。本発明に係る半導体装置に配置される半導体素子は1つに限られるものではなく、複数の半導体素子が積層されて配置されていてもよい。図6に、半導体素子203がチップスタック実装された本発明の実施形態3における断面構造を示す。積層された2つの半導体素子103と203とは半田バンプなどの接続端子301によって電気的に接続され、その接続端子の間をアンダーフィル剤と呼ばれる樹脂202で封止している。上段の半導体素子203は、実施形態1と同様に接着剤102Aを介して放熱部材107が接続され、さらに放熱部材107の全体が封止部材105内部に埋め込まれるように封止されている。
図6では、上段の半導体素子203が下段の半導体素子103にチップスタック実装されている例を示したが、本発明の実施形態3に係る半導体装置の積層構造はこの例に限定されるものではない。その他の構成及び製造方法は実施形態1と同様である。
本発明の実施形態3によれば、複数の半導体素子を搭載した高性能な半導体装置であって、かつ、本発明の放熱部材107による優れた放熱特性を有する半導体装置を得ることができる。
(実施形態4)
本発明の実施形態4に係る半導体装置400について図面を参照して説明する。本発明の実施形態4は、前述の実施形態1に係る半導体装置100において、放熱部材の構造を変えた例を説明するものである。
図7(A)(B)は実施形態4に係る半導体装置400の概略構成を示す図である。なお、実施形態4に係る半導体装置400は、放熱部材107が複数の部材からなることに特徴があり、その他の構成は実施形態1において説明した構成と同様であるため、その他の構成や半導体装置400の製造方法や実施形態4における半導体装置400の放熱特性等に関する図示及び説明は省略する。
図7(A)(B)に示すように、実施形態4に係る半導体装置400、500は、放熱部材が複数の部材407A〜D又は507A〜Dからなることを特徴とする。本発明に係る半導体装置において、放熱部材は1つでなく複数の部材からなるものであってもよい。図7(A)(B)は放熱部材が複数搭載されている本発明の半導体装置の断面構造を示す。複数の部材407A〜D又は507A〜Dは接着剤又はサーマルインターフェースマテリアル(TIM)など401A〜Cを介して互いに接続され、放熱部材全体が封止部材105内部に埋め込まれるように封止されている。
実施形態4における複数の部材からなる放熱部材は、図7(A)に示すように放熱部材の側面が凹凸を有するように積層されてもよい。また、複数の部材からなる放熱部材107は、図7(B)に示すように放熱部材の側面が平坦であるように積層されてもよい。その他の構成及び製造方法は実施形態1と同様である。
本発明の実施形態4によれば、複数の部材407A〜D又は507A〜Dを積層して所望の厚みを有する放熱部材を製造し、実施形態1と同様の効果を有する半導体装置を得ることができる。また、図7(A)のように、放熱部材の側面が凹凸を有するように複数の部材の中心位置をずらして積層することによって、放熱部材107と封止部材105、との接着面積を増やし、放熱部材107と封止樹脂105との密着性を向上させることができる。
(実施形態5)
本発明の実施形態5に係る半導体装置について図面を参照して説明する。本発明の実施形態5は、前述の実施形態1に係る半導体装置100において、放熱部材107の外部形状を変えた例を説明するものである。
図8から13は実施形態5に係る半導体装置に配置される放熱部材107の外部形状の例を示す図である。なお、実施形態5に係る半導体装置は、半導体素子103に配置される放熱部材107の面が非平坦であることに特徴があり、その他の構成は実施形態1において説明した構成と同様であるため、その他の構成や半導体装置の製造方法や実施形態5における半導体装置の放熱特性等に関する図示及び説明は省略する。
実施形態5に係る半導体装置に配置される放熱部材の外部平面の形状は、図8に示すような正方形の放熱部材700でもよく、図9に示すような円形の放熱部材800でもよく、図10に示すような多角形の放熱部材900でもよい。図10には正六角形の形状を有する放熱部材900を示すが、実施形態5に配置される多角形の放熱部材の形状はこれに限られるものではなく、他の多角形の形状であってもよい。
また、実施形態5に係る半導体装置に配置される放熱部材の外部形状は、図11の断面図に示す放熱部材1000のように、半導体素子103に配置される放熱部材の面に凹凸1001を有し、複数の小さな円形又は多角形の窪み(ディンプル)を有するものでもよく、図12の断面図に示す放熱部材1100のように、半導体素子103に配置される放熱部材の面にスリット1101(切り込み)を有するものでもよく、あるいは図13の平面図に示す放熱部材1200のように、半導体素子103に配置される放熱部材の面に孔1201を有するでもよい。なお、半導体素子103に配置される放熱部材の面の凹凸1001やスリット1101や孔1201は、一つ又は複数形成されてもよい。その他の構造及び製造方法は実施形態1と同様である。
本発明の実施形態5によれば、半導体素子103に配置される放熱部材の面を非平坦にすることによって、放熱部材の非平坦面と接着剤102Aとの密着性を向上させ、半導体素子103と放熱部材との接着性が向上した半導体装置を得ることができる。
なお、上記実施形態1〜5に示した放熱部材はシリコンにより形成してもよい。優れた熱伝導率を有するシリコンを放熱部材107の材料とすることで、本発明の放熱部材による優れた放熱特性を有する半導体装置を得ることができる。
(実施形態6)
本発明の実施形態6に係る半導体装置について図面を参照して説明する。本発明の実施形態6は、前述の実施形態1に係る半導体装置100において、複数の半導体素子103が並べて配置される例を説明するものである。なお、実施形態6に係る半導体装置600は、複数の半導体素子103が同一基板101上に並べて配置されることに特徴があり、その他の構成は実施形態1において説明した構成と同様であるため、その他の構成や半導体装置600の製造方法や実施形態6における半導体装置600の放熱特性等に関する図示及び説明は省略する。
図20(A)及び図20(B)は実施形態6に係る半導体装置600の概略構成を示す図である。図20(A)は半導体装置600の概略構成を示す平面図、図20(B)は図20(A)に示すB−B´線から見た半導体装置600の断面図である。図20(A)及び図20(B)において、半導体装置600は、基板101と、基板101上に接着剤102Bを介して並んで配置される複数の半導体チップ103と、半導体チップ103の上に接着剤102Aを介して配置される放熱部材107と、基板101の上部と半導体素子103と放熱部材107とを被覆する封止部材105とを備える。図20では半導体素子103が2つ配置されている例を図示するが、並んで配置される半導体素子103の数は2つ以上であってもよい。
本発明の実施形態6によれば、複数の半導体素子103が並んで配置された半導体装置600においても、複数の半導体素子103上に各半導体素子103より大きく熱伝導率の高い1つの放熱部材107を搭載することによって、各半導体素子103から発生する熱を各半導体素子103上の封止部材105に伝導すると共に、特に封止部材105内部の横方向にも効果的に熱を拡散させることによって、各半導体素子103から封止部材105表面に至るまでの放熱面積、すなわち放熱経路を広げることができる。
本発明の一実施形態に係る半導体装置は、基板と、基板上に配置される半導体素子と、半導体素子上に配置される放熱部材と、基板の上部と、半導体素子と、放熱部材とを被覆する封止部材とを備え、放熱部材の半導体素子に配置される面の表面積は、半導体素子の放熱部材が配置される面の表面積よりも大きいものでもよい。
また、本発明の一実施形態に係る半導体装置は、放熱部材はシリコンであってもよい。
また、本発明の一実施形態に係る半導体装置は、放熱部材は1つ又は積層された複数の部材からなるものであってもよい。
また、本発明の一実施形態に係る半導体装置は、放熱部材は側面の形状が凹凸であってもよい。
また、本発明の一実施形態に係る半導体装置は、放熱部材は側面の形状が平坦であってもよい。
また、本発明の一実施形態に係る半導体装置は、半導体素子の放熱部材が配置される面の表面積に対する放熱部材の半導体素子に配置される面の表面積比xと放熱部材の厚みyとの関係がy≧224.0x−0.5であってもよい。
また、本発明の一実施形態に係る半導体装置は、放熱部材は接着剤を介して半導体素子上に固着されてもよい。
また、本発明の一実施形態に係る半導体装置は、放熱部材は接着剤を介して半導体素子上に積層された半導体素子上に固着されてもよい。
また、本発明の一実施形態に係る半導体装置は、放熱部材は接着剤を介して半導体素子上に積層されたスペーサ上に固着されてもよい。
また、本発明の一実施形態に係る半導体装置は、接着剤はグリースであってもよい。
また、本発明の一実施形態に係る半導体装置は、接着剤はサーマルインターフェースマテリアルであってもよい。
また、本発明の一実施形態に係る半導体装置は、接着剤はペーストであってもよい。
また、本発明の一実施形態に係る半導体装置は、放熱部材は、半導体素子に配置される面が非平坦であってもよい。
また、本発明の一実施形態に係る半導体装置は、放熱部材は、半導体素子に配置される面に凹凸を有するものでもよい。
また、本発明の一実施形態に係る半導体装置は、放熱部材は、半導体素子に配置される面にスリットを有するものでもよい。
また、本発明の一実施形態に係る半導体装置は、放熱部材は、半導体素子に配置される面に孔を有するものでもよい。
100、200、300、400…半導体装置、101…基板、103、203…半導体素子、107、407A〜D、507A〜D…放熱部材、105…封止部材、102A〜C、401A〜C…接着材、201…スペーサ、1001…凸凹、1101…スリット、1201…孔

Claims (1)

  1. 基板と、
    前記基板上に配置される半導体素子と、
    前記半導体素子上に配置される放熱部材と、
    前記基板の上部と、前記半導体素子と、前記放熱部材とを被覆する封止部材とを有し、
    前記放熱部材の前記半導体素子に配置される面の表面積は、前記半導体素子の前記放熱部材が配置される面の表面積よりも大きいことを特徴とする半導体装置。
JP2014172343A 2014-08-27 2014-08-27 半導体装置 Active JP5955911B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014172343A JP5955911B2 (ja) 2014-08-27 2014-08-27 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014172343A JP5955911B2 (ja) 2014-08-27 2014-08-27 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2010169574A Division JP2012033559A (ja) 2010-07-28 2010-07-28 半導体装置

Publications (3)

Publication Number Publication Date
JP2014220537A true JP2014220537A (ja) 2014-11-20
JP2014220537A5 JP2014220537A5 (ja) 2015-01-08
JP5955911B2 JP5955911B2 (ja) 2016-07-20

Family

ID=51938661

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014172343A Active JP5955911B2 (ja) 2014-08-27 2014-08-27 半導体装置

Country Status (1)

Country Link
JP (1) JP5955911B2 (ja)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766327A (ja) * 1993-08-25 1995-03-10 Toshiba Corp 放熱板を有する半導体装置及び放熱板の製造方法
JP2003258166A (ja) * 2001-12-27 2003-09-12 Denso Corp 半導体装置
JP2004327558A (ja) * 2003-04-22 2004-11-18 Matsushita Electric Works Ltd 半導体装置
US20070210438A1 (en) * 2006-03-07 2007-09-13 Briere Michael A Semiconductor package
JP2009117702A (ja) * 2007-11-08 2009-05-28 Nec Electronics Corp 半導体装置
JP2009295794A (ja) * 2008-06-05 2009-12-17 Mitsubishi Electric Corp 樹脂封止型半導体装置とその製造方法
JP2010199516A (ja) * 2009-02-27 2010-09-09 Denso Corp 電子装置
JP2011530190A (ja) * 2008-08-04 2011-12-15 クラスタード システムズ カンパニー 接点を冷却した電子機器匡体

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766327A (ja) * 1993-08-25 1995-03-10 Toshiba Corp 放熱板を有する半導体装置及び放熱板の製造方法
JP2003258166A (ja) * 2001-12-27 2003-09-12 Denso Corp 半導体装置
JP2004327558A (ja) * 2003-04-22 2004-11-18 Matsushita Electric Works Ltd 半導体装置
US20070210438A1 (en) * 2006-03-07 2007-09-13 Briere Michael A Semiconductor package
JP2009117702A (ja) * 2007-11-08 2009-05-28 Nec Electronics Corp 半導体装置
JP2009295794A (ja) * 2008-06-05 2009-12-17 Mitsubishi Electric Corp 樹脂封止型半導体装置とその製造方法
JP2011530190A (ja) * 2008-08-04 2011-12-15 クラスタード システムズ カンパニー 接点を冷却した電子機器匡体
JP2010199516A (ja) * 2009-02-27 2010-09-09 Denso Corp 電子装置

Also Published As

Publication number Publication date
JP5955911B2 (ja) 2016-07-20

Similar Documents

Publication Publication Date Title
KR101827215B1 (ko) 반도체 장치
US10163754B2 (en) Lid design for heat dissipation enhancement of die package
US10249551B2 (en) Electronic component having a heat-sink thermally coupled to a heat-spreader
JP6195689B1 (ja) パワーモジュール
US8779603B2 (en) Stacked semiconductor device with heat dissipation
JP6862896B2 (ja) 半導体装置及び半導体装置の製造方法
JP2012253125A (ja) 半導体装置及び配線基板
JP2008235576A (ja) 電子部品の放熱構造及び半導体装置
JP2012064855A (ja) 半導体装置
JP2006332479A (ja) 電力半導体装置
JP6860334B2 (ja) 半導体装置
JP2014165240A (ja) パワーモジュール
JP6271867B2 (ja) 電子部品搭載用基板
JP5955911B2 (ja) 半導体装置
JP6057161B2 (ja) 発光装置
JP5282075B2 (ja) 放熱装置
JP3818310B2 (ja) 多層基板
JP2013069988A (ja) 半導体装置とその製造方法
US20150179540A1 (en) Semiconductor device
JP2017117927A (ja) 電子部品の放熱構造
JP6452748B2 (ja) 積層部材の製造方法
JP4459031B2 (ja) 電子部品収納用パッケージおよび電子装置
TWM593659U (zh) 直接導出電子元件熱能的封裝結構
JP2013074010A (ja) 半導体装置
JP6827402B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140925

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141021

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20141203

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20141203

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151027

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20151030

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151225

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160607

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160615

R150 Certificate of patent or registration of utility model

Ref document number: 5955911

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250