JP2014215545A - 平面表示装置 - Google Patents

平面表示装置 Download PDF

Info

Publication number
JP2014215545A
JP2014215545A JP2013094505A JP2013094505A JP2014215545A JP 2014215545 A JP2014215545 A JP 2014215545A JP 2013094505 A JP2013094505 A JP 2013094505A JP 2013094505 A JP2013094505 A JP 2013094505A JP 2014215545 A JP2014215545 A JP 2014215545A
Authority
JP
Japan
Prior art keywords
wiring
dummy
electrode
pad
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013094505A
Other languages
English (en)
Other versions
JP6130721B2 (ja
JP2014215545A5 (ja
Inventor
正人 化生
Masato Kasei
正人 化生
一博 高橋
Kazuhiro Takahashi
一博 高橋
正信 野中
Masanobu Nonaka
正信 野中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Display Inc
Original Assignee
Japan Display Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Japan Display Inc filed Critical Japan Display Inc
Priority to JP2013094505A priority Critical patent/JP6130721B2/ja
Priority to US14/231,991 priority patent/US9236424B2/en
Priority to CN201410165485.XA priority patent/CN104122687B/zh
Publication of JP2014215545A publication Critical patent/JP2014215545A/ja
Publication of JP2014215545A5 publication Critical patent/JP2014215545A5/ja
Application granted granted Critical
Publication of JP6130721B2 publication Critical patent/JP6130721B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/88—Dummy elements, i.e. elements having non-functional features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

【課題】製造歩留まりの低下を抑制することが可能な平面表示装置を提供する。【解決手段】アクティブエリアに画像を表示するのに必要な信号が信号供給源から供給される出力パッドと、前記出力パッドと並んだダミーパッドと、前記出力パッドに接続された信号配線と、前記信号配線に接続されたスイッチング素子と、前記アクティブエリアにおいて前記スイッチング素子に接続された画素電極と、前記ダミーパッドに接続され前記信号配線から離間した第１ダミー配線であって延出方向と交差する方向に突出した第１突起を有する第１ダミー配線と、前記ダミーパッド及び前記信号配線から離間し前記第１突起に対向する第２突起を有する第２ダミー配線と、を備えた第１基板と、前記第１基板に対向配置された第２基板と、を備えた平面表示装置。【選択図】図５

Description

本発明の実施形態は、平面表示装置に関する。
液晶表示装置などの平面表示装置は、各種分野の表示装置として利用されている。平面表示装置を製造する過程においては、静電気対策が不可欠である。例えば、製造過程で発生した静電気や外部から侵入した静電気により、アクティブエリア内の各種配線やスイッチング素子を含む回路などにダメージを与えるおそれがある。
このような静電気に対する耐性を向上するための手法が種々検討されている。例えば、静電荷を放電するために、配線部に突起部を形成し、突起部の配置位置として他層の信号線のような導体パターンが形成されていない位置を選択する手法が提案されている。また、比較的設置面積が大きなコモン配線に蓄積した電荷の放電を誘導するために、コモン配線と対向電極とを接続する接続部が、有効表示部を検査する際に検査用の信号が供給される検査用配線と所定の間隔をおいて対向するように配置する手法も提案されている。
特開平８−２３４２２７号公報 特開２００６−２２７２９０号公報
本実施形態の目的は、製造歩留まりの低下を抑制することが可能な平面表示装置を提供することにある。
本実施形態によれば、
アクティブエリアに画像を表示するのに必要な信号が信号供給源から供給される出力パッドと、前記出力パッドと並んだダミーパッドと、前記出力パッドに接続された信号配線と、前記信号配線に接続されたスイッチング素子と、前記アクティブエリアにおいて前記スイッチング素子に接続された画素電極と、前記ダミーパッドに接続され前記信号配線から離間した第１ダミー配線であって延出方向と交差する方向に突出した第１突起を有する第１ダミー配線と、前記ダミーパッド及び前記信号配線から離間し前記第１突起に対向する第２突起を有する第２ダミー配線と、を備えた第１基板と、前記第１基板に対向配置された第２基板と、を備えた平面表示装置が提供される。
図１は、本実施形態の平面表示装置に適用可能な表示パネルＰＮＬの一例を概略的に示す平面図である。 図２は、図１に示した表示パネルＰＮＬの一画素ＰＸにおける断面構造を概略的に示す図である。 図３は、アレイ基板ＡＲから対向基板ＣＴ側への給電構造を説明するための概略断面図である。 図４は、図１に示したアレイ基板ＡＲの実装部ＭＴの一部を拡大した平面図である。 図５は、図４に示した実装部ＭＴの楕円で囲んだ領域Ａを拡大した平面図である。 図６は、図５に示した実装部ＭＴをＡ−Ｂ線で切断した断面図である。
以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
図１は、本実施形態の平面表示装置に適用可能な表示パネルＰＮＬの一例を概略的に示す平面図である。
すなわち、表示パネルＰＮＬは、アクティブマトリクスタイプの液晶表示パネルであり、アレイ基板ＡＲと、アレイ基板ＡＲに対向配置された対向基板ＣＴと、アレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。アレイ基板ＡＲと対向基板ＣＴとは、これらの間に所定のセルギャップを形成した状態でシール材ＳＥによって貼り合わせられている。図示した例では、シール材ＳＥは、矩形枠状の閉ループ形状をなすように形成されているが、図示した例に限らず、シール材ＳＥに液晶注入口が形成されていても良い。セルギャップは、アレイ基板ＡＲまたは対向基板ＣＴに形成された図示しない柱状のスペーサによって形成されている。液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間のセルギャップにおいてシール材ＳＥによって囲まれた内側に保持されている。表示パネルＰＮＬは、シール材ＳＥによって囲まれた内側に、画像を表示するアクティブエリアＡＣＴを備えている。アクティブエリアＡＣＴは、例えば、略長方形状であり、マトリクス状に配置された複数の画素ＰＸによって構成されている。
アレイ基板ＡＲは、第１方向Ｘに沿って延出したゲート配線Ｇ、第１方向Ｘに交差する第２方向Ｙに沿って延出しゲート配線Ｇと交差するソース配線Ｓ、ゲート配線Ｇ及びソース配線Ｓに接続されたスイッチング素子ＳＷ、スイッチング素子ＳＷに接続された画素電極ＰＥなどを備えている。ここでは、第１方向Ｘは、第２方向Ｙと直交している。ゲート配線Ｇ及びソース配線Ｓは、アクティブエリアＡＣＴに画像を表示するのに必要な信号が供給される信号配線に相当する。
液晶層ＬＱを介して画素電極ＰＥの各々と対向する共通電極ＣＥは、例えば対向基板ＣＴに備えられているが、アレイ基板ＡＲに備えられていても良い。
なお、表示パネルＰＮＬの詳細な構成については説明を省略するが、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｅｎｄ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｅｄ）モードなどの主として縦電界を利用するモードでは、画素電極ＰＥがアレイ基板ＡＲに備えられる一方で、共通電極ＣＥが対向基板ＣＴに備えられている。また、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの主として横電界を利用するモードでは、画素電極ＰＥ及び共通電極の双方がアレイ基板ＡＲに備えられている。
駆動ＩＣチップ２及びフレキシブル・プリンテッド・サーキット（ＦＰＣ）基板３は、例えば、アクティブエリアＡＣＴよりも外側の周辺エリアＰＲＰに実装されている。図示した例では、駆動ＩＣチップ２及びＦＰＣ基板３は、対向基板ＣＴの基板端部ＣＴＥよりも外側に延出したアレイ基板ＡＲの実装部ＭＴに実装されている。より具体的には、駆動ＩＣチップ２は基板端部ＣＴＥの側に位置し、ＦＰＣ基板３は駆動ＩＣチップ２よりもアレイ基板ＡＲの基板端部ＡＲＥの側に位置している。駆動ＩＣチップ２及びＦＰＣ基板３は、表示パネルＰＮＬのアクティブエリアＡＣＴに画像を表示するのに必要な信号を供給する信号供給源に相当する。
各ゲート配線Ｇ及び各ソース配線Ｓは、アクティブエリアＡＣＴから周辺エリアＰＲＰに引き出され、駆動ＩＣチップ２などに接続されている。画素電極ＰＥには、スイッチング素子ＳＷを介して画素電位が書き込まれる。共通電極ＣＥは、図示しない給電配線から供給される所定電位、例えばコモン電位に設定される。
周辺エリアＰＲＰは、アクティブエリアＡＣＴを囲むエリアであり、シール材ＳＥが配置されるエリアを含み、矩形枠状に形成されている。
図２は、図１に示した表示パネルＰＮＬの一画素ＰＸにおける断面構造を概略的に示す図である。ここでは、主として縦電界を利用するモードを適用した構成について説明する。
すなわち、アレイ基板ＡＲは、ガラス基板やプラスチック基板などの透明な第１絶縁基板２０を用いて形成されている。アレイ基板ＡＲは、第１絶縁基板２０の対向基板ＣＴと対向する側に、スイッチング素子ＳＷ、画素電極ＰＥ、第１絶縁膜２１、第２絶縁膜２２、第３絶縁膜２３、第１配向膜ＡＬ１などを備えている。
ここに示した例では、スイッチング素子ＳＷは、ボトムゲート型のｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。スイッチング素子ＳＷのゲート電極ＷＧは、ゲート配線Ｇとともに第１絶縁基板２０の上に形成されている。ゲート電極ＷＧは、ゲート配線Ｇに電気的に接続され、図示した例では、ゲート配線Ｇと一体的に形成されている。ゲート電極ＷＧは、ゲート配線Ｇとともに第１絶縁膜２１によって覆われている。第１絶縁膜２１は、第１絶縁基板２０の上にも配置されている。
スイッチング素子ＳＷの半導体層ＳＣは、例えば、アモルファスシリコンによって形成されている。半導体層ＳＣは、第１絶縁膜２１の上に形成され、ゲート電極ＷＧの上方にも延在している。スイッチング素子ＳＷのソース電極ＷＳ及びドレイン電極ＷＤは、ソース配線Ｓとともに第１絶縁膜２１の上に形成されている。ソース電極ＷＳ及びドレイン電極ＷＤは、それぞれ半導体層ＳＣにコンタクトしている。ソース電極ＷＳは、ソース配線Ｓに電気的に接続され、図示した例では、ソース配線Ｓと一体的に形成されている。ソース電極ＷＳ及びドレイン電極ＷＤは、ソース配線Ｓとともに第２絶縁膜２２によって覆われている。第２絶縁膜２２は、第１絶縁膜２１の上にも配置されている。これらの第１絶縁膜２１及び第２絶縁膜２２は、例えば、シリコン窒化物（ＳｉＮ）やシリコン酸化物（ＳｉＯ）などの無機系材料によって形成されている。第２絶縁膜２２及びスイッチング素子ＳＷは、第３絶縁膜２３によって覆われている。第３絶縁膜２３は、例えば、透明な樹脂材料によって形成されている。
画素電極ＰＥは、第３絶縁膜２３の上に形成されている。画素電極ＰＥは、第３絶縁膜２３を貫通するコンタクトホールを介してドレイン電極ＷＤにコンタクトしている。画素電極ＰＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成されている。画素電極ＰＥ及び第３絶縁膜２３は、第１配向膜ＡＬ１によって覆われている。
対向基板ＣＴは、ガラス基板やプラスチック基板などの光透過性を有する第２絶縁基板３０を用いて形成されている。対向基板ＣＴは、第２絶縁基板３０のアレイ基板ＡＲと対向する側に、遮光層３１、カラーフィルタ層３２、オーバーコート層３３、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。
遮光層３１は、アクティブエリアＡＣＴにおいて各画素ＰＸを区画するように形成され、アレイ基板ＡＲに形成されたスイッチング素子ＳＷやゲート配線Ｇ及びソース配線Ｓなどの各種配線部に対向している。遮光層３１は、例えば、黒色の樹脂材料やクロムなどの遮光性の金属材料によって形成されている。
カラーフィルタ層３２は、アクティブエリアＡＣＴにおいて遮光層３１によって区画された各画素ＰＸに配置されている。カラーフィルタ層３２の一部は、遮光層３１に重なっている。カラーフィルタ層３２は、赤色カラーフィルタ、緑色カラーフィルタ、青色カラーフィルタなどを含んでおり、それぞれ、赤色、緑色、青色にそれぞれ着色された樹脂材料によって形成されている。
オーバーコート層３３は、カラーフィルタ層３２を覆っている。オーバーコート層３３は、例えば、透明な樹脂材料によって形成されている。
共通電極ＣＥは、アクティブエリアＡＣＴにおいて、オーバーコート層３３のアレイ基板ＡＲと対向する側に形成されている。図示した例では、共通電極ＣＥは、液晶層ＬＱを介して各画素ＰＸの画素電極ＰＥと対向している。共通電極ＣＥは、例えば、ＩＴＯやＩＺＯなどの透明な導電材料によって形成されている。共通電極ＣＥは、第２配向膜ＡＬ２によって覆われている。
上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲと対向基板ＣＴとの間には、図示しないスペーサ（例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサ）が配置され、これにより、所定のセルギャップが形成される。液晶層ＬＱは、上述したセルギャップに保持されている。すなわち、液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に介在した液晶組成物によって構成されている。
図３は、アレイ基板ＡＲから対向基板ＣＴ側への給電構造を説明するための概略断面図である。なお、ここでは、シール材ＳＥが配置される周辺エリアＰＲＰの構成について説明する。
給電配線ＰＬは、第１絶縁基板２０の上に形成されている。なお、詳述しないが、給電配線ＰＬは、例えば、アクティブエリアＡＣＴを囲むようにアレイ基板ＡＲの最外周に沿って配置されている。給電配線ＰＬは、先に説明したゲート配線Ｇなどと同一の配線材料によって形成されている。給電配線ＰＬは、第１絶縁膜２１によって覆われている。第１絶縁膜２１及び第２絶縁膜２２には、給電配線ＰＬまで貫通したコンタクトホールＣＨ１が形成されている。
給電パッドＰＰは、アレイ基板ＡＲの対向基板ＣＴと対向する位置に形成され、給電配線ＰＬと電気的に接続されている。給電パッドＰＰは、共通電極ＣＥと電気的に接続されている。すなわち、給電パッドＰＰは、第３絶縁膜２３に形成されたコンタクトホールＣＨ２から露出した第２絶縁膜２２の上に形成され、コンタクトホールＣＨ１を介して、給電配線ＰＬにコンタクトしている。給電パッドＰＰは、先に説明した画素電極ＰＥと同一の導電材料によって形成されている。
共通電極ＣＥは、周辺エリアＰＲＰに延在している。すなわち、共通電極ＣＥは、アクティブエリアＡＣＴのみならず、シール材ＳＥが配置される位置を越えて給電パッドＰＰと対向する位置まで延在している。
シール材ＳＥは、給電パッドＰＰの上を通り、導電粒子ＣＭを含んでおり、アレイ基板ＡＲと対向基板ＣＴとを接着している。導電粒子ＣＭは、比較的低抵抗な球状の粒子であり、例えば金粒子である。給電パッドＰＰの上に位置する導電粒子ＣＭは、共通電極ＣＥにコンタクトし、給電パッドＰＰと共通電極ＣＥとを電気的に接続している。これにより、給電配線ＰＬに印加された電圧は、給電パッドＰＰ及び導電粒子ＣＭを介して共通電極ＣＥに給電される。
図４は、図１に示したアレイ基板ＡＲの実装部ＭＴの一部を拡大した平面図である。なお、図示した例は、駆動ＩＣチップ２及びＦＰＣ基板３を実装する前の実装部ＭＴを示している。
すなわち、基板端部ＡＲＥと基板端部ＣＴＥとの間の実装部ＭＴには、ＦＰＣ基板を実装するためのパッドＰＦ、駆動ＩＣチップを実装するための入力パッドＰＩ、出力パッドＰＯ及びダミーパッドＤＰが形成されている。パッドＰＦは、基板端部ＡＲＥの近傍において、第１方向Ｘに沿って並んでいる。入力パッドＰＩは、第１方向Ｘに沿って並んでいる。出力パッドＰＯは、第１方向Ｘに沿って並んでいる。ダミーパッドＤＰは、第１方向Ｘに沿って並んでおり、出力パッドＰＯと並んでいる。図示した例では、出力パッドＰＯ及びダミーパッドＤＰは、第１方向Ｘに２列に並んでおり、千鳥状に配列されている。
パッドＰＦは、接続配線ＣＷ１を介して入力パッドＰＩに接続されている。入力パッドＰＩ同士、例えばパッドＰＦと接続された入力パッドＰＩと、パッドＰＦと接続されていない入力パッドＰＩとは、接続配線ＣＷ２を介して接続されている。接続配線ＣＷ２は、入力パッドＰＩと出力パッドＰＯとの間に延出している。
出力パッドＰＯは、ゲート配線やソース配線などの信号配線ＭＷに接続されている。ダミーパッドＤＰは、出力パッドＰＯの配列が途切れている箇所に形成されており、いずれも信号配線ＭＷには接続されていない。図示した例では、左側の出力パッドＰＯに隣接する３つのダミーパッドＤＰＡはそれぞれフローティング状態のダミー配線ＤＷＡに接続され、右側の出力パッドＰＯに隣接する３つのダミーパッドＤＰＢはそれぞれフローティング状態のダミー配線ＤＷＢに接続されている。つまり、ダミー配線ＤＷＡ及びダミー配線ＤＷＢは、いずれも信号配線ＭＷから離間している。ダミー配線ＤＷＡとダミー配線ＤＷＢとの間には、フローティング状態のダミー配線ＤＷＣが形成されている。ダミー配線ＤＷＣは、ダミーパッドＤＰ及び信号配線ＭＷから離間している。なお、ダミーパッドＤＰＡとダミーパッドＤＰＢとの間に位置する他のダミーパッドＤＰについては、いずれの信号配線及びダミー配線にも接続されていない。
ダミー配線ＤＷＡよりもアクティブエリアＡＣＴ側には、さらに、フローティング状態のダミー配線ＤＷＤが形成されている。ダミー配線ＤＷＢよりもアクティブエリアＡＣＴ側には、さらに、フローティング状態のダミー配線ＤＷＥが形成されている。ダミー配線ＤＷＣよりもアクティブエリアＡＣＴ側には、さらに、フローティング状態のダミー配線ＤＷＦが形成されている。
信号配線ＭＷ、ダミー配線ＤＷＡ、ダミー配線ＤＷＢ、ダミー配線ＤＷＣ、ダミー配線ＤＷＤ、ダミー配線ＤＷＥ、ダミー配線ＤＷＦのそれぞれは、概ね第２方向Ｙに沿って延出している。
ダミー配線ＤＷＡの一部は、詳述しないが第１方向Ｘに延出した接続電極を介してダミー配線ＤＷＢに接続されている。同様に、ダミー配線ＤＷＤの一部は、詳述しないが第１方向Ｘに延出した接続電極を介してダミー配線ＤＷＥに接続されている。
以下に、図中の点線で囲んだ領域の詳細な構造について説明する。
図５は、図４に示した実装部ＭＴの楕円で囲んだ領域Ａを拡大した平面図である。
図示した例では、ダミー配線ＤＷＡとして、信号配線ＭＷに隣接する位置から順にダミー配線ＤＷＡ１、ＤＷＡ２、ＤＷＡ３が並んで配置されている。ダミー配線ＤＷＡ１は、信号配線ＭＷと平行あるいは第２方向Ｙに延出した主要部Ｍ１１、及び、主要部Ｍ１１に一体的に形成されるとともに主要部Ｍ１１から屈曲した屈曲部Ｂ１１を有している。屈曲部Ｂ１１は、第１方向Ｘに延出しており、主要部Ｍ１１に対して直角に屈曲している。同様に、ダミー配線ＤＷＡ２は、第２方向Ｙに延出した主要部Ｍ１２、及び、主要部Ｍ１２に一体的に形成されるとともに主要部Ｍ１２から屈曲し第１方向Ｘに延出した屈曲部Ｂ１２を有している。ダミー配線ＤＷＡ３は、第２方向Ｙに延出した主要部Ｍ１３、及び、主要部Ｍ１３に一体的に形成されるとともに主要部Ｍ１３から屈曲し第１方向Ｘに延出した屈曲部Ｂ１３を有している。
また、ダミー配線ＤＷＡは、島状電極及び接続電極を備えている。すなわち、ダミー配線ＤＷＡ１は、島状電極Ｅ１１及び接続電極Ｃ１１を備えている。図示した例では、ダミー配線ＤＷＡ１は、屈曲部Ｂ１１と同一直線上に位置する２つの島状電極Ｅ１１を備えている。つまり、２つの島状電極Ｅ１１は、屈曲部Ｂ１１の先端部から点在するように第１方向Ｘに並び、屈曲部Ｂ１１から離間している。接続電極Ｃ１１は、屈曲部Ｂ１１に電気的に接続されるとともに、第１方向Ｘに延出し、２つの島状電極Ｅ１１のそれぞれと電気的に接続され、屈曲部Ｂ１１と各島状電極Ｅ１１とを電気的に接続している。
ダミー配線ＤＷＡ２は、屈曲部Ｂ１２と同一直線上に位置する複数の島状電極Ｅ１２を備えている。つまり、各島状電極Ｅ１２は、屈曲部Ｂ１２の先端部から点在するように第１方向Ｘに並び、屈曲部Ｂ１２から離間している。接続電極Ｃ１２は、屈曲部Ｂ１２に電気的に接続されるとともに、第１方向Ｘに延出し、複数の島状電極Ｅ１２のそれぞれと電気的に接続され、屈曲部Ｂ１２と各島状電極Ｅ１２とを電気的に接続している。
ダミー配線ＤＷＡ３は、屈曲部Ｂ１３と同一直線上に位置する複数の島状電極Ｅ１３を備えている。つまり、各島状電極Ｅ１３は、屈曲部Ｂ１３の先端部から点在するように第１方向Ｘに並び、屈曲部Ｂ１３から離間している。接続電極Ｃ１３は、屈曲部Ｂ１３に電気的に接続されるとともに、第１方向Ｘに延出し、複数の島状電極Ｅ１３のそれぞれと電気的に接続され、屈曲部Ｂ１３と各島状電極Ｅ１３とを電気的に接続している。
これらの接続電極Ｃ１２及び接続電極Ｃ１３は、図４に示したように、ダミー配線ＤＷＡとはダミー配線ＤＷＣを挟んで反対側に位置するダミー配線ＤＷＢとも電気的に接続されている。つまり、接続電極Ｃ１２及び接続電極Ｃ１３は、一部のダミー配線ＤＷＡと一部のダミー配線ＤＷＣとを電気的に接続している。
複数のダミー配線ＤＷＣは、ダミー配線ＤＷＡ３に隣接する位置から順に第１方向Ｘに沿って並んで配置されている。各ダミー配線ＤＷＣは、信号配線ＭＷや主要部Ｍ１３と平行あるいは第２方向Ｙに延出した主要部Ｍ２０を有している。ダミー配線ＤＷＣのうち、ダミー配線ＤＷＡ３に最も近いダミー配線は屈曲部Ｂ１３と向かい合い、他のダミー配線はそれぞれ島状電極Ｅ１３と向かい合っている。
上記の構成において、ダミー配線ＤＷＡは、その延出方向と交差する方向に突出した突起を有している。また、ダミー配線ＤＷＣは、ダミー配線ＤＷＡの突起に対向する突起を有している。これらについて、図示した例を参照しながらより具体的に説明する。
ダミー配線ＤＷＡ３は、その屈曲部Ｂ１３の先端において、ダミー配線ＤＷＣに向かって第２方向Ｙに突出した突起ＢＣを有している。また、ダミー配線ＤＷＡ３は、各島状電極Ｅ１３において、それぞれダミー配線ＤＷＣに向かって第２方向Ｙに突出した突起ＥＣを有している。
ダミー配線ＤＷＣのそれぞれは、主要部Ｍ２０の先端において、ダミー配線ＤＷＡに向かって第２方向Ｙに突出した突起ＭＣを有している。すなわち、ダミー配線ＤＷＣのうち、ダミー配線ＤＷＡ３に最も近いダミー配線は、その先端に、屈曲部Ｂ１３の突起ＢＣと対向する突起ＭＣを有している。また、ダミー配線ＤＷＣのうち、他のダミー配線は、それぞれの先端に、各島状電極Ｅ１３の突起ＥＣと対向する突起ＭＣを有している。
一方で、ダミー配線ＤＷＡ３は、その接続電極Ｃ１３において、屈曲部Ｂ１３の突起ＢＣ及び島状電極Ｅ１３の突起ＥＣとは反対側に突起ＣＣを有している。
また、ダミー配線ＤＷＡ２は、その接続電極Ｃ１２において、その延出方向である第１方向Ｘに直交する第２方向Ｙにそれぞれ突出した突起ＣＣを有している。すなわち、接続電極Ｃ１２は、接続電極Ｃ１１と接続電極Ｃ１３との間に位置している。接続電極Ｃ１２のエッジは第１方向Ｘに沿って延出している。接続電極Ｃ１２の突起ＣＣは、一方のエッジから接続電極Ｃ１１に向かって突出し、また、他方のエッジから接続電極Ｃ１３に向かって突出している。同様に、ダミー配線ＤＷＡ１は、その接続電極Ｃ１１において、両側のエッジから第２方向Ｙにそれぞれ突出した突起ＣＣを有している。
ダミー配線ＤＷＤはダミー配線ＤＷＡと同様に構成されており、また、ダミー配線ＤＷＦはダミー配線ＤＷＣと同様に構成されている。
ダミー配線ＤＷＤ１は、主要部Ｍ１１と同一直線上に延出した主要部Ｍ３１、屈曲部Ｂ１１と並んだ屈曲部Ｂ３１、島状電極Ｅ３１、及び、接続電極Ｃ３１を有している。ダミー配線ＤＷＤ２は、主要部Ｍ１２と同一直線上に延出した主要部Ｍ３２、屈曲部Ｂ３２、島状電極Ｅ３２、及び、接続電極Ｃ３２を有している。ダミー配線ＤＷＤ３は、主要部Ｍ１３と同一直線上に延出した主要部Ｍ３３、屈曲部Ｂ３３、島状電極Ｅ３３、及び、接続電極Ｃ３３を有している。
屈曲部Ｂ３３には、ダミー配線ＤＷＦの主要部Ｍ４０の先端に形成された突起ＭＣと対向する突起ＢＣが形成されている。島状電極Ｅ３３には、主要部Ｍ４０の突起ＭＣと対向する突起ＥＣが形成されている。接続電極Ｃ３３には、接続電極Ｃ３２と対向する突起ＣＣが形成されている。接続電極Ｃ３２の両側のエッジには、第２方向Ｙにそれぞれ突出した突起ＣＣが形成されている。接続電極Ｃ３１の両側のエッジには、第２方向Ｙにそれぞれ突出した突起ＣＣが形成されている。接続電極Ｃ３１の一方のエッジに形成された突起ＣＣは、隣接する接続電極Ｃ１１の一方のエッジに形成された突起と対向している。
なお、図示した例では、いずれの突起も三角形状に形成され、１つの頂角を有するように形成されているが、突起の形状については図示した例に限らない。
図６は、図５に示した実装部ＭＴをＡ−Ｂ線で切断した断面図である。
第１絶縁基板２０の上には、図中の左側から順に、ダミー配線ＤＷＣの主要部Ｍ２０、ダミー配線ＤＷＡ３の屈曲部Ｂ１３、ダミー配線ＤＷＡ２の屈曲部Ｂ１２、ダミー配線ＤＷＡ１の屈曲部Ｂ１１、及び、２つの島状電極Ｅ１１が並んでいる。主要部Ｍ２０の突起ＭＣは、屈曲部Ｂ１３の突起ＢＣと間隔をおいて対向している。
これらの主要部Ｍ２０、屈曲部Ｂ１３、屈曲部Ｂ１２、屈曲部Ｂ１１、及び、島状電極Ｅ１１は、いずれも上記のゲート配線などと同一層に形成されており、ゲート配線などと同一材料によって形成されている。
第３絶縁膜２３の上には、図中の左側から順に、接続電極Ｃ１３、接続電極Ｃ１２、及び、接続電極Ｃ１２が並んでいる。接続電極Ｃ１３は、第１絶縁膜２１、第２絶縁膜２２、及び、第３絶縁膜２３を屈曲部Ｂ１３まで貫通するコンタクトホールを介して屈曲部Ｂ１３にコンタクトしている。同様に、接続電極Ｃ１２は、コンタクトホールを介して屈曲部Ｂ１２にコンタクトしている。また、接続電極Ｃ１１は、屈曲部Ｂ１１まで貫通したコンタクトホールを介して屈曲部Ｂ１１にコンタクトするとともに、各島状電極Ｅ１１まで貫通したコンタクトホールを介して島状電極Ｅ１１にコンタクトしている。接続電極Ｃ１３の突起ＣＣは接続電極Ｃ１２の突起ＣＣと間隔をおいて対向し、接続電極Ｃ１２の突起ＣＣは接続電極Ｃ１１の突起ＣＣと間隔をおいて対向している。
これらの接続電極Ｃ１１、接続電極Ｃ１２、及び、接続電極Ｃ１３は、第３絶縁膜２３が除去された領域に配置され、いずれも画素電極と同一材料によって形成されている。また、図３に示した例と同様に、シール材ＳＥには、接続電極Ｃ１１、接続電極Ｃ１２、及び、接続電極Ｃ１３の上にそれぞれ位置する導電粒子ＣＭが含まれている。このような導電粒子ＣＭは、共通電極ＣＥにコンタクトし、各接続電極と共通電極ＣＥとを電気的に接続している。
このような本実施形態によれば、信号供給源を実装する前の段階で、アレイ基板ＡＲの基板端部ＡＲＥ付近に位置するパッドＰＦに飛び込んだ静電気による、信号配線ＭＷや、信号配線に接続された回路、スイッチング素子の破損を抑制することが可能となる。すなわち、パッドＰＦに飛び込んだ静電気については、パッドＰＦと入力パッドＰＩとの間に位置する接続配線ＣＷ１を介して入力パッドＰＩに到達し、入力パッドＰＩと出力パッドＰＯとの間に位置する接続配線ＣＷ２を介して出力パッドＰＯに到達し、信号配線ＭＷに流れ込むパスが形成され得る。特に、出力パッドＰＯが途切れている部分においては、端部付近に位置する出力パッドＰＯに静電気が流れ込みやすい。このような出力パッドＰＯに流れ込んだ静電気は、隣接する信号配線のショートを発生させたり、信号配線に接続された各種回路やスイッチング素子などにダメージを与えたりする虞がある。
本実施形態においては、出力パッドＰＯが途切れている部分にダミーパッドＤＰを配置し、しかも、出力パッドＰＯに隣接するダミーパッドＤＰには、フローティング状態のダミー配線ＤＷＡなどが接続されている。また、ダミー配線ＤＷＡの隣接する位置には、フローティング状態のダミー配線ＤＷＣが配置されている。ダミー配線ＤＷＣには突起ＭＣが形成されている一方で、ダミー配線ＤＷＡには突起ＢＣ及び突起ＥＣが形成されている。突起ＭＣは、同一層に形成された突起ＢＣ及び突起ＥＣに対向している。
このため、接続配線ＣＷ２から出力パッドＰＯに向かう静電気をダミーパッドＤＰに誘導することが可能となる。ダミーパッドＤＰに流れ込んだ静電気は、ダミー配線ＤＷＡを流れ、互いに向かい合う突起を介してダミー配線ＤＷＣに向けて放電可能となる。つまり、ダミーパッドＤＰに流れ込んだ静電気をアクティブエリアＡＣＴとは反対側のダミー配線ＤＷＣに誘導することが可能となるため、アクティブエリアＡＣＴに向かって延出する信号配線に静電気が流れ込むことを抑制することが可能となる。
また、ダミー配線ＤＷＡを流れた静電気は、コンタクトホールを介してコンタクトした接続電極に流れ込むことで一部が消費され、また、接続電極がコンタクトホールを介してコンタクトした島状電極にも流れ込むことでさらに一部が消費され、加えて、隣接する接続電極同士が互いに向かい合う突起を有しているため、接続電極の突起を介して放電可能となる。このため、アレイ基板ＡＲに侵入した静電気の消費が促進され、静電気放電に起因した信号配線のショートや、各種回路、スイッチング素子の破損を抑制することが可能となる。
本実施形態では、接続電極はＩＴＯ等の透明電極で形成されるが、ＩＴＯはソース配線等に使用される金属材料と比較して電気抵抗が高いため、ＩＴＯのみで形成された接続電極では局所的に静電気が集中し効果的に静電気を消費できない虞がある。しかしながら、第１方向に飛び飛びに配置した複数の島状電極は、電気抵抗が低い金属材料を用いて形成されるため、これらの島状電極に接続電極をコンタクトすることにより、接続電極全体の電気抵抗を下げることが可能となる。すなわち、接続電極を散在する複数の島状電極に適度にコンタクトさせることにより接続電極部分の電気抵抗を調整することが可能となる。これにより、ＩＴＯ単独で接続電極を配置する場合と比較して本実施形態の接続電極部分では、静電気を効果的に放電し消費できる。したがって、アレイ基板上の信号配線のショート、各種回路、スイッチング素子の破損を抑制できる。
また、シール材ＳＥに導電粒子ＣＭは、それぞれの接続電極及び共通電極ＣＥにコンタクトし、両者を電気的に接続している。このため、ダミー配線ＤＷＡから接続電極に侵入した静電気は、導電粒子ＣＭを介して共通電極ＣＥに拡散される。このため、アレイ基板ＡＲに侵入した静電気の拡散が抑制され、静電気放電に起因した信号配線のショートや、各種回路、スイッチング素子の破損を抑制することが可能となる。
したがって、製造歩留まりの低下を抑制することが可能となる。
以上説明したように、本実施形態によれば、静電気に起因した配線や回路の破壊といった静電気不良を抑制することが可能となる。したがって、製造歩留まりの低下を抑制することが可能な平面表示装置を提供することができる。
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
上記の実施形態では、平面表示装置の一例として、液晶表示装置について説明したが、有機エレクトロルミネッセンス表示装置などの他の平面表示装置についても本実施形態で説明したアレイ基板ＡＲを適用可能である。
ＰＮＬ…表示パネル
ＡＲ…アレイ基板 ＭＴ…実装部 ＰＥ…画素電極 ＣＥ…共通電極
ＰＬ…給電配線 ＰＰ…給電パッド
ＰＦ…パッド ＰＩ…入力パッド ＰＯ…出力パッド
ＤＰ…ダミーパッド ＤＰＡ…ダミーパッド ＤＰＢ…ダミーパッド
ＭＷ…信号配線
ＤＷＡ…ダミー配線 ＤＷＢ…ダミー配線 ＤＷＣ…ダミー配線
ＤＷＤ…ダミー配線 ＤＷＥ…ダミー配線 ＤＷＦ…ダミー配線

Claims (6)

  1. アクティブエリアに画像を表示するのに必要な信号が信号供給源から供給される出力パッドと、前記出力パッドと並んだダミーパッドと、前記出力パッドに接続された信号配線と、前記信号配線に接続されたスイッチング素子と、前記アクティブエリアにおいて前記スイッチング素子に接続された画素電極と、前記ダミーパッドに接続され前記信号配線から離間した第１ダミー配線であって延出方向と交差する方向に突出した第１突起を有する第１ダミー配線と、前記ダミーパッド及び前記信号配線から離間し前記第１突起に対向する第２突起を有する第２ダミー配線と、を備えた第１基板と、
    前記第１基板に対向配置された第２基板と、
    を備えた平面表示装置。
  2. 前記第１ダミー配線は、前記信号配線と平行に延出した第１主要部と、前記第１主要部から屈曲した屈曲部と、前記屈曲部と同一直線上に位置し前記屈曲部から離間した島状電極と、前記屈曲部及び前記島状電極に電気的に接続された接続電極と、を有し、前記第１突起が前記屈曲部、前記島状電極、及び、前記接続電極の少なくとも１つに形成され、
    前記第２ダミー配線は、前記第１主要部と平行に延出した第２主要部を有し、前記第２突起が前記第２主要部の先端に形成された、請求項１に記載の平面表示装置。
  3. 前記第１ダミー配線において、前記屈曲部及び前記島状電極は第１突起を有し、前記接続電極は前記第２突起とは反対側に第３突起を有する、請求項２に記載の平面表示装置。
  4. 前記接続電極は、前記画素電極と同一材料によって形成された、請求項２または３に記載の平面表示装置。
  5. 前記第１基板は、さらに、給電配線と、前記給電配線と電気的に接続された給電パッドと、を備え、
    前記第２基板は、さらに、前記第１基板と向かい合う側に形成され前記給電パッドと対向する位置まで延在した共通電極を備え、
    さらに、前記給電パッド上を通り前記アクティブエリアを囲む枠状に形成され前記第１基板と前記第２基板とを接着するとともに導電粒子を含み前記給電パッドと前記共通電極とを電気的に接続するシール材を備えた、請求項１乃至４のいずれか１項に記載の平面表示装置。
  6. 前記導電粒子は、前記接続配線にコンタクトしている、請求項５に記載の平面表示装置。
JP2013094505A 2013-04-26 2013-04-26 平面表示装置 Active JP6130721B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2013094505A JP6130721B2 (ja) 2013-04-26 2013-04-26 平面表示装置
US14/231,991 US9236424B2 (en) 2013-04-26 2014-04-01 Flat-panel display device
CN201410165485.XA CN104122687B (zh) 2013-04-26 2014-04-23 平面显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013094505A JP6130721B2 (ja) 2013-04-26 2013-04-26 平面表示装置

Publications (3)

Publication Number Publication Date
JP2014215545A true JP2014215545A (ja) 2014-11-17
JP2014215545A5 JP2014215545A5 (ja) 2016-02-12
JP6130721B2 JP6130721B2 (ja) 2017-05-17

Family

ID=51768162

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013094505A Active JP6130721B2 (ja) 2013-04-26 2013-04-26 平面表示装置

Country Status (3)

Country Link
US (1) US9236424B2 (ja)
JP (1) JP6130721B2 (ja)
CN (1) CN104122687B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018151633A (ja) * 2017-03-14 2018-09-27 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． 表示装置

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10180700B2 (en) 2013-07-01 2019-01-15 Lg Display Co., Ltd. Display device
CN105633114A (zh) * 2014-11-20 2016-06-01 群创光电股份有限公司 显示面板及包含其的显示设备
JP6378154B2 (ja) * 2015-10-08 2018-08-22 双葉電子工業株式会社 有機ｅｌ表示装置
CN105243981B (zh) * 2015-11-06 2018-04-20 京东方科技集团股份有限公司 显示面板和显示装置
JP6539214B2 (ja) * 2016-01-19 2019-07-03 株式会社ジャパンディスプレイ センサ付き表示装置
KR102692576B1 (ko) * 2016-07-20 2024-08-07 삼성디스플레이 주식회사 디스플레이 장치
CN109643688B (zh) * 2016-08-01 2023-01-06 株式会社索思未来 半导体集成电路装置
CN107785340A (zh) * 2016-08-24 2018-03-09 上海和辉光电有限公司 一种球栅阵列封装结构
KR102567483B1 (ko) * 2016-09-09 2023-08-16 삼성디스플레이 주식회사 표시 장치
CN110148592B (zh) * 2019-05-21 2020-12-11 上海天马有机发光显示技术有限公司 一种显示面板、包含其的显示装置
KR20210130333A (ko) * 2020-04-21 2021-11-01 삼성디스플레이 주식회사 표시장치 및 그 검사방법
KR20210155444A (ko) 2020-06-15 2021-12-23 삼성디스플레이 주식회사 디스플레이 장치
CN112965305B (zh) * 2020-07-08 2023-11-17 友达光电股份有限公司 显示面板
CN114930237A (zh) * 2020-10-22 2022-08-19 京东方科技集团股份有限公司 显示面板和显示设备
KR20230044047A (ko) * 2021-09-24 2023-04-03 삼성디스플레이 주식회사 표시 장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08234227A (ja) * 1994-12-21 1996-09-13 Toshiba Corp 表示装置およびその製造方法
JPH10509533A (ja) * 1995-09-11 1998-09-14 フラット パネル ディスプレイ カンパニー ベスローテン フェンノートシャップ エフペーデー 液晶表示装置
JPH11142874A (ja) * 1997-11-05 1999-05-28 Seiko Epson Corp 液晶表示装置
JP2004233842A (ja) * 2003-01-31 2004-08-19 Optrex Corp 液晶表示パネル
JP2006126618A (ja) * 2004-10-29 2006-05-18 Toshiba Matsushita Display Technology Co Ltd 表示装置
JP2006126621A (ja) * 2004-10-29 2006-05-18 Toshiba Matsushita Display Technology Co Ltd 表示装置
JP2011071507A (ja) * 2009-09-25 2011-04-07 Silicon Works Co Ltd ドライバー集積回路チップのパッド配置構造

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5677745A (en) 1994-12-21 1997-10-14 Kabushiki Kaisha Toshiba LCD with electrostatic discharge projections
US6922226B2 (en) * 1999-12-31 2005-07-26 Lg. Philips Lcd Co. Ltd. Liquid crystal display device implementing improved electrical lines and the fabricating method
TW200638143A (en) 2004-10-29 2006-11-01 Toshiba Matsushita Display Tec Display device
JP2006227290A (ja) 2005-02-17 2006-08-31 Toshiba Matsushita Display Technology Co Ltd 表示装置
KR101137869B1 (ko) * 2005-06-30 2012-04-23 엘지디스플레이 주식회사 액정표시소자
KR20080039699A (ko) * 2006-11-01 2008-05-07 삼성전자주식회사 회로 기판 및 이를 포함 하는 표시 장치
KR20080060442A (ko) * 2006-12-27 2008-07-02 엘지디스플레이 주식회사 액정표시장치와 그 제조방법
TWI339434B (en) * 2007-06-29 2011-03-21 Chimei Innolux Corp Display panel and electric apparatus with esd protection effect
KR101502118B1 (ko) * 2010-11-01 2015-03-12 삼성디스플레이 주식회사 표시 장치

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08234227A (ja) * 1994-12-21 1996-09-13 Toshiba Corp 表示装置およびその製造方法
JPH10509533A (ja) * 1995-09-11 1998-09-14 フラット パネル ディスプレイ カンパニー ベスローテン フェンノートシャップ エフペーデー 液晶表示装置
JPH11142874A (ja) * 1997-11-05 1999-05-28 Seiko Epson Corp 液晶表示装置
JP2004233842A (ja) * 2003-01-31 2004-08-19 Optrex Corp 液晶表示パネル
JP2006126618A (ja) * 2004-10-29 2006-05-18 Toshiba Matsushita Display Technology Co Ltd 表示装置
JP2006126621A (ja) * 2004-10-29 2006-05-18 Toshiba Matsushita Display Technology Co Ltd 表示装置
JP2011071507A (ja) * 2009-09-25 2011-04-07 Silicon Works Co Ltd ドライバー集積回路チップのパッド配置構造

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018151633A (ja) * 2017-03-14 2018-09-27 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． 表示装置
US11360621B2 (en) 2017-03-14 2022-06-14 Samsung Display Co., Ltd. Display apparatus
JP7146421B2 (ja) 2017-03-14 2022-10-04 三星ディスプレイ株式會社 表示装置
US11720213B2 (en) 2017-03-14 2023-08-08 Samsung Display Co., Ltd. Display apparatus
US11995277B2 (en) 2017-03-14 2024-05-28 Samsung Display Co., Ltd. Display apparatus

Also Published As

Publication number Publication date
US20140319528A1 (en) 2014-10-30
JP6130721B2 (ja) 2017-05-17
CN104122687B (zh) 2017-01-18
US9236424B2 (en) 2016-01-12
CN104122687A (zh) 2014-10-29

Similar Documents

Publication Publication Date Title
JP6130721B2 (ja) 平面表示装置
US7956945B2 (en) Array substrate for liquid crystal display device
US10134906B2 (en) Display device
JP5520899B2 (ja) 液晶表示装置
US8692253B2 (en) Flat panel display
US9360718B2 (en) Liquid crystal display panel
US10216050B2 (en) Liquid crystal display device
JP2015084017A (ja) 液晶表示装置
JP6209434B2 (ja) 配線基板及び表示装置
US11126025B2 (en) In-cell touch panel
JP2017111396A (ja) 表示装置
JP2017015923A (ja) 液晶表示装置
JP2016206342A (ja) 表示装置
JP2015011179A (ja) 液晶表示装置
JP2013218237A (ja) 液晶表示装置
US9360720B2 (en) Liquid crystal display device
JP2011022182A (ja) 横電界方式の液晶表示装置
KR101366916B1 (ko) 액정표시장치
JP2011002609A (ja) 横電界方式の液晶表示装置
JP4986307B2 (ja) 液晶表示装置
JP5800070B2 (ja) アレイ基板、および液晶表示装置
KR20150002231A (ko) 액정 디스플레이 장치
JP2012226368A (ja) 液晶表示装置
JP2011002608A (ja) 横電界方式の液晶表示装置
JP2015022172A (ja) 液晶表示装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151217

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151217

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161011

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161025

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161212

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170404

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170414

R150 Certificate of patent or registration of utility model

Ref document number: 6130721

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250