JP2014204230A - 半導体集積回路及び半導体集積回路の電源制御方法 - Google Patents

Abstract

【課題】クロック信号に同期したＩＲドロップを軽減する機能を備えた半導体集積回路を提供する。【解決手段】半導体集積回路は、第１の電源を供給されクロック信号に同期して動作するデジタル回路５と、クロック信号に同期して第２の電源からデジタル回路５に電荷を供給する電荷供給回路１３とを含む。さらに、第１の電源をデジタル回路５に供給すると共に第２の電源からの電荷をデジタル回路に供給する電源線と、クロック信号に同期して第２の電源からデジタル回路５に所望の電流量の電流を所望の帰還供給し、所望の電流量及び所望の期間の長さは電源線の電圧の変動の検出結果に基づいて調整される電荷供給回路１３を備える。【選択図】図１

Description

本願開示は、半導体集積回路及び半導体集積回路の電源制御方法に関する。

近年はＬＳＩ（大規模集積回路）の多機能化に伴い、アナログ回路とデジタル回路との両方を搭載した、ミックスドシグナルＬＳＩが増えてきている。デジタル回路では、多く回路部分がクロック信号に同期して動作するため、大規模な回路ではクロックの遷移タイミングで大電流が消費され、電源電圧や接地電圧にＩＲドロップが発生する。このＩＲドロップはクロック周波数に同期した高い周波数成分を含み、ＬＳＩ内部の電源バイパスコンデンサ等では十分に軽減することができない。ＩＲドロップは、アナログ回路の特性やデジタル回路のタイミングマージン等に悪影響を与える。

ＩＲドロップ補正技術として、デジタル回路内に配線された複数のクロック信号線においてそれぞれ異なるスキューを持たせる手法がある。この手法では、クロック信号に同期した電流消費のピークがスキューにより分散され、ＩＲドロップの最悪値を改善することができる。しかしながら、ＩＲドロップにより電源電圧が降下することに変わりはなく、アナログ特性やタイミングマージンを大幅に改善することはできない。

またデジタル回路内のロジック回路の動作又は非動作を制御するイネーブル信号に着目し、電源回路からの電流供給量をイネーブル信号に応じて調整することにより、ＩＲドロップを改善する手法もある。この手法により、ロジック回路の動作開始時や動作終了時の大きな電源電圧変動を安定化することは可能になるが、クロック周波数に同期した高周波成分を含むＩＲドロップには対応することができない。

特開平６−８４３５７号公報 特開平１１−２１９５８６号公報

以上を鑑みると、クロック信号に同期したＩＲドロップを軽減する機能を備えた半導体集積回路が望まれる。

半導体集積回路は、第１の電源を供給されクロック信号に同期して動作するデジタル回路と、前記クロック信号に同期して第２の電源から前記デジタル回路に電荷を供給する電荷供給回路とを含むことを特徴とする。

少なくとも１つの実施例によれば、クロック信号に同期したＩＲドロップを軽減する機能を備えた半導体集積回路を提供できる。

半導体集積回路の構成の一例を示す図である。 電荷供給回路からの電荷供給によるＩＲドロップの削減の様子を示す図である。 パルス生成回路によるパルス幅調整を説明するための図である。 電流量調整回路による電流量調整を説明するための図である。 電荷供給回路の構成の一例を示す図である。 平均電圧モニタ回路の構成の一例を示す図である。 平均電圧モニタ回路の構成の別の一例を示す図である。 ピーク電圧モニタ回路の上側ピーク検出部分の構成の一例を示す図である。 パルス生成回路一部であるパルス幅設定回路の構成の一例を示す図である。 パルス生成回路の一部であるパルス信号生成回路の構成の一例を示す図である。 図１０のパルス信号生成回路の各信号の波形を示す図である。 電流量調整回路の一部である中間電圧生成回路の構成の一例を示す図である。 電流量調整回路の一部である電流コード生成回路の構成の一例を示す図である。 図１に示す電源電圧モニタ回路、パルス生成回路、電流量調整回路、電荷供給回路、及びタイミング生成回路を配置する位置の一例を示す図である。 図１に示す半導体集積回路のＩＲドロップ削減効果を調べるためのシミュレーションにおいて用いたＬＳＩ回路の構成図である。 図１５の半導体集積回路の動作をシミュレーションした結果を示す図である。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図１は、半導体集積回路の構成の一例を示す図である。図１に示す半導体集積回路は、電源電圧モニタ回路１０、パルス生成回路１１、電流量調整回路１２、電荷供給回路１３、タイミング生成回路１４、第１の電源線１５、第２の電源線１６、デジタル回路５、及びアナログ回路６を含む。図１に示す半導体集積回路は、デジタル回路とアナログ回路とが同一の半導体基板上に混載されたものである。なお図１及び以降の同様の図において、各ボックスで示される各回路ブロックと他の回路ブロックとの境界は、基本的には機能的な境界を示すものであり、物理的な位置の分離、電気的な信号の分離、制御論理的な分離等に対応するとは限らない。各回路ブロックは、他のブロックと物理的にある程度分離された１つのハードウェアモジュールであってもよいし、或いは他のブロックと物理的に一体となったハードウェアモジュール中の１つの機能を示したものであってもよい。

デジタル回路５は、第１の電源線１５から第１の電源（例えば電源電圧１Ｖ）を供給され、クロック信号に同期して動作する。デジタル回路５では、多く回路部分がクロック信号に同期して動作するため、クロックの遷移タイミングで大電流が消費され、第１の電源のみを用いたのでは、電源電圧（第１の電源線１５での電圧）や接地電圧にＩＲドロップが発生する。このＩＲドロップは、アナログ回路６の特性やデジタル回路５のタイミングマージン等に悪影響を与え、回路の誤動作の原因となる。なおアナログ回路６は、デジタル回路５と同一の基板上に設けられており、デジタル回路５に起因する電源電圧や接地電圧の変動の影響を受ける。

上記のＩＲドロップを軽減するために、電荷供給回路１３は、クロック信号に同期して第２の電源線１６を介して第２の電源（例えば電源電圧３Ｖ）からデジタル回路５に電荷を供給する。具体的には、電荷供給回路１３は、クロック信号に同期して第２の電源からデジタル回路５に所望の電流量の電流を所望の期間供給する。なお第１の電源の電圧よりも、第２の電源の電圧が高くてよい。より具体的には、電荷供給回路１３における電圧降下分を考慮して、第２の電源から第１の電源線１５に印加できる電圧が、少なくとも第１の電源の電圧と等しいかそれ以上であることが好ましい。

前述のように、クロック信号に同期してデジタル回路５が電流を消費することにより、第１の電源線１５にＩＲドロップが発生し、デジタル回路５への第１の電源からの印加電圧が低下してしまう。このため、デジタル回路５の内部で本来ＨＩＧＨレベルに引き上げられるはずの信号線において、電荷が不足してＨＩＧＨレベルまで十分に迅速に電圧が立ち上がらない。そこで、この電流消費のタイミングと同一のタイミングで、第２の電源から電荷供給回路１３を介して電流をデジタル回路５に供給することで、デジタル回路５内部で不足となる電荷を補充する。言葉を換えて言えば、ＩＲドロップにより第１の電源線１５の電圧が低下するタイミングで、第２の電源を第１の電源線１５に接続することにより、第１の電源線１５の電圧を上昇させる。これにより、第１の電源線１５の電圧が理想的には所望の電圧値（１Ｖ）に戻り、デジタル回路５のタイミングマージンへの影響をなくすことができる。またアナログ回路６の特性への影響を無くすことができる。

第１の電源線１５は、第１の電源をデジタル回路５に供給すると共に、第２の電源からの電荷をデジタル回路５に供給する電源線である。前述のように、電荷供給回路１３は、クロック信号に同期して第２の電源からデジタル回路５に所望の電流量の電流を所望の期間供給するが、この所望の電流量及び所望の期間の長さは、第１の電源線１５の電圧の変動の検出結果に基づいて調整される。

電源電圧モニタ回路１０は、第１の電源線１５の電圧の変動を検出した検出結果を出力する。電流量調整回路１２は、電源電圧モニタ回路１０の出力する検出結果に応じて信号値が変化する信号を生成する。この信号は、例えばデジタル的に信号値を表現するコード信号であってよい。パルス生成回路１１は、電源電圧モニタ回路１０の出力する検出結果に応じてパルス幅が変化するパルスをクロック信号に同期して生成する。タイミング生成回路１４は、パルス生成回路１１と電流量調整回路１２とがそれぞれの動作をするために用いるタイミング信号をクロック信号に基づいて生成し、生成したタイミング信号をパルス生成回路１１と電流量調整回路１２とに供給する。

電荷供給回路１３は、電流量調整回路１２からの信号とパルス生成回路１１からのパルスとに基づいて、上記信号値に応じた所望の電流量の電流を、上記パルス幅に応じた所望の期間、第２の電源からデジタル回路５に供給する。これにより、デジタル回路５の電流消費によるＩＲドロップの期間と同一の期間、デジタル回路５の電流消費によるＩＲドロップで不足する電荷量に相当する量の電荷を、デジタル回路５に供給することができる。

電源電圧モニタ回路１０は、平均電圧モニタ回路１０Ａとピーク電圧モニタ回路１０Ｂとを含む。平均電圧モニタ回路１０Ａは、第１の電源線１５の電圧の平均電圧を検出し、検出した電圧を検出結果として出力する。ピーク電圧モニタ回路１０Ｂは、第１の電源線１５の電圧の上側ピーク電圧と第１の電源線１５の電圧の下側ピーク電圧とを検出し、検出した電圧を検出結果として出力する。

図２は、電荷供給回路１３からの電荷供給によるＩＲドロップの削減の様子を示す図である。図２において、横軸は時間を示し、縦軸は電圧を示す。図２（ａ）は電源電圧（第１の電源線１５の電圧）を示し、図２（ｂ）はパルス生成回路１１の出力するパルスを示し、図２（ｃ）はクロック信号を示す。第１の電源線１５の電圧波形２１は、電荷供給回路１３による電荷供給がない場合のＩＲドロップ波形を示す。図２（ａ）及び図２（ｃ）に示されるように、このＩＲドロップは、クロック信号の各パルスの立ち上がりの直後に発生する。

図２（ｂ）に示すパルス信号においては、ＬＯＷ期間が着目パルス期間となる。即ち、パルス生成回路１１が生成するＬＯＷパルスのパルス幅が、電荷供給回路１３の電荷供給期間（電流供給期間）となる。図２（ａ）に示す電圧波形２２は、パルス生成回路１１の生成するＬＯＷパルスの期間、電荷供給回路１３が供給する電荷により第１の電源線１５の電圧が上昇する分を示したものである。更に、電圧波形２３は、電圧波形２１と電圧波形２２とを加算したものであり、電荷供給回路１３による電荷供給によりＩＲドロップが軽減された後の第１の電源線１５の電圧を示す。このように、電荷供給回路１３による電荷供給により、ＩＲドロップを削減することができる。

図３は、パルス生成回路１１によるパルス幅調整を説明するための図である。パルス生成回路１１によりパルス幅調整することにより、電荷供給回路１３による電荷供給期間（電流供給期間）を調整することができる。図３（ａ）乃至（ｃ）において、横軸は時間、縦軸は電圧を示し、各波形は第１の電源線１５の電圧波形を示す。

図３（ａ）において、電圧波形３１は、電荷供給回路１３による電荷供給がない場合のＩＲドロップ波形を示す。電圧波形３２は、パルス生成回路１１の生成するＬＯＷパルスの期間、電荷供給回路１３が供給する電荷により第１の電源線１５の電圧が上昇する分を示す。更に、電圧波形３３は、電圧波形３１と電圧波形３２とを加算したものであり、電荷供給回路１３による電荷供給後の第１の電源線１５の電圧を示す。図３（ａ）に示す状態では、電荷供給回路１３の電荷供給期間（パルス生成回路１１のＬＯＷパルスの期間）が短すぎるため、ＩＲドロップの電圧降下量に等しい振幅のパルス（負のパルス）が、ＩＲドロップの後半部分において残ってしまっている。この場合、第１の電源線１５の上側ピーク電圧と平均電圧とを検出すると、上側ピーク電圧が平均電圧より若干高くなっている。

図３（ｃ）において、電圧波形３７は、電荷供給回路１３による電荷供給がない場合のＩＲドロップ波形を示す。電圧波形３８は、パルス生成回路１１の生成するＬＯＷパルスの期間、電荷供給回路１３が供給する電荷により第１の電源線１５の電圧が上昇する分を示す。更に、電圧波形３９は、電圧波形３７と電圧波形３８とを加算したものであり、電荷供給回路１３による電荷供給後の第１の電源線１５の電圧を示す。図３（ｃ）に示す状態では、電荷供給回路１３の電荷供給期間（パルス生成回路１１のＬＯＷパルスの期間）が長すぎるため、電荷供給による電圧上昇量に等しい振幅のパルス（正のパルス）が、ＩＲドロップの終了後に現れてしまう。この場合、第１の電源線１５の上側ピーク電圧と平均電圧とを検出すると、上側ピーク電圧が平均電圧よりも十分に高くなっている。

図３（ｂ）において、電圧波形３４は、電荷供給回路１３による電荷供給がない場合のＩＲドロップ波形を示す。電圧波形３５は、パルス生成回路１１の生成するＬＯＷパルスの期間、電荷供給回路１３が供給する電荷により第１の電源線１５の電圧が上昇する分を示す。更に、電圧波形３６は、電圧波形３４と電圧波形３５とを加算したものであり、電荷供給回路１３による電荷供給後の第１の電源線１５の電圧を示す。図３（ｂ）に示す状態では、電荷供給回路１３の電荷供給期間（パルス生成回路１１のＬＯＷパルスの期間）がＩＲドロップの期間と略同一であり、電荷供給による電圧上昇量に等しい振幅のパルス（正のパルス）が、ＩＲドロップの終了後に現れてしまう。この場合、第１の電源線１５の上側ピーク電圧と平均電圧とを検出すると、上側ピーク電圧と平均電圧との差は殆どなくなっている。

上記のように、電荷供給期間が短すぎる場合、長すぎる場合、及び丁度よい場合の各場合において、上側ピーク電圧と平均電圧との差が異なっている。従って、図１に示すパルス生成回路１１が、上側ピーク電圧と平均電圧との差に応じてパルスのパルス幅を変化させることにより、適切な電荷供給期間を実現することができる。具体的には、平均電圧に適度のマージンΔＶを加えた電圧よりも上側ピーク電圧が高い場合に、パルス幅を減少させ、それ以外の場合にはパルス幅を増加させるようなパルス幅調整を行えばよい。

図４は、電流量調整回路１２による電流量調整を説明するための図である。電流量調整回路１２により電流量調整することにより、電荷供給回路１３による電荷供給量（電流供給量）を調整することができる。図４（ａ）乃至（ｃ）において、横軸は時間、縦軸は電圧を示し、各波形は電荷供給後（即ちＩＲドロップ削減処理後）の第１の電源線１５の電圧波形を示す。

図４（ａ）に示すＩＲドロップ削減処理後の電圧波形では、電荷供給量が多すぎたために、正のパルスが第１の電源線１５の電圧に現れてしまっている。この場合、上側ピーク電圧と下側ピーク電圧との間の中間電圧が、平均電圧よりも高くなっている。

図４（ｃ）に示すＩＲドロップ削減処理後の電圧波形では、電荷供給量が少なすぎたために、負のパルスが第１の電源線１５の電圧に残ってしまっている。この場合、上側ピーク電圧と下側ピーク電圧との間の中間電圧が、平均電圧よりも低くなっている。

図４（ｃ）に示すＩＲドロップ削減処理後の電圧波形では、電荷供給量が丁度よいために、第１の電源線１５の電圧は略フラットな状態（略変動がない状態）になっている。この場合、上側ピーク電圧と下側ピーク電圧との間の中間電圧が、平均電圧と略同等となっている。

上記のように、電荷供給量が多すぎる場合、少なすぎる場合、及び丁度よい場合の各場合において、上側ピーク電圧と下側ピーク電圧との間の中間電圧と平均電圧との高低関係が異なっている。従って、図１に示す電流量調整回路１２が、上側ピーク電圧と下側ピーク電圧との間の中間電圧と平均電圧との高低関係に応じて出力信号の信号値を変化させることにより、適切な電荷供給量を実現することができる。上側ピーク電圧と下側ピーク電圧との間の中間電圧が平均電圧よりも高いときには電荷供給量を減少させ、上側ピーク電圧と下側ピーク電圧との間の中間電圧が平均電圧よりも低いときには電荷供給量を増加させればよい。

図５は、電荷供給回路１３の構成の一例を示す図である。図５の電荷供給回路１３は、ＮＭＯＳトランジスタ４１及び４２、ＮＭＯＳトランジスタ４３−１乃至４３−Ｎ、ＮＭＯＳトランジスタ４４−１乃至４４−Ｎ、及びＰＭＯＳトランジスタ４５乃至４７を含む。ＮＭＯＳトランジスタ４１及び４２には、所定の電流量の電流が電流バイアスとして流れる。ＮＭＯＳトランジスタ４２とＮＭＯＳトランジスタ４３−１乃至４３−Ｎとは、カレントミラー回路の構成となっている。ＮＭＯＳトランジスタ４２を流れる電流バイアスの電流量に対応する電流量の電流が、ＮＭＯＳトランジスタ４３−１乃至４３−Ｎのそれぞれを流れる。例えばＮＭＯＳトランジスタ４２のサイズとＮＭＯＳトランジスタ４３−１のサイズとが等しい場合、ＮＭＯＳトランジスタ４２を流れる電流バイアスの電流量に等しい電流量の電流がＮＭＯＳトランジスタ４３−１を流れる。また例えばサイズが２倍であれば２倍の電流が流れ、サイズが４倍であれば４倍の電流が流れる。

ＮＭＯＳトランジスタ４４−１乃至４４−Ｎのゲートにはそれぞれ、Ｎ個の電流コードが印加される。ＮＭＯＳトランジスタ４４−１乃至４４−Ｎにそれぞれ直列に接続されるＮＭＯＳトランジスタ４３−１乃至４３−Ｎのサイズを、ＮＭＯＳトランジスタ４２のサイズの１倍、２倍、４倍、・・・、２^Ｎ倍としてよい。この場合、上記のＮ個の電流コードで表わされる２進数の大きさに相当する量の合計電流を、ＮＭＯＳトランジスタ４３−１乃至４３−Ｎに流すことができる。

上記の合計電流がＰＭＯＳトランジスタ４５に流れ、その電流量に等しい量の電流がＰＭＯＳトランジスタ４６に流れる。これにより、Ｎ個の電流コードにより指定した量の電流を、ＰＭＯＳトランジスタ４６から第１の電源線１５を介してデジタル回路５に供給することができる。なお、ＰＭＯＳトランジスタ４６に直列に接続されたＰＭＯＳトランジスタ４７のゲートには、パルス生成回路１１からのパルスが印加されている。このパルスにより、ＰＭＯＳトランジスタ４７が、クロック信号に同期して導通及び非導通を繰り返す。

図６は、平均電圧モニタ回路１０Ａの構成の一例を示す図である。図６に示す平均電圧モニタ回路１０Ａは、抵抗素子５０及び容量素子５１を含む。図１に示す第１の電源線１５の電圧を入力電圧として、抵抗素子５０を介して容量素子５１に電荷が蓄えられる。容量素子５１による平均化作用により、細かな電圧変動分が取り除かれ、入力電源電圧の平均電圧が出力される。

図７は、平均電圧モニタ回路１０Ａの構成の別の一例を示す図である。図７において、図６と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図７に示す平均電圧モニタ回路１０Ａは、抵抗素子５０及び容量素子５１に加え、更に演算増幅器５２を含む。演算増幅器５２をボルテージフォロワとして用いることで、電圧平均値を供給する先の入力インピーダンスの影響を受けず、入力電圧に対する適切な平均電圧を検出することができる。

図８は、ピーク電圧モニタ回路１０Ｂの上側ピーク検出部分の構成の一例を示す図である。図８に示す回路は、ダイオード５３、ＰＭＯＳトランジスタ５４、ＮＭＯＳトランジスタ５５、容量素子５６、及び演算増幅器５７を含む。図１に示す第１の電源線１５の電圧を入力電圧として、ダイオード５３及びＰＭＯＳトランジスタ５４を介して容量素子５６に電荷が蓄えられる。入力電圧が、容量素子５６の端子間電圧とダイオード５３の閾値電圧との和以下であれば、容量素子５６の端子間電圧はそのまま維持される。入力電圧が、容量素子５６の端子間電圧とダイオード５３の閾値電圧との和以下になると、容量素子５６は入力電圧に応じた電圧まで充電される。これにより、入力電圧の上側ピーク電圧（上限電圧）に応じた電圧が容量素子５６に保持されることになる。なおリセットをＨＩＧＨにすることにより、ＮＭＯＳトランジスタ５５を導通して容量素子５６を完全に放電させ、初期化することができる。また演算増幅器５７をボルテージフォロワとして用いることで、上側ピーク電圧を供給する先の入力インピーダンスの影響を受けず、適切な上側ピーク電圧を検出することができる。

なお下側ピーク電圧も、図８と同様の回路構成により、検出することができる。但し、容量素子５６の一端は接地電位ではなくＨＩＧＨ側の電源電位に接続し、ダイオード５３の向きは図８とは逆に入力側がカソードとなるようにすればよい。またリセット時に容量素子５６を接続するのは接地電位ではなく、ＨＩＧＨ側の電源電位とすればよい。

図９は、パルス生成回路１１の一部であるパルス幅設定回路の構成の一例を示す図である。図１０は、パルス生成回路１１の一部であるパルス信号生成回路の構成の一例を示す図である。

図９に示すパルス幅設定回路は、コンパレータ６０、同期式アップダウンカウンタ６１、及びグレイコード化回路６２を含む。コンパレータ６０は、ピーク電圧モニタ回路１０Ｂからの上側ピーク電圧と平均電圧モニタ回路１０Ａからの平均電圧を受け取る。なおコンパレータ６０には、マージン電圧ΔＶ分の上乗せがされている。従ってコンパレータ６０は、平均電圧にマージンΔＶを加えた電圧よりも上側ピーク電圧が高い場合にＨＩＧＨを出力し、平均電圧にマージンΔＶを加えた電圧よりも上側ピーク電圧が低い場合にＬＯＷを出力する。

同期式アップダウンカウンタ６１は、コンパレータ６０の出力がＨＩＧＨのとき、クロック信号を６４分周した６４分周クロックＣＬＫ６４に同期してカウントダウンする。また同期式アップダウンカウンタ６１は、コンパレータ６０の出力がＬＯＷのとき、６４分周クロックＣＬＫ６４に同期してカウントアップする。なおコンパレータ６０も、６４分周クロックＣＬＫ６４をトリガとして動作する同期式のコンパレータであってよい。

６４分周クロックＣＬＫ６４に同期して動作するグレイコード化回路６２は、同期式アップダウンカウンタ６１の出力するカウント値をグレイコードに変換する。得られたグレイコードは、パルス幅コードとして図１０のパルス信号生成回路に供給される。このようにして、クロック信号の６４サイクルに１回、パルス幅コードが更新される。なお６４分周クロックＣＬＫ６４は、図１に示すタイミング生成回路１４により生成される。

図１０のパルス信号生成回路は、バッファ６３、遅延回路６４、バッファ６５、遅延回路６６、インバータ６７、及びＮＡＮＤ回路６８を含む。まず遅延回路６４により、入力されたクロック信号Ａを遅延させる。この遅延後のクロック信号Ｂと、この遅延後のクロック信号Ｂを遅延回路６６により遅延させ更にインバータ６７により反転した信号ＣとをＮＡＮＤ回路６８に入力することで、遅延回路６６の遅延時間に相当するパルス幅のＬＯＷパルス信号Ｄを生成する。なお遅延回路６６は可変遅延回路であり、図９のグレイコード化回路６２から供給されるパルス幅コードに応じた遅延時間を提供する。

図１１は、図１０のパルス信号生成回路の各信号の波形を示す図である。図１１に示されるように、クロック信号Ａを遅延回路６４の遅延時間Ｄ１だけ遅延させることにより、遅延後のクロック信号Ｂが得られる。この遅延後のクロック信号Ｂを遅延回路６６の遅延時間Ｄ２だけ遅延させ更に論理反転することにより、信号Ｃが得られる。最後に、遅延後のクロック信号Ｂと信号ＣとのＮＡＮＤ論理を求めることにより、遅延時間Ｄ２に等しいパルス幅を有するＬＯＷパルス信号Ｄが得られる。このＬＯＷパルス信号Ｄは、クロック信号Ａに対して遅延を有しながら同期している。ＬＯＷパルス信号Ｄは、図５に示すパルス生成回路１１のＰＭＯＳトランジスタ４７のゲートに印加される。

図９の回路において、コンパレータ６０の出力がＨＩＧＨのとき、同期式アップダウンカウンタ６１はカウントダウンし、パルス幅コードの示すパルス幅は短くなる。またコンパレータ６０の出力がＬＯＷのとき、同期式アップダウンカウンタ６１はカウントアップし、パルス幅コードの示すパルス幅は長くなる。また図１０の回路により、パルス幅コードの示すパルス幅を有するＬＯＷパルス信号が生成される。このような構成のパルス生成回路１１により、パルス信号を生成し、平均電圧にマージンΔＶを加えた電圧よりも上側ピーク電圧が高い場合にパルス幅を減少させ、それ以外の場合にはパルス幅を増加させることが可能となる。

図１２は、電流量調整回路１２の一部である中間電圧生成回路の構成の一例を示す図である。図１３は、電流量調整回路１２の一部である電流コード生成回路の構成の一例を示す図である。

図１２に示す中間電圧生成回路は、抵抗素子７０及び７１を含む。抵抗素子７０及び７１は、直列に接続され、互いに等しい抵抗値Ｒを有する。従って直列接続された抵抗素子７０及び７１の一端に上側ピーク電圧を印加し、他端に下側ピーク電圧を印加することにより、抵抗素子７０と７１との間の接続点には、上側ピーク電圧と下側ピーク電圧との間の中間電圧が生成される。

図１３に示す電流コード生成回路は、コンパレータ７２、同期式アップダウンカウンタ７３、及びグレイコード化回路７４を含む。コンパレータ７２は、図１２の中間電圧生成回路からの中間電圧と平均電圧モニタ回路１０Ａからの平均電圧を受け取る。コンパレータ７２は、平均電圧よりも中間電圧が高い場合にＨＩＧＨを出力し、平均電圧よりも中間電圧が低い場合にＬＯＷを出力する。

同期式アップダウンカウンタ７３は、コンパレータ７２の出力がＨＩＧＨのとき、クロック信号を１０２４分周した１０２４分周クロックＣＬＫ１Ｋに同期してカウントダウンする。また同期式アップダウンカウンタ７３は、コンパレータ７２の出力がＬＯＷのとき、１０２４分周クロックＣＬＫ１Ｋに同期してカウントアップする。なおコンパレータ７２も、１０２４分周クロックＣＬＫ１Ｋをトリガとして動作する同期式のコンパレータであってよい。

１０２４分周クロックＣＬＫ１Ｋに同期して動作するグレイコード化回路７４は、同期式アップダウンカウンタ７３の出力するカウント値をグレイコードに変換する。得られたグレイコードは、電流コードとして図５に示される電荷供給回路１３にＮビットの電流コードとして供給される。このようにして、クロック信号の１０２４サイクルに１回、電流コードが更新される。なお１０２４分周クロックＣＬＫ１Ｋは、図１に示すタイミング生成回路１４により生成される。

図１３の回路において、コンパレータ７２の出力がＨＩＧＨのとき、同期式アップダウンカウンタ７３はカウントダウンし、電流コードの示す電流量は少なくなる。またコンパレータ７２の出力がＬＯＷのとき、同期式アップダウンカウンタ７３はカウントアップし、電流コードの示す電流量は多くなる。このようにして調整される電流コードの示す電流量を有する電流が、図５の電荷供給回路１３により生成される。この構成により、適切な電荷供給量を実現することが可能となる。

なお図１３の電流コード生成回路は１０２４分周のクロックに同期して動作し、元のクロック信号の１０２４サイクルに１回、電流量が更新される。また図９のパルス幅設定回路は６４分周のクロックに同期して動作し、元のクロック信号の６４サイクルに１回、パルス幅が更新される。このようにして、それぞれ異なる更新サイクルを有するフィードバック制御により、電流量とパルス幅とが更新される。なおこの例では、パルス幅を短いサイクルで制御し且つ電流量を長いサイクルで制御しているが、それとは逆に、パルス幅を長いサイクルで制御し且つ電流量を短いサイクルで制御してもよい。それぞれ異なる更新サイクルでフィードバック制御することにより、一方の変量を十分に収束させてから、他方の変量を収束させることができるので、安定した制御を実現することができる。

図１４は、図１に示す電源電圧モニタ回路１０、パルス生成回路１１、電流量調整回路１２、電荷供給回路１３、及びタイミング生成回路１４（以降、これらの回路を纏めてＩＲドロップ削減回路と呼ぶ）を配置する位置の一例を示す図である。図１４に示されるように、ＩＲドロップ削減回路８２（特にクロック信号に基づいてパルスを生成するパルス生成回路１１）は、デジタル回路８０の直近に配置され、クロック源８４から直接にクロック信号を受け取ってよい。また或いはＩＲドロップ削減回路８３（特にクロック信号に基づいてパルスを生成するパルス生成回路１１）は、デジタル回路８１の直近に配置され、デジタル回路８１のクロック信号線のうちクロック源８５に近い位置からクロック信号を受け取ってよい。このような配置とすることにより、電荷供給回路１３の電荷供給開始タイミング（即ちパルス生成回路１１の生成するパルスの立ち上がりのタイミング）を、ＩＲドロップの開始タイミングに合わせることが容易となる。なおこのタイミング合わせのためには、図１０の遅延回路６４として、適切な遅延時間のものを設計時に選択しておけばよい。

また図１４に示されるように、互いに周波数が異なる複数のクロック信号に対応して、クロック源８４からのクロックを用いるドメインと、クロック源８５からのクロックを用いるドメインとの複数のドメインが存在する場合がある。この場合、それぞれのドメインにおいて、それぞれ別個のＩＲドロップ削減回路８２及び８３を設けてよい。

図１５は、図１に示す半導体集積回路のＩＲドロップ削減効果を調べるためのシミュレーションにおいて用いたＬＳＩ回路の構成図を示す。図１５に示すＬＳＩ回路は、電源回路９０、ＰＣＢ（Printed Circuit Board）負荷９１、ピーク電圧モニタ９２、平均電圧モニタ９３、パルス幅調整回路９４、電流量調整回路９５、電荷供給回路９６、分周器９７、及びロジック回路９８を含む。ピーク電圧モニタ９２、平均電圧モニタ９３、パルス幅調整回路９４、電流量調整回路９５、及び電荷供給回路９６は、図１のピーク電圧モニタ回路１０Ｂ、平均電圧モニタ回路１０Ａ、パルス生成回路１１、電流量調整回路１２、及び電荷供給回路１３に相当する。ＰＣＢ（Printed Circuit Board）負荷９１は、ＬＳＩが搭載される回路基板上の電源線を含めた電源線の負荷成分（抵抗、インダクタンス、キャパシタンス等）を表わしたものである。ロジック回路９８は図１に示すデジタル回路５に相当する。分周器９７は図１に示すタイミング生成回路１４に相当する。この分周器９７が、クロック信号に基づいて、６４分周クロック信号ＣＬＫ６４及び１０２４分周クロック信号ＣＬＫ１Ｋを生成する。６４分周クロック信号ＣＬＫ６４は、ピーク電圧モニタ９２とパルス幅調整回路９４とに供給される。

ピーク電圧モニタ９２は、上側ピーク電圧ＶＰＫＵと下側ピーク電圧ＶＰＫＬを生成する。平均電圧モニタ９３は、平均電圧ＶＡＶＧを生成する。パルス幅調整回路９４は、上側ピーク電圧ＶＰＫＵと平均電圧ＶＡＶＧとに基づいて、前述のパルス生成回路１１と同様に所望のパルス幅を有するパルスを生成する。電流量調整回路９５は、上側ピーク電圧ＶＰＫＵと、下側ピーク電圧ＶＰＫＬと、平均電圧ＶＡＶＧとに基づいて、前述の電流量調整回路１２と同様に電流コードを生成する。

図１６は、図１５の半導体集積回路の動作をシミュレーションした結果を示す図である。図１６（ａ）乃至（ｄ）において、横軸は時間、縦軸はロジック回路９８に入力される電源電圧を示す。図１６（ａ）は、電荷供給が行われない初期状態を示し、上側ピークから下側ピーク迄で１００ｍＶの電圧変動が発生している。図１６（ｂ）は、パルス幅調整中の状態を示し、図３（ａ）に模式的に示した電圧波形３３に類似の波形が観測されている。図１６（ｃ）は、パルス幅調整終了の状態を示し、図３（ｂ）に模式的に示した電圧波形３６に類似の波形が観測されている。図１６（ｄ）は、電流量調整終了時の状態を示し、図４（ｂ）に模式的に示した電圧波形に類似の波形が観測されており、ＩＲドロップが殆ど解消されている。このシミュレーション結果から、図１の半導体集積回路におけるＩＲドロップ削減機能が極めて有効であることが分かる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

５ デジタル回路
６ アナログ回路
１０ 電源電圧モニタ回路
１０Ａ 平均電圧モニタ回路
１０Ｂ ピーク電圧モニタ回路
１１ パルス生成回路
１２ 電流量調整回路
１３ 電荷供給回路
１４ タイミング生成回路
１５ 第１の電源線
１６ 第２の電源線

Claims (10)

1. 第１の電源を供給されクロック信号に同期して動作するデジタル回路と、
   前記クロック信号に同期して第２の電源から前記デジタル回路に電荷を供給する電荷供給回路と
   を含むことを特徴とする半導体集積回路。
2. 前記第１の電源を前記デジタル回路に供給すると共に前記第２の電源からの前記電荷を前記デジタル回路に供給する電源線を更に含み、
   前記電荷供給回路は、前記クロック信号に同期して前記第２の電源から前記デジタル回路に所望の電流量の電流を所望の期間供給し、前記所望の電流量及び前記所望の期間の長さは、前記電源線の電圧の変動の検出結果に基づいて調整されることを特徴とする請求項１記載の半導体集積回路。
3. 前記電源線の電圧の変動を検出した検出結果を出力する電源電圧モニタ回路と、
   前記電源電圧モニタ回路の出力する検出結果に応じて信号値が変化する信号を生成する電流量調整回路と
   前記電源電圧モニタ回路の出力する検出結果に応じてパルス幅が変化するパルスを前記クロック信号に同期して生成するパルス生成回路と、
   を更に含み、前記電荷供給回路は、前記電流量調整回路からの前記信号と前記パルス生成回路からの前記パルスとに基づいて、前記信号値に応じた前記所望の電流量の電流を、前記パルス幅に応じた前記所望の期間、前記第２の電源から前記デジタル回路に供給することを特徴とする請求項２記載の半導体集積回路。
4. 前記電源電圧モニタ回路により出力される前記検出結果は、前記電源線の電圧の上側ピーク電圧と、前記電源線の電圧の下側ピーク電圧と、前記電源線の電圧の平均電圧を含むことを特徴とする請求項３記載の半導体集積回路。
5. 前記パルス生成回路は、前記上側ピーク電圧と前記平均電圧との差に応じて前記パルスの前記パルス幅を変化させることを特徴とする請求項４記載の半導体集積回路。
6. 前記電流量調整回路は、前記上側ピーク電圧と下側ピーク電圧との間の中間電圧と前記平均電圧との高低関係に応じて前記信号の前記信号値を変化させることを特徴とする請求項４又は５記載の半導体集積回路。
7. 前記パルス生成回路は、前記デジタル回路の直近に配置され、クロック源から直接又は前記デジタル回路のクロック信号線のうちクロック源に近い位置から前記クロック信号を受け取ることを特徴とする請求項１乃至６何れか一項記載の半導体集積回路。
8. アナログ回路を更に含むことを特徴とする請求項１乃至７何れか一項記載の半導体集積回路。
9. 第１の電源を供給されるデジタル回路をクロック信号に同期して動作させ、
   前記クロック信号に同期して第２の電源から前記デジタル回路に電荷を供給する
   各段階を含むことを特徴とする半導体集積回路の電源制御方法。
10. 前記電荷を供給する段階は、前記クロック信号に同期して前記第２の電源から前記デジタル回路に所望の電流量の電流を所望の期間供給し、
    前記第１の電源を前記デジタル回路に供給すると共に前記第２の電源からの前記電荷を前記デジタル回路に供給する電源線の電圧の変動を検出し、
    前記電圧の変動の検出結果に基づいて、前記所望の電流量及び前記所望の期間の長さを調整する
    各段階を更に含むことを特徴とする請求項９記載の半導体集積回路の電源制御方法。

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