JP2014187174A - 半導体装置 - Google Patents

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Abstract

【課題】複数の半導体チップを備え、発振を速やかに減衰させることが可能な半導体装置を提供する。
【解決手段】一の実施形態によれば、半導体装置は、絶縁基板と、前記絶縁基板上に設けられた１つ以上の第１の主電極板と、前記絶縁基板上に設けられた１つ以上の第２の主電極板と、前記絶縁基板上に設けられた１つ以上の第３の主電極板とを備える。さらに、前記装置は、前記第１の主電極板上に設けられた１つ以上の第１の半導体チップと、前記第２の主電極板上に設けられた１つ以上の第２の半導体チップとを備える。さらに、前記装置は、前記第１の半導体チップと前記第３の主電極板とを電気的に接続する第１のボンディングワイヤと、前記第２の半導体チップと前記第３の主電極板とを電気的に接続する第２のボンディングワイヤとを備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
複数の半導体チップが並列に接続された半導体装置では、ボンディングワイヤの寄生インダクタンスや寄生抵抗を低減することにより、半導体装置の発振を抑制することが可能である。しかしながら、ボンディングワイヤの寄生インダクタンスを低減した場合において、共振条件ω＝（ＬＣ）−１／２を満たすような周波数成分が発生すると（Ｌ、Ｃは、半導体装置のインダクタンス、キャパシタンスを表す）、周波数の高い発振が生じ、ゲート耐圧や主電極間耐圧を越える電圧により半導体装置に不具合が生じる可能性がある。
特開２０１０−１７８６１５号公報
複数の半導体チップを備え、発振を速やかに減衰させることが可能な半導体装置を提供する。
一の実施形態によれば、半導体装置は、絶縁基板と、前記絶縁基板上に設けられた１つ以上の第１の主電極板と、前記絶縁基板上に設けられた１つ以上の第２の主電極板と、前記絶縁基板上に設けられた１つ以上の第３の主電極板とを備える。さらに、前記装置は、前記第１の主電極板上に設けられた１つ以上の第１の半導体チップと、前記第２の主電極板上に設けられた１つ以上の第２の半導体チップとを備える。さらに、前記装置は、前記第１の半導体チップと前記第３の主電極板とを電気的に接続する第１のボンディングワイヤと、前記第２の半導体チップと前記第３の主電極板とを電気的に接続する第２のボンディングワイヤとを備える。
第１実施形態の半導体装置の構造を概略的に示す平面図である。 第１実施形態の半導体装置の回路構成を部分的に示した回路図である。 比較例の半導体装置の構造を概略的に示す平面図である。 第１実施形態の変形例の半導体装置の構造を概略的に示す平面図である。 第１実施形態の変形例の半導体装置の構造を概略的に示す平面図である。 第２実施形態の半導体装置の構造を概略的に示す平面図である。
以下、本発明の実施形態を、図面を参照して説明する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を概略的に示す平面図である。
図１の半導体装置は、絶縁基板１と、第１の主電極板２ａ、２ｂと、第２の主電極板３ａ、３ｂと、第３の主電極板４と、制御電極板５ａ、５ｂと、第１の半導体チップの例であるＩＧＢＴ（Insulated Gate Bipolar Transistor）チップ１１ａ、１１ｂと、第２の半導体チップの例であるダイオードチップ１２ａ、１２ｂと、第１の端子１３ａ、１３ｂと、第２の端子１４ａ、１４ｂと、第３の端子１５と、第１のボンディングワイヤ２１ａ、２１ｂと、第２のボンディングワイヤ２２ａ、２２ｂと、第３のボンディングワイヤ２３ａ、２３ｂとを備えている。
絶縁基板１は、例えば酸化アルミニウム基板である。図１には、絶縁基板１の主面に平行で、互いに垂直なＸ方向およびＹ方向と、絶縁基板１の主面に垂直なＺ方向が示されている。
ＩＧＢＴチップ１１ａ、１１ｂは、ＩＧＢＴを備える半導体チップであり、それぞれ第１の主電極板２ａ、２ｂ上に設けられている。第１の主電極板２ａ、２ｂは、絶縁基板１上に設けられ、それぞれＩＧＢＴチップ１１ａ、１１ｂのコレクタと電気的に接続されている。
ダイオードチップ１２ａ、１２ｂは、ダイオードを備える半導体チップであり、それぞれ第２の主電極板３ａ、３ｂ上に設けられている。第２の主電極板３ａ、３ｂは、絶縁基板１上に設けられ、それぞれダイオードチップ１２ａ、１２ｂのカソードと電気的に接続されている。
第３の主電極板４は、絶縁基板１上に設けられている。第３の主電極板４は、第１のボンディングワイヤ２１ａ、２１ｂにより、ＩＧＢＴチップ１１ａ、１１ｂのエミッタと電気的に接続されており、第２のボンディングワイヤ２２ａ、２２ｂにより、ダイオードチップ１２ａ、１２ｂのアノードと電気的に接続されている。
制御電極板５ａ、５ｂは、絶縁基板１上に設けられている。制御電極板５ａ、５ｂはそれぞれ、第３のボンディングワイヤ２３ａ、２３ｂにより、ＩＧＢＴチップ１１ａ、１１ｂのゲートと電気的に接続されている。
第１の主電極板２ａ、２ｂ、第２の主電極板３ａ、３ｂ、第３の主電極板４、制御電極板５ａ、５ｂは、例えばＣｕ（銅）箔である。
第１の端子１３ａ、１３ｂはそれぞれ、第１の主電極板２ａ、２ｂの表面に設けられている。第２の端子１４ａ、１４ｂはそれぞれ、第２の主電極板３ａ、３ｂの表面に設けられている。第３の端子１５は、第３の主電極板４の表面に設けられている。
本実施形態では、第１の端子１３ａ、１３ｂと第２の端子１４ａ、１４ｂを配線（図示せず）により電気的に接続することで、ＩＧＢＴチップ１１ａ、１１ｂとダイオードチップ１２ａ、１２ｂを並列に接続している。
本実施形態の半導体装置の回路構成を、図２に示す。図２は、第１実施形態の半導体装置の回路構成を部分的に示した回路図である。図２は、ＩＧＢＴチップ１１ａとダイオードチップ１２ａが並列に接続された様子を示している。
本実施形態では、周波数の高い発振により、ゲート耐圧や主電極間耐圧を越える電圧がＩＧＢＴチップ１１ａ、１１ｂやダイオードチップ１２ａ、１２ｂの電極間に掛かり、半導体装置に不具合が生じることを抑制する必要がある。図２の矢印Ｐは、ＩＧＢＴチップ１１ａとダイオードチップ１２ａとの間で発生した発振を模式的に示したものである。本実施形態によれば、以下詳説するように、このような発振を速やかに減衰させることが可能となる。
（１）第１実施形態と比較例との比較
次に、図１と図３を参照し、第１実施形態と比較例とを比較する。図３は、比較例の半導体装置の構造を概略的に示す平面図である。
図３では、ＩＧＢＴチップ１１ａ、１１ｂ、ダイオードチップ１２ａ、１２ｂがすべて１枚の主電極板２上に設けられている。これに対し、図１では、ＩＧＢＴチップ１１ａ、１１ｂ、ダイオードチップ１２ａ、１２ｂが、個々の半導体チップごとに分割された主電極板２ａ、２ｂ、３ａ、３ｂ上に設けられている。
よって、本実施形態では、これらの半導体チップ１１ａ〜１２ｂを並列に接続するために、第１、第２の端子１３ａ〜１４ｂを配線により接続している。その結果、本実施形態では、これらの半導体チップ１１ａ〜１２ｂ間の経路に、この配線の抵抗成分やインダクタンス成分が付加されている。
また、図３では、ＩＧＢＴチップ１１ａ、１１ｂとダイオードチップ１２ａ、１２ｂがそれぞれ、ボンディングワイヤ２１ａ、２１ｂにより直接接続されている。これに対し、図１では、これらの半導体チップ１１ａ〜１２ｂ同士が、ボンディングワイヤ２１ａ〜２２ｂにより第３の主電極板４を介して接続されている。
よって、本実施形態では、これらの半導体チップ１１ａ〜１２ｂ間の経路に、第３の主電極板４による抵抗成分やインダクタンス成分が付加されている。
一般に、ＬＣ回路に付加されたＲ成分（抵抗成分）には、発振の振幅を小さくし、発振の減衰を速める作用がある。よって、本実施形態によれば、上記のように付加された抵抗成分により、ＩＧＢＴチップ間や、ダイオードチップ間や、ＩＧＢＴチップとダイオードチップとの間で発生した発振を速やかに減衰させることが可能となる。
また、本実施形態によれば、上記のように付加されたインダクタンス成分により、半導体装置の共振周波数ω＝（ＬＣ）−１／２を変化させることが可能となる。よって、本実施形態によれば、例えば、共振周波数を発生しにくい周波数に設定することで、発振による半導体装置の不具合をさらに効果的に抑制することが可能となる。
また、本実施形態の各半導体チップ１１ａ〜１２ｂと各端子１３ａ〜１５との間の抵抗は、比較例の場合と同程度になることに留意されたい。このように、本実施形態によれば、各半導体チップ１１ａ〜１２ｂと各端子１３ａ〜１５との間の抵抗を増加させずに、半導体チップ１１ａ〜１２ｂ間の経路に抵抗成分やインダクタンス成分を付加することが可能となる。
（２）第１実施形態の半導体装置の構造の詳細
次に、図１を参照し、第１実施形態の半導体装置の構造の詳細について説明する。
符号Ｌは、ＩＧＢＴチップ１１ａ、１１ｂの間、ダイオードチップ１２ａ、１２ｂの間の中心線を示す。本実施形態では、ＩＧＢＴチップ１１ａ、１１ｂ、ダイオードチップ１２ａ、１２ｂ、第１の主電極板２ａ、２ｂ、第２の主電極板３ａ、３ｂ、制御電極板５ａ、５ｂ、第１の端子１３ａ、１３ｂ、第２の端子１４ａ、１４ｂのペアがいずれも、中心線Ｌに対し対称に配置されている。
本実施形態のこのような配置には、例えば、ＩＧＢＴチップ１１ａ、１１ｂに付加される抵抗成分やインダクタンス成分の大きさを揃えることで、一方のＩＧＢＴチップのみに大きな電圧が掛かることを抑制できるという利点がある。これは、ダイオードチップ１２ａ、１２ｂについても同様である。なお、上述した各々のペアは、中心線Ｌに対し非対称に配置してもよい。また、ＩＧＢＴチップ１１ａ、１１ｂ間の中心線と、ダイオードチップ１２ａ、１２ｂ間の中心線は、一致していなくてもよい。
また、本実施形態では、第３の主電極板４、第３の端子１５がいずれも、中心線Ｌ上に配置されており、中心線Ｌに対し対称に配置されている。本実施形態のこのような配置にも、例えば、一方のＩＧＢＴチップに大きな電圧が掛かることを抑制できるという利点がある（ダイオードチップについても同様）。
また、本実施形態では、第１の端子１３ａ、１３ｂが、ＩＧＢＴチップ１１ａ、１１ｂ間に配置され、第２の端子１４ａ、１４ｂが、ダイオードチップ１２ａ、１２ｂ間に配置されている。本実施形態のこのような配置には、例えば、第１、第２の端子１３ａ〜１４ｂ同士を短い配線で接続できるという利点がある。
また、本実施形態では、第３の主電極板４が、ＩＧＢＴチップ１１ａ、１１ｂとダイオードチップ１２ａ、１２ｂとの間に配置されている。本実施形態のこのような配置には、例えば、第３の主電極板４を、ＩＧＢＴチップ１１ａ、１１ｂとダイオードチップ１２ａ、１２ｂのいずれにも接続しやすいという利点がある。
また、本実施形態では、制御電極板５ａ、５ｂが、ＩＧＢＴチップ１１ａ、１１ｂに対し、第３の主電極板４の反対側に配置されている。
また、本実施形態の半導体装置は、図４に示すように、複数の第３の主電極板４ａ、４ｂと、複数の第３の端子１５ａ、１５ｂとを備えていてもよい。図４は、第１実施形態の変形例の半導体装置の構造を概略的に示す平面図である。
本変形例では、第３の主電極板４ａ、４ｂがそれぞれ、ＩＧＢＴチップ１１ａ、１１ｂとダイオードチップ１２ａ、１２ｂとに電気的に接続されている。また、本変形例では、第１、第２の端子１３ａ〜１４ｂ同士を配線（図示せず）で接続すると共に、第３の端子１５ａ、１５ｂ同士を配線（図示せず）で接続することで、これらの半導体チップ１１ａ〜１２ｂを並列に接続している。また、本変形例では、第３の主電極板４ａ、４ｂ、第３の端子１５ａ、１５ｂのペアがいずれも、中心線Ｌに対し対称に配置されている。
また、本実施形態では、ＩＧＢＴチップ１１ａ、１１ｂとダイオードチップ１２ａ、１２ｂを、同じ基板で形成してもよいし、異なる基板で形成してもよい。例えば、本実施形態では、ＩＧＢＴチップ１１ａ、１１ｂをＳｉ（シリコン）基板により形成し、ダイオードチップ１２ａ、１２ｂをＳｉＣ（シリコンカーバイド）基板により形成してもよい。この場合、本実施形態では、図５の構造を採用してもよい。図５は、第１実施形態の変形例の半導体装置の構造を概略的に示す平面図である。
本変形例では、第１の端子１３ａ、１３ｂがＩＧＢＴチップ１１ａ、１１ｂ間に配置され、ダイオードチップ１２ａ、１２ｂが第２の端子１４ａ、１４ｂ間に配置されている。その結果、第１の端子１３ａ、１３ｂは互いに近くに配置され、第２の端子１４ａ、１４ｂは互いに遠くに配置されている。
図５は、第１の端子１３ａ、１３ｂ間を電気的に接続する第１の配線Ｗ1と、第２の端子１４ａ、１４ｂ間を電気的に接続する第２の配線Ｗ2とを模式的に示している。本変形例では、第２の端子１４ａ、１４ｂ間の距離が第１の端子１３ａ、１３ｂ間の距離よりも長いことに起因して、第２の配線Ｗ2の長さが第１の配線Ｗ1の長さよりも長くなっている。
本変形例でこのような構造を採用する理由は、次の通りである。ＳｉＣ基板は、Ｓｉ基板に比べて、アバランシェ電界強度が高いままで電気抵抗率を低くできるため、ＳｉＣ基板を採用することには、例えば、終端部を短くできるという利点がある。また、ＳｉＣ基板には、Ｓｉ基板に比べて融点が高いという利点もある。しかしながら、ＳｉＣ基板を採用すると半導体チップの抵抗が低くなるため、ダイオードチップ１２ａ、１２ｂ間で大きな発振が起こりやすくなる。
そこで、本変形例では、第２の配線Ｗ2を第１の配線Ｗ1よりも長くすることで、第２の配線Ｗ2の抵抗やインダクタンスを、第１の配線Ｗ1の抵抗やインダクタンスよりも大きく設定している。よって、本変形例によれば、ダイオードチップ１２ａ、１２ｂ間の発振を速やかに減衰させることが可能となる。また、本変形例によれば、半導体装置の共振周波数を、第２の配線Ｗ2のインダクタンスにより大きく変化させることが可能となる。
なお、各ダイオードチップ１２ａ、１２ｂのＹ方向の長さをαとし、ダイオードチップ１２ａ、１２ｂ間のＹ方向の距離をβとする場合、本変形例の第２の配線Ｗ2の長さは、２α＋βよりも長くなっている。
なお、本実施形態では、ダイオードチップ１２ａ、１２ｂだけでなく、ＩＧＢＴチップ１１ａ、１１ｂも、ＳｉＣ基板により形成してもよい。また、本実施形態では、ＩＧＢＴチップ１１ａ、１１ｂおよびダイオードチップ１２ａ、１２ｂのうちの１つ以上のチップをＳｉＣ基板により形成し、残りのチップをその他の基板（例えばＳｉ基板）により形成してもよい。ＳｉＣ基板は、シリコンと炭素とを含有する基板の例である。
以上のように、本実施形態では、第１の半導体チップ１１ａ、１１ｂ、第２の半導体チップ１２ａ、１２ｂをそれぞれ、第１の主電極板２ａ、２ｂ、第２の主電極板３ａ、３ｂ上に配置すると共に、これらの半導体チップ１１ａ〜１２ｂを第３の主電極板４と電気的に接続している。よって、本実施形態によれば、複数の半導体チップ１１ａ〜１２ｂを備える半導体装置の発振を速やかに減衰させることが可能となる。
（第２実施形態）
図６は、第２実施形態の半導体装置の構造を概略的に示す平面図である。
図１では、第１の主電極板２ａ、２ｂが、個々のＩＧＢＴチップ１１ａ、１１ｂごとに分割され、第２の主電極板３ａ、３ｂが、個々のダイオードチップ１２ａ、１２ｂごとに分割されている。よって、図１では、第１の主電極板２ａ、２ｂが、ＩＧＢＴチップ１１ａ、１１ｂと１対１で対応し、第２の主電極板３ａ、３ｂが、ダイオードチップ１２ａ、１２ｂと１対１で対応している。
これに対し、図６では、複数のＩＧＢＴチップ１１ａ、１１ｂが同一の第１の主電極板２上に設けられ、複数のダイオードチップ１２ａ、１２ｂが同一の第２の主電極板３上に設けられている。
また、図６では、ＩＧＢＴチップ１１ａ、１１ｂに共通の第１の端子１３が第１の主電極板２上に設けられ、ダイオードチップ１２ａ、１２ｂに共通の第２の端子１４が第２の主電極板３上に設けられている。第１の端子１３は、ＩＧＢＴチップ１１ａ、１１ｂ間において中心線Ｌ上に配置され、中心線Ｌに対し対称に配置されている。また、第２の端子１４は、ダイオードチップ１２ａ、１２ｂ間において中心線Ｌ上に配置され、中心線Ｌに対し対称に配置されている。
本実施形態では、第１の端子１３と第２の端子１４を配線（図示せず）により電気的に接続することで、ＩＧＢＴチップ１１ａ、１１ｂとダイオードチップ１２ａ、１２ｂを並列に接続している。
第２実施形態には、第１実施形態に比べて、例えば、絶縁基板１の面積を縮小しやすいという利点がある。
また、第２実施形態では、ＩＧＢＴチップ１１ａ、１１ｂ同士が第１の主電極板２で直接接続され、ダイオードチップ１２ａ、１２ｂ同士が第２の主電極板３で直接接続されている。そのため、第２実施形態の構造は、例えば、ＩＧＢＴチップ１１ａ、１１ｂ間の発振や、ダイオードチップ１２ａ、１２ｂ間の発振が、ＩＧＢＴチップ１１ａ、１１ｂとダイオードチップ１２ａ、１２ｂとの間の発振に比べてあまり問題にならない場合に有効である。
なお、第２実施形態では、例えば、ＩＧＢＴチップ１１ａとダイオードチップ１２ａを第１の主電極板２上に配置し、ＩＧＢＴチップ１１ｂとダイオードチップ１２ｂを第２の主電極板３上に配置してもよい。この場合、ＩＧＢＴチップ１１ａとダイオードチップ１２ａは、第１の半導体チップの例であり、ＩＧＢＴチップ１１ｂとダイオードチップ１２ｂは、第２の半導体チップの例である。
また、第１または第２実施形態の半導体装置は、同一の絶縁基板１上に３つ以上のＩＧＢＴチップ１１と３つ以上のダイオードチップ１２とを備えていてもよいし、同一の絶縁基板１上に１つのＩＧＢＴチップ１１と１つのダイオードチップ１２のみを備えていてもよい。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置は、その他の様々な形態で実施することができる。また、本明細書で説明した装置の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：絶縁基板、２：第１の主電極板、３：第２の主電極板、４：第３の主電極板、
５：制御電極板、１１：ＩＧＢＴチップ、１２：ダイオードチップ、
１３：第１の端子、１４：第２の端子、１５：第３の端子、
２１：第１のボンディングワイヤ、２２：第２のボンディングワイヤ、
２３：第３のボンディングワイヤ

Claims (7)

  1. 絶縁基板と、
    前記絶縁基板上に設けられた１つ以上の第１の主電極板と、
    前記絶縁基板上に設けられた１つ以上の第２の主電極板と、
    前記絶縁基板上に設けられた１つ以上の第３の主電極板と、
    前記第１の主電極板上に設けられ、トランジスタを備える１つ以上の第１の半導体チップと、
    前記第２の主電極板上に設けられ、ダイオードを備える１つ以上の第２の半導体チップと、
    前記第１の半導体チップと前記第３の主電極板とを電気的に接続する第１のボンディングワイヤと、
    前記第２の半導体チップと前記第３の主電極板とを電気的に接続する第２のボンディングワイヤとを備え、
    前記第１の主電極板は、個々の前記第１の半導体チップごとに分割されており、
    前記第２の主電極板は、個々の前記第２の半導体チップごとに分割されており、
    前記第１および第２の半導体チップのうちの少なくともいずれか１つは、シリコンと炭素とを含有する基板により形成されている、
    前記第１の主電極板は、各々の表面に第１の端子が設けられた複数の第１の主電極板を含み、
    前記第２の主電極板は、各々の表面に第２の端子が設けられた複数の第２の主電極板を含み、
    前記第２の端子間を電気的に接続する配線の長さは、前記第１の端子間を電気的に接続する配線の長さよりも長い、
    半導体装置。
  2. 絶縁基板と、
    前記絶縁基板上に設けられた１つ以上の第１の主電極板と、
    前記絶縁基板上に設けられた１つ以上の第２の主電極板と、
    前記絶縁基板上に設けられた１つ以上の第３の主電極板と、
    前記第１の主電極板上に設けられた１つ以上の第１の半導体チップと、
    前記第２の主電極板上に設けられた１つ以上の第２の半導体チップと、
    前記第１の半導体チップと前記第３の主電極板とを電気的に接続する第１のボンディングワイヤと、
    前記第２の半導体チップと前記第３の主電極板とを電気的に接続する第２のボンディングワイヤと、
    を備える半導体装置。
  3. 前記第１の主電極板は、個々の前記第１の半導体チップごとに分割されており、
    前記第２の主電極板は、個々の前記第２の半導体チップごとに分割されている、
    請求項２に記載の半導体装置。
  4. 複数の前記第１の半導体チップが同一の前記第１の主電極板上に設けられており、
    複数の前記第２の半導体チップが同一の前記第２の主電極板上に設けられている、
    請求項２に記載の半導体装置。
  5. 前記第１の半導体チップは、トランジスタを備える半導体チップであり、
    前記第２の半導体チップは、ダイオードを備える半導体チップである、
    請求項２から４のいずれか１項に記載の半導体装置。
  6. 前記第１および第２の半導体チップのうちの少なくともいずれか１つは、シリコンと炭素とを含有する基板により形成されている、
    請求項２から５のいずれか１項に記載の半導体装置。
  7. 前記第１の主電極板は、各々の表面に第１の端子が設けられた複数の第１の主電極板を含み、
    前記第２の主電極板は、各々の表面に第２の端子が設けられた複数の第２の主電極板を含み、
    前記第２の端子間を電気的に接続する配線の長さは、前記第１の端子間を電気的に接続する配線の長さよりも長い、
    請求項２から６のいずれか１項に記載の半導体装置。
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