JP2014186264A - 光機能素子の作製方法 - Google Patents

光機能素子の作製方法 Download PDF

Info

Publication number
JP2014186264A
JP2014186264A JP2013062708A JP2013062708A JP2014186264A JP 2014186264 A JP2014186264 A JP 2014186264A JP 2013062708 A JP2013062708 A JP 2013062708A JP 2013062708 A JP2013062708 A JP 2013062708A JP 2014186264 A JP2014186264 A JP 2014186264A
Authority
JP
Japan
Prior art keywords
substrate
inp
cleavage
wafer
plane
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013062708A
Other languages
English (en)
Other versions
JP5819874B2 (ja
Inventor
Shinichi Aozasa
真一 青笹
Munehisa Tamura
宗久 田村
Masao Kurata
優生 倉田
Yusuke Nasu
悠介 那須
Mikitaka Itou
幹隆 井藤
Ryoichi Kasahara
亮一 笠原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP2013062708A priority Critical patent/JP5819874B2/ja
Publication of JP2014186264A publication Critical patent/JP2014186264A/ja
Application granted granted Critical
Publication of JP5819874B2 publication Critical patent/JP5819874B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Optical Integrated Circuits (AREA)

Abstract

【課題】光回路基板の結晶面方位と機能素子基板の結晶面方位とを高精度に合わせて、光機能素子を作製する方法を提供すること。
【解決手段】本発明に係る方法は、Si基板54に、劈開によりSi劈開面56を形成するステップと、Si劈開面56を基準にSi基板54上に留め部58−1,58−2を形成するステップと、InP基板50に、劈開によりInP劈開面52を形成するステップと、留め部58−1,58−2が持つSi劈開面56と平行および/または垂直な面およびInP劈開面52とが接するようにすることにより、Si基板54と、InP基板50との位置合わせを行うステップとを備える。
【選択図】図4

Description

本発明は、光機能素子の作製方法に関する。具体的には、本発明は、光通信や光情報処理の分野で用いられる、光機能素子の作製方法に関する。
近年、光ファイバ伝送の普及に伴い、多数の光機能素子を高密度に集積する技術が求められている。その技術の一つとして、石英系平面光波回路(本明細書では、「PLC」(Planar Lightwave Circuit)ともいう)が知られている。PLCは低損失、高信頼性、および高い設計自由度といった優れた特徴を有し、複合機能一体集積のプラットフォームとして有望である。
実際に伝送端局における光受信装置にはPDなどの受光素子からなる光モジュールや、レーザーダイオード(本明細書では、「LD」ともいう)などの発光素子と、合分波器、分岐・結合器、光変調器などの機能素子が形成されたPLCとが光結合により実装されている。
また、例えば、波長分割多重伝送方式におけるノード装置においては、PLC中の複数の光導波路についての光強度を監視するために、多数のPDが集積化されて実装されている。
光導波路と受光素子の光結合を可能とする構造として、図1に示すようなヘテロジニアス技術を用いたPLC上にPDが集積した構造が提案されている(非特許文献1および非特許文献2を参照)。図1は、従来技術に係る、光を反射してPDに結合させるミラーを備えた構造を示す図である。
図1に示す構造は、Si基板12と、Si基板12上の光導波路17(光導波路17は、下部クラッド14−1と、コア部16と、上部クラッド14−2とから構成される)と、光導波路17端に設けられたミラー18と、光導波路17上に設置されたPD22とから構成される。コア16を伝搬する光は、ミラー18で反射されて光路を変換され、PD22に結合する。結合した光は、PD22で電気信号に変換される。
図2は、図1に示した構造の作製プロセスを説明するためのフロー図である。最初に、プラットフォームとなるPLCを作製後、接着層を介してエピタキシャル層を形成したInP基板をPLCにボンディング、研磨・ウエットエッチングし、InP基板のみを除去する。接合されたエピタキシャル層を、フォトリソグラフィーおよびエッチングで加工することで、PLC上にPDを作製する。PLC・PD光結合ミラーは、斜めドライエッチング後、アルミ蒸着により作製される。
上述したように、光機能素子の分野において、光機能素子を作製する際に、光回路基板であるSi基板と機能素子基板であるInP基板とを貼り付けることが知られている。光機能素子のなかには、作製する際に、InP基板をSi基板の所定の位置に精度良く貼り合わせたうえで加工することが必要な光機能素子が存在する。
図3に、従来からの方法であるInP基板をSi基板の所定の位置に精度良く貼り合わせるプロセス例を説明するためのフロー図を示す。
まず、InPウエハ30を用意する。InPウエハ30には、InPウエハ30の結晶方位を示すオリエンテーションフラット32(本明細書では、「オリフラ」ともいう:Orientation Flat)が形成されている。オリフラ32は、InPウエハ30の結晶方位と平行になるように形成される。オリフラ32は、InPウエハ30の結晶方位が視認できるようにするために形成される。オリフラ32は、砥石を使用してInPウエハ30を研削加工することにより形成される。オリフラ32の製造誤差は、−1度〜+1度である。オリフラ32を形成したInPウエハ30に対し、露光装置を用いてフォトマーカ34を形成する。露光装置は、オリフラ32を検出し、検出したオリフラ32を基準に、フォトマーカ34を形成する。露光装置による、フォトマーカ34の製造誤差は、−1度〜+1度である(図3中のステップ1)。
次に、Siウエハ36を用意する。Siウエハ36には、Siウエハ36の結晶方位を示すオリフラ38が形成されている。オリフラ38は、Siウエハ36の結晶方位と垂直になるように形成される。オリフラ38は、Siウエハ36の結晶方位が視認できるようにするために形成される。オリフラ38は、砥石を使用してSiウエハ36を研削加工することにより形成される。オリフラ38の製造誤差は、−1度〜+1度である。オリフラ38を形成したSiウエハ36に対し、露光装置を用いてフォトマーカ40を形成する。露光装置は、オリフラ38を検出し、検出したオリフラ38を基準に、フォトマーカ40を形成する。露光装置による、フォトマーカ40の製造誤差は、−1度〜+1度である(図3中のステップ2)。
次に、フォトマーカ40を形成したSiウエハ36と、フォトマーカ34を形成したInPウエハ30とを、接着層を介して貼り合わせる(図3中のステップ3)。
図3に示したように、光回路基板上の任意の位置に、機能素子基板を樹脂系接着剤にて貼り合わせた後、機能素子基板を加工して機能素子を任意かつ複数の位置に作製する。例として、貼り合わせた光回路基板と機能素子基板とを2枚まとめて劈開すること、あるいは、2枚まとめて研削することにより、現れた面を半導体レーザの出射面またはミラー面として利用すること等が考えられる。
しかしながら、従来方法では、機能素子基板を加工して機能素子を任意かつ複数の位置に作製するとき、機能素子の結晶面方位が揃わないことに起因して、結晶面方位に依存した加工工程における均一性が劣化するという問題があった。
具体的には、レーザの出射面またはミラー面を劈開または研削によって形成する際に、光回路基板の結晶面方位の影響を受けて、良好な特性を持つ面を形成できないという問題があった。
この問題を、図3に示した例を用いてさらに具体的に説明する。
ステップ3によって、貼り合わせたSiウエハ36と、InPウエハ30とを2枚まとめて劈開または研削し、現れた面を半導体レーザの出射面として利用する場合、面が綺麗に現れるためには、Si(100)面を上面とするSiウエハ36の面方位〈100〉方向または〈010〉方向と、InP(100)面を上面とするInPウエハ30の面方位〈01−1〉方向または〈011〉方向とが一致する必要がある。
ところが、図3に示した貼り合わせのプロセスでは、ウエハ貼り合わせの際に−4度〜+4度の誤差が生じるため、ウエハを正確な位置に貼り付けることができない。なお、この−4度〜+4度の誤差の内訳は、(1)オリフラ32製造の際の製造誤差−1度〜+1度と、(2)マーカ34製造の際の製造誤差−1度〜+1度と、(3)オリフラ38製造の際の製造誤差−1度〜+1度と、(4)マーカ40製造の際の製造誤差−1度〜+1度とである。
このように、図3に示すような、光学式マーカによるフォトリソプロセスを用いて、面方位合わせを行った場合、−4度〜+4度の誤差が発生する恐れがある。従って、位置合わせ・貼り合わせた後に、ウエハを2枚まとめて劈開または研削したときに、綺麗な面が出ないという問題があった。
また、機能素子部のメサエッチング工程時に、メサ形状が不均一になるという問題もあった。
倉田優生、那須悠介、田村宗久、村本好史、横山春喜,"ヘテロジニアス技術による高速InP-PD集積型石英系PLCデバイス", 信ソ会,2011, C-3-33 (2011) Kurata, Yu; Nasu, Yusuke; Tamura, Munehisa; Yokoyama, Haruki; Muramoto, Yoshifumi, "Heterogeneous Integration of High-Speed InP PDs on Silica-Based Planar Lightwave Circuit Platform", Proc. ECOC2011, Th.12, LeSaleve.5, (2011)
本発明は、上記問題を鑑みてなされたものであり、光回路基板の結晶面方位と機能素子基板の結晶面方位とを高精度に合わせて光機能素子を作製する方法を提供することを目的とする。
本発明は、Si基板と、InP基板とを貼り合わせる方法であって、Si基板に、劈開によりSi劈開面を形成するステップと、Si劈開面を基準に、Si基板上に留め部を形成するステップであって、留め部は、Si劈開面と平行および/または垂直な面を持つ、留め部を形成するステップと、InP基板に、劈開によりInP劈開面を形成するステップと、留め部が持つSi劈開面と平行および/または垂直な面と、InP劈開面とが接するようにすることにより、Si基板と、InP基板との位置合わせを行うステップとを備えたことを特徴とする。
本発明により、光回路基板の結晶面方位と機能素子基板の結晶面方位とを高精度に合わせて光機能素子を作製することができる。
従来技術に係る、光を反射してPDに結合させるミラーを備えた構造を説明する図である。 図1に示した構造の作製プロセスを説明するためのフロー図である。 従来技術に係るInP基板をSi基板の所定の位置に精度良く貼り合わせるプロセス例を説明するためのフロー図である。 本発明の第1の実施形態に係るInP基板をSi基板の所定の位置に精度良く貼り合わせるプロセス例を説明するためのフロー図である。 本発明の第2の実施形態に係るInP基板をSi基板の所定の位置に精度良く貼り合わせる方法を説明するための図である。 本発明の第3の実施形態に係るInP基板をSi基板の所定の位置に精度良く貼り合わせる方法を説明するための図である。 本発明の第4の実施形態に係るInP基板をSi基板の所定の位置に精度良く貼り合わせる方法を説明するための図である。
以下、図面を参照しながら、本発明の実施形態を詳細に説明する。
(第1の実施形態)
図4に、本願発明に係る方法であるInP基板をSi基板の所定の位置に精度良く貼り合わせるプロセス例を説明するためのフロー図を示す。
まず、InPウエハ50を用意する。InPウエハ50には、オリフラは設けられていない。InPウエハ50を劈開し、劈開面52を形成する(図4中のステップ1)。
次に、Siウエハ54を用意する。Siウエハ54には、劈開により、劈開面56が形成される。劈開面56を形成したSiウエハ54に対し、露光装置を用いて、構造体58−1,58−2を形成する。構造体58−1,58−2は、劈開面56と垂直な面を持つように形成される。露光装置は、劈開面56を検出し、検出した劈開面56を基準に、構造体58−1,58−2を形成する。露光装置による、構造体58−1,58−2の製造誤差は、−1度〜+1度である(図4中のステップ2)。構造体は、縦横の長さは1mm程度以上であり、厚みは150μm程度以上である。構造体の材料としては、有機系のフォトレジストを使用した。構造体の材料として、ポリイミドを使用しても良い。また、Siウエハ54を削り込んで加工することにより、構造体を形成しても良い。
Siウエハ54に形成された構造体58−1,58−2は、後でInPウエハ50と位置合わせする際に使用されるものである。InPウエハ50を構造体58−1,58−2に押しつけることで、位置合わせを行う。本明細書では、構造体58−1,58−2を留め部58−1,58−2とも呼称する。
次に、留め部58−1,58−2を使用して、Siウエハ54と、InPウエハ50との位置合わせを行い、Siウエハ54と、InPウエハ50とを、接着層を介して貼り合わせる。この際、構造体58−1,58−2が持つ劈開面56と垂直な面が、InP基板50の劈開面52と接するように位置合わせされることに留意する。
図4に示すプロセスにより、Siウエハ54が劈開される方向とInPウエハ50が劈開される方向とを揃えて、劈開面方位合わせを行った場合、生じ得る誤差は、留め部58−1,58−2を形成する際の製造誤差−1度〜+1度だけである。従って、図3に示したプロセスを利用して劈開面方位合わせを行った場合と比較すると、より精度良く、SiウエハとInPウエハとの劈開面方位合わせをすることが可能である。よって、この後で、ウエハを2枚まとめて劈開したときに、綺麗な劈開面を出すことができる。
このように、本実施形態の特徴は、
・Siウエハを劈開し、Si劈開面を形成すること
・形成したSi劈開面を基準に、留め部を形成すること
・留め部は、Siウエハの劈開面と垂直な面を持つように形成されること
・InPウエハを劈開し、InP劈開面を形成すること
・留め部とInPウエハの劈開面とを合わせることにより、SiウエハとInPウエハとの位置合わせを行うこと
である。
(第2の実施形態)
上記、第1の実施形態では、SiウエハとInPウエハとを2枚まとめて劈開するときのSi劈開方向が、InP劈開方向〈011〉方向と平行になるように、SiウエハとInPウエハとの位置合わせを行った。
第2の実施形態では、SiウエハとInPウエハとを2枚まとめて劈開するときのSi劈開方向が、InP劈開方向〈011〉方向と垂直になるように、SiウエハとInPウエハとの位置合わせを行う。
図5は、第2の実施形態に係るInP基板をSi基板の所定の位置に精度良く貼り合わせる方法を説明するための図である。
図5に示すように、InPウエハ50には劈開面52が形成されていること、Siウエハ54には劈開面56が形成されていること、および劈開面56を基準に留め部58−1,58−2が形成されていることは、第1の実施形態と同じである。
しかし、留め部58−1,58−2が劈開面56と平行な面を持つように形成され、この平行な面とInPウエハ50の劈開面52とが接するようすることで、Siウエハ54とInPウエハ50との位置合わせをする点において、本実施形態は、第1の実施形態と相違する。
(第3の実施形態)
図6は、第3の実施形態に係るInP基板をSi基板の所定の位置に精度良く貼り合わせる方法を説明するための図である。第3の実施形態では、Siウエハ54と矩形のInPチップ基板60との間で位置合わせを行う。
Siウエハ54は、劈開により形成された劈開面56を有する。Siウエハ54は、劈開面56を基準にして形成された、留め部58−1,58−2,58−3を有する。留め部58−1,58−2は、劈開面56と平行な面を持つように形成される。留め部58−3は、劈開面56と垂直な面を持つように形成される。
矩形のInPチップ基板60は、劈開により形成された劈開面62,64を有する。劈開面62は、劈開面64と直行する。
留め部58−1,58−2が持つ劈開面56に対して平行な面と、矩形のInPチップ基板60の劈開面62とが接し、留め部58−3の劈開面56に対して垂直な面と、矩形のInPチップ基板60の劈開面64とが接するようにすることで、Siウエハ54と矩形のInPチップ基板60との間で位置合わせを行う。
(第4の実施形態)
図7は、第4の実施形態に係るInP基板をSi基板の所定の位置に精度良く貼り合わせる方法を説明するための図である。第4の実施形態では、Siウエハ54と矩形のInPチップ基板60との間で位置合わせを行う。
Siウエハ54は、劈開により形成された劈開面56を有する。Siウエハ54は、劈開面56を基準にして形成された、留め部58−1,58−2を有する。留め部58−1は、劈開面56と平行な面を持つように形成される。留め部58−2は、劈開面56と垂直な面を持つように形成される。
矩形のInPチップ基板60は、劈開により形成された劈開面62,64を有する。劈開面62は、劈開面64と直行する。
留め部58−1が持つ劈開面56に対して平行な面と、矩形のInPチップ基板60の劈開面62とが接し、留め部58−2が持つ劈開面56に対して垂直な面と、矩形のInPチップ基板60の劈開面64とが接するようにすることで、Siウエハ54と矩形のInPチップ基板60との間で位置合わせを行う。
12 Si基板
14 クラッド
14−1 下部クラッド
14−2 上部クラッド
16 コア
17 光導波路
18 ミラー
22 PD(フォトダイオード)
30 InPウエハ
32 オリフラ(オリエンテーションフラット)
34 フォトマーカ
36 Siウエハ
38 オリフラ
40 フォトマーカ
50 InPウエハ
52 劈開面
54 Siウエハ
56 劈開面
58−1,58−2,58−3 留め部(構造体)
60 InPチップ基板
62,64 劈開面

Claims (1)

  1. Si基板と、InP基板とを貼り合わせる方法であって、
    前記Si基板に、劈開によりSi劈開面を形成するステップと、
    前記Si劈開面を基準に、前記Si基板上に留め部を形成するステップであって、前記留め部は、前記Si劈開面と平行および/または垂直な面を持つ、留め部を形成するステップと、
    前記InP基板に、劈開によりInP劈開面を形成するステップと、
    前記留め部が持つ前記Si劈開面と平行および/または垂直な面と、前記InP劈開面とが接するようにすることにより、前記Si基板と、前記InP基板との位置合わせを行うステップと
    を備えたことを特徴とする、Si基板と、InP基板とを貼り合わせる方法。
JP2013062708A 2013-03-25 2013-03-25 光機能素子の作製方法 Expired - Fee Related JP5819874B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013062708A JP5819874B2 (ja) 2013-03-25 2013-03-25 光機能素子の作製方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013062708A JP5819874B2 (ja) 2013-03-25 2013-03-25 光機能素子の作製方法

Publications (2)

Publication Number Publication Date
JP2014186264A true JP2014186264A (ja) 2014-10-02
JP5819874B2 JP5819874B2 (ja) 2015-11-24

Family

ID=51833875

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013062708A Expired - Fee Related JP5819874B2 (ja) 2013-03-25 2013-03-25 光機能素子の作製方法

Country Status (1)

Country Link
JP (1) JP5819874B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021022660A (ja) * 2019-07-26 2021-02-18 Jx金属株式会社 リン化インジウム基板、及びリン化インジウム基板の製造方法
JP2021020844A (ja) * 2019-07-26 2021-02-18 Jx金属株式会社 リン化インジウム基板
JP2021020843A (ja) * 2019-07-26 2021-02-18 Jx金属株式会社 リン化インジウム基板
JP2021022659A (ja) * 2019-07-26 2021-02-18 Jx金属株式会社 リン化インジウム基板、及びリン化インジウム基板の製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0555143A (ja) * 1991-08-27 1993-03-05 Mitsubishi Electric Corp 円形ウエハ上の結晶成長方法
JPH0590117A (ja) * 1991-09-27 1993-04-09 Toshiba Corp 単結晶薄膜半導体装置
JPH06186447A (ja) * 1992-12-17 1994-07-08 Matsushita Electric Ind Co Ltd 半導体光導波路素子
JPH0997754A (ja) * 1995-09-29 1997-04-08 Hitachi Ltd 単結晶積層構造体の位置合わせ方法
JP2000277405A (ja) * 1999-03-29 2000-10-06 Meidensha Corp 半導体素子の製造方法
JP2009071183A (ja) * 2007-09-14 2009-04-02 Oki Semiconductor Co Ltd 半導体基板の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0555143A (ja) * 1991-08-27 1993-03-05 Mitsubishi Electric Corp 円形ウエハ上の結晶成長方法
JPH0590117A (ja) * 1991-09-27 1993-04-09 Toshiba Corp 単結晶薄膜半導体装置
JPH06186447A (ja) * 1992-12-17 1994-07-08 Matsushita Electric Ind Co Ltd 半導体光導波路素子
JPH0997754A (ja) * 1995-09-29 1997-04-08 Hitachi Ltd 単結晶積層構造体の位置合わせ方法
JP2000277405A (ja) * 1999-03-29 2000-10-06 Meidensha Corp 半導体素子の製造方法
JP2009071183A (ja) * 2007-09-14 2009-04-02 Oki Semiconductor Co Ltd 半導体基板の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021022660A (ja) * 2019-07-26 2021-02-18 Jx金属株式会社 リン化インジウム基板、及びリン化インジウム基板の製造方法
JP2021020844A (ja) * 2019-07-26 2021-02-18 Jx金属株式会社 リン化インジウム基板
JP2021020843A (ja) * 2019-07-26 2021-02-18 Jx金属株式会社 リン化インジウム基板
JP2021022659A (ja) * 2019-07-26 2021-02-18 Jx金属株式会社 リン化インジウム基板、及びリン化インジウム基板の製造方法
CN113692639A (zh) * 2019-07-26 2021-11-23 Jx金属株式会社 磷化铟基板以及磷化铟基板的制造方法

Also Published As

Publication number Publication date
JP5819874B2 (ja) 2015-11-24

Similar Documents

Publication Publication Date Title
US11256046B2 (en) Photonic interface for electronic circuit
CN102308236A (zh) 光波导和光波导模块
JP2014134689A (ja) 光モジュール
JP5819874B2 (ja) 光機能素子の作製方法
JP2014522000A (ja) 透明光インタポーザ
WO2019239839A1 (ja) 光ファイバ接続部品および光デバイスの作製方法
CN103270443B (zh) 光学模块及其制造方法
JP2014522999A (ja) 共通傾斜面を有する光インタポーザ
JP2009288614A (ja) 平面型光導波路アレイモジュールとその製造方法
JP5785139B2 (ja) 集積型光モジュール
JPH05304306A (ja) 電気・光モジュール及びその製造方法
JP6268918B2 (ja) 光ファイバ接続構造、光ファイバ接続方法、及び光モジュール
JP2006251046A (ja) 光導波路基板、光表面実装導波路素子およびそれらの製造方法
JP7138744B1 (ja) 光デバイス接続方法、光デバイス接続構造及び光デバイス接続システム
JP6427072B2 (ja) 光ファイバブロック
JP2006039255A (ja) 光結合装置及びその製造方法
JP5727538B2 (ja) 光導波路素子およびその製造方法
JPH11258455A (ja) 光導波路部品及びこれを用いた光導波路モジュール
US20130156394A1 (en) Optical communication module and method of manufacturing the same
JP2001154048A (ja) 双方向光モジュール
US20150212267A1 (en) Optical Assembly
JP6322059B2 (ja) 光デバイスの作製方法
JP5667649B2 (ja) 光デバイスの作製方法
JP2001141951A (ja) 光集積回路モジュールとその製造方法
JP2024066122A (ja) 光デバイス

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150217

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150218

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150417

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150929

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151001

R150 Certificate of patent or registration of utility model

Ref document number: 5819874

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees