JP2014185995A - 画素回路及び撮像素子 - Google Patents

Abstract

【課題】比較的強い信号成分に重畳された微弱な強度変化を精度よく検出すること。
【解決手段】この画素回路１は、互いに相補的なクロック信号Ｇ_１，Ｇ_２を受けて、外部からの光信号をクロック信号Ｇ_１，Ｇ_２に応じて電荷に変換して振り分けて、それぞれ、電流信号として検出する振り分け受光回路１３と、電流信号を受けるローパスフィルタ１５ａ，１５ｂと、クロック信号φ_１を受けて、ローパスフィルタ１５ａ，１５ｂの電圧出力を、それぞれ、クロック信号φ_１に同期したタイミングで電圧信号として検出するサンプリング回路１７ａ，１７ｂと、サンプリング回路１７ａ，１７ｂの検出した電圧信号の差分を積分して出力する積分回路１９とを備える。
【選択図】図２

Description

本発明は、観察対象物のイメージングを行うための画素回路、及びそれを含む撮像素子に関する。

近年、分子イメージングの分野において誘導ラマン散乱（ＳＲＳ：Stimulated Raman Scattering）顕微鏡が使用されている（下記非特許文献１参照。）。このＳＲＳ顕微鏡では、誘導ラマン散乱における励起光の強度変化量を検出してイメージングが行われる。詳細には、観測対象物を、異なる２つの波長（振動数ω_１，ω_２）の光で励起したときは、その振動数の差（ω_１−ω_２）が観測対象物内の分子の固有振動準位エネルギーに一致すると共鳴し、励起光を強度変調しておくとこの共鳴によって振動数ω_１で出力される出力光の強度に強度変調に応じた変化が生じる。その強度変化は、励起信号に比較して１０^−５〜１０^−４倍程度と極めて微弱であり、ＳＲＳ顕微鏡では大きな励起光成分の中のわずかな変化を検出する必要がある。従来のＳＲＳ顕微鏡では、イメージングデバイスとしてフォトダイオード等の１点の検出器が用いられる。

"誘導ラマン散乱顕微鏡−ＳＲＳ顕微鏡"［online］、株式会社光響（オプティペディア）、［平成２５年３月１５日検索］、インターネット＜URL：http://optipedia.info/microscopy/nonlinear/srs/principle-7/＞

しかしながら、従来のＳＲＳ顕微鏡等のような微弱な信号の変化を検出する装置においては、感度良く微弱な信号の変化を検出することが困難である。例えば、誘導ラマン散乱の検出においては、強度の比較的高い励起光成分に対して非常に微弱な信号成分が加わるために、信号検出をさらに困難なものとする。

そこで、本発明は、かかる課題に鑑みて為されたものであり、比較的強い信号成分に重畳された微弱な強度変化を精度よく検出することが可能な画素回路及び撮像素子を提供することを目的とする。

上記課題を解決するため、本発明の画素回路は、互いに相補的な第１及び第２のクロック信号を受けて、外部からの光信号を第１及び第２のクロック信号に応じて電荷に変換して振り分けて、それぞれ、第１及び第２の電流信号として検出する電荷振り分け部と、第１及び第２の電流信号を受ける第１及び第２のローパスフィルタと、第３のクロック信号を受けて、第１及び第２のローパスフィルタの電圧出力を、それぞれ、第３のクロック信号に同期したタイミングで第１及び第２の電圧信号として検出する第１及び第２のサンプリング回路と、第１及び第２のサンプリング回路の検出した第１及び第２の電圧信号の差分を積分して出力する積分回路と、を備える。

このような画素回路によれば、外部からの光信号に所定の周波数で強度変調が加えられている場合に、その強度変調の周波数に同期した第１及び第２のクロック信号が与えられることにより、電荷振り分け部によって強度変調に同期して電荷が振り分けられて第１及び第２の電流信号が検出される。そして、第１及び第２のローパスフィルタにより、第１及び第２の電流信号が電圧として出力され、第１及び第２のサンプリング回路により、第１及び第２のローパスフィルタの電圧出力がそれぞれ第３のクロック信号に同期してサンプリングされ、第１及び第２のサンプリング回路の出力電圧の差分が積分して出力される。これにより、強度の比較的高い光信号に微弱なレベルの強度変調が加えられていた場合であっても、その強度変調のレベルを精度よく検出することができる。

観察対象物を励起するための励起光源の光強度を基に第１及び第２のクロック信号の位相を調整する第１の位相調整回路と、光強度を基に第３のクロック信号の位相を調整する第２の位相調整回路と、をさらに備える、ことが好ましい。このような第１及び第２の位相調整回路を備えれば、光信号に加えられた強度変調に同期して電荷を振り分けて、振り分けられた電荷を基に第１及び第２の電圧信号の差分を積分して出力できる。その結果、光信号における強度変調のレベルを精度よく検出することができる。

また、光信号として、第１のレベルと第２のレベルとを所定の繰り返し周波数で繰り返すように変調された光信号を受け、第１の位相調整回路は、繰り返し周波数に同期するように、第１及び第２のクロック信号の位相を調整することが好ましい。この場合、光信号に加えられた強度変調に同期して電荷を振り分けて、振り分けられた電荷を基に第１及び第２の電圧信号の差分を積分して出力できる。その結果、光信号における強度変調のレベルを精度よく検出することができる。

また、電荷振り分け部は、光信号を電荷に変換する受光部を有し、電荷を２つの出力ノードに振り分ける半導体素子構造を有する、ことも好ましい。例えば、電荷振り分け部は、２つ以上の電極を含むフォトゲートを含む、ことでもよいし、電荷振り分け部は、受光部としての埋め込みフォトダイオードと、２つの転送ゲートとを含む、ことでもよいし、電荷振り分け部は、受光部としての埋め込みフォトダイオードと、埋め込みフォトダイオードの一部を形成する転送路を挟むように設けられた２以上のゲート電極とを含む、ことでもよい。この場合、電荷振り分け部を撮像素子等の半導体素子上に形成されるデバイスと組み合わせる際に、回路全体の小型化が容易になる。

さらに、第１及び第２のサンプリング回路は、それぞれ、第１及び第２のローパスフィルタの電圧出力をサンプリングするキャパシタを有する、ことも好ましい。このような構成を採れば、第１及び第２のサンプリング回路により、電荷振り分け部によって振り分けられた電荷を第３のクロック信号に同期したタイミングで検出することが可能になる。

またさらに、積分回路は、第１及び第２のサンプリング回路の出力に接続された全差動型増幅器と、全差動型増幅器の入出力間に接続された２つのキャパシタとを有する、ことも好ましい。かかる構成を採れば、第１及び第２のサンプリング回路で検出された２つの電圧信号の差分を２つのキャパシタに蓄積することにより検出することができる。

本発明の撮像素子は、１次元或いは２次元に配列された上述した画素回路と、画素からの信号を読み出す読み出し回路と、を備えることを特徴としている。このような撮像素子によれば、画素ごとに設けられた複数の画素回路によって検出された光信号における強度変調のレベルを、読み出し回路によって読み出すことができる。その結果、観察対象物からの光信号の強度変調の１次元及び２次元のレベル分布を精度よく検出することができる。

本発明によれば、比較的強い信号成分に重畳された微弱な強度変化を精度よく検出することができる。

本発明の好適な一実施形態に係る画素回路１を含む測定システム１００の概略構成を示すブロック図である。 図１の画素メイン回路３の概略構成を示すブロック図である。 （ａ）は、図２の振り分け受光回路１３の具体的構成を示す断面図、（ｂ），（ｃ）は、（ａ）の振り分け受光回路１３の断面方向のポテンシャル分布を示す図である。 （ａ）は、図２の振り分け受光回路１３の他の構成を示す断面図、（ｂ），（ｃ）は、（ａ）の振り分け受光回路１３の断面方向のポテンシャル分布を示す図である。 （ａ）は、図２の振り分け受光回路１３の他の構成を示す平面図、（ｂ），（ｃ）は、（ａ）の振り分け受光回路１３のＶ−Ｖ方向に沿ったポテンシャル分布を示す図である。 図２の画素メイン回路３の詳細構成を示す回路図である。 図６の画素メイン回路３のサンプリング動作と積分動作時の回路素子の接続状態を示す図である。 画素回路１を含む本実施形態の撮像素子２００の構成を示すブロック図である。 図１の測定システム１００で扱われる励起光及び観察対象の出力光の時間変化を示す図である。 図１の測定システム１００で扱われる各種信号の時間変化を示す図である。 画素回路１においてＳＲＳ信号を含まない出力光を受けた際の積分時間に対する差動出力間の電圧差のシミュレーション結果を示すグラフである。 画素回路１においてＳＲＳ信号を含む出力光を受けた際の積分時間に対する差動出力間の電圧差のシミュレーション結果を示すグラフである。 本発明の変形例に係る画素回路１Ａを含む測定システム１００Ａの概略構成を示すブロック図である。

以下、図面を参照しつつ本発明に係る画素回路及びそれを含む撮像素子の好適な実施形態について詳細に説明する。なお、図面の説明においては同一又は相当部分には同一符号を付し、重複する説明を省略する。また、各図面は説明用のために作成されたものであり、説明の対象部位を特に強調するように描かれている。そのため、図面における各部材の寸法比率は、必ずしも実際のものとは一致しない。

図１は、本発明の好適な一実施形態に係る画素回路１を含む測定システム１００の概略構成を示すブロック図である。この測定システム１００は、観察対象物Ｓを対象にしたＳＲＳイメージング等の分子イメージングに用いられ、観察対象物Ｓに励起光として所定周波数（例えば、８０ＭＨｚ）で変調されたレーザ光を照射する励起光源１０１と、光源１０１によって照射されたレーザ光の光路上に設けられて、レーザ光を観察対象物に透過させるハーフミラー１０２と、レーザ光によって励起された観察対象物Ｓからの出力光を受けて、その出力光を受光して電気信号を生成する画素回路１と、ハーフミラー１０２によって分岐されたレーザ光を間引きして電気信号に変換して画素回路１に向けて出力するパルスピッカー１０３とを含んで構成されている。なお、同図には簡略化のために１つの画素回路のみが図示されているが、測定システム１００には、後述するように複数の画素回路１を含む撮像素子が備えられている。

この測定システム１００の一部を構成する画素回路１は、観察対象物Ｓからの出力光を受光する画素メイン回路３と、パルスピッカー１０３から電気信号を受けて、その電気信号の遅延時間を調整する遅延回路５，７と、遅延回路７の入力側に挿入された分周器６と、遅延回路５によって遅延時間が調整された電気信号を基に、画素メイン回路３に供給するクロック信号Ｇ_１，Ｇ_２（第１及び第２のクロック信号）の位相を調整する位相調整回路９と、遅延回路５，７によって遅延時間が調整された電気信号を基に、画素メイン回路３に供給するクロック信号φ_１（第３のクロック信号）及びクロック信号φ_１ｄ，φ_２の位相を調整する位相調整回路１１とにより構成されている。これらの位相調整回路９，１１は、観察対象物Ｓを励起する励起光の強度変化を基に、クロック信号Ｇ_１，Ｇ_２，φ_１，φ_１ｄ，φ_２の位相を調整するための回路である。また、遅延回路５は、光源１０１からのレーザ光が観察対象物Ｓを透過して出力光として画素メイン回路３で受光される時間と、そのレーザ光の強度がパルスピッカー１０３を経由して位相調整回路９で検出されて、さらにクロック信号Ｇ_１，Ｇ_２が画素メイン回路３に与えられるまでの時間との差を吸収するために設けられる。さらに、遅延回路７は、画素メイン回路３内でのクロック信号Ｇ_１，Ｇ_２による電荷の振り分けタイミングと、電荷の振り分けによって生じた電圧信号のサンプリングタイミングとの間での信号伝達時間を考慮した時間差を発生させるために設けられる。さらに、分周器６は、レーザ光の強度変調の周波数を１／ｎ（ｎは２以上の整数）にして電気信号を出力する。これらの遅延回路５，７、及び位相調整回路９，１１は、撮像素子内の複数の画素回路１毎に設けられることにより、画素ごとに異なる遅延時間の差を吸収可能なように構成される。

図２は、画素メイン回路３の概略構成を示すブロック図である。画素メイン回路３は、観察対象物Ｓからの出力光Ｏ_ｉｎを受けて電荷に変換して２つの電流信号を生成する振り分け受光回路（電荷振り分け部）１３と、振り分け受光回路１３から２つの電流信号をそれぞれ受けるローパスフィルタ１５ａ，１５ｂと、ローパスフィルタ１５ａ，１５ｂからの電圧出力をそれぞれサンプリングするサンプリング回路１７ａ，１７ｂと、サンプリング回路１７ａ，１７ｂによってサンプリングされた電圧信号の差分を積分して出力する積分回路１９とを備える。

振り分け受光回路１３は、半導体素子構造を有し、光Ｏ_ｉｎを電荷に変換する受光部を有し、その電荷を受光部から２つの出力ノードに振り分け可能な構成を有する。図３（ａ）には、振り分け受光回路１３の具体的構成を示す断面図を、図３（ｂ），（ｃ）には、この振り分け受光回路１３の断面方向のポテンシャル分布を示している。図３（ａ）に示す振り分け受光回路１３は、フォトゲートを利用した構造である。詳細には、振り分け受光回路１３は、ｐ型シリコン基板２１の上にｎ型層である埋め込みチャネル層２３が形成され、その埋め込みチャネル層２３の両端にｎ型層である蓄積ノード２５ａ，２５ｂが設けられ、さらに、埋め込みチャネル層２３上の蓄積ノード２５ａ，２５ｂ側に絶縁層２７を介してそれぞれゲート電極２９ａ，２９ｂが形成されている。これらの蓄積ノード２５ａ，２５ｂは、それぞれ、図２のローパスフィルタ１５ａ，１５ｂにそれぞれ接続され、蓄積ノード２５ａ，２５ｂのＰＮ接合容量は、図２のローパスフィルタ１５ａ，１５ｂの一部を構成するが、十分な容量を得るため、ローパスフィルタ１５ａ，１５ｂのキャパシタは、ＭＯＳ型のキャパシタ等を接続して構成することが好ましい。ｐ型シリコン基板２１と埋め込みチャネル層２３とで出力光Ｏ_ｉｎを電荷に変換する受光部が構成される。

このような振り分け受光回路１３の構成により、ゲート電極２９ａに高電圧がゲート電極２９ｂに低電圧が印加されると、図３（ｂ）に示すように、受光部において電位勾配が形成され、受光部に入射した光子ｈνによって生じた光電子（電荷）が埋め込みチャネル層２３内を蓄積ノード２５ａ側に転送されて蓄積ノード２５ａに蓄積される。一方、ゲート電極２９ｂに高電圧がゲート電極２９ａに低電圧が印加されると、図３（ｃ）に示すように、受光部に入射した光子ｈνによって生じた光電子（電荷）が埋め込みチャネル層２３内を蓄積ノード２５ｂ側に転送されて蓄積ノード２５ｂに蓄積される。従って、２つのゲート電極２９ａ，２９ｂに高電圧、低電圧を交互に与えることにより、発生した電荷を左右の蓄積ノード２５ａ，２５ｂに交互に転送して振り分けることができる。すなわち、ゲート電極２９ａ，２９ｂに互いに相補的なクロック信号Ｇ_１，Ｇ_２を受けることにより、光Ｏ_ｉｎをクロック信号Ｇ_１，Ｇ_２に応じて振り分けて２つの電流信号（第１及び第２の電流信号）として検出して、その２つの電流信号を蓄積ノード２５ａ，２５ｂに蓄積して２つの電圧信号として出力することができる。なお、埋め込みチャネル層２３上に形成されるゲート電極は２つには限定されず、３つ以上形成されていてもよい。

図４（ａ）には、振り分け受光回路１３の他の構成例を示す断面図を、図４（ｂ），（ｃ）には、この振り分け受光回路１３の断面方向のポテンシャル分布を示している。図４（ａ）に示す振り分け受光回路１３は、埋め込みフォトダイオードを利用した構造である。詳細には、振り分け受光回路１３は、ｐ型シリコン基板３１上にｎ型層である活性層３３が形成され、その活性層３３の表面に高濃度のｐ型層３５が形成され、その活性層３３の両端に高濃度のｎ型層である蓄積ノード３７ａ，３７ｂが設けられ、さらに、ｐ型シリコン基板３１の表面の活性層３３と蓄積ノード３７ａ，３７ｂとの間に、それぞれ、絶縁層３９を介してゲート電極（転送ゲート）４１ａ，４１ｂが形成されている。これらの蓄積ノード３７ａ，３７ｂは、それぞれ、図２のローパスフィルタ１５ａ，１５ｂにそれぞれ接続され、蓄積ノード３７ａ，３７ｂのＰＮ接合容量は、図２のローパスフィルタ１５ａ，１５ｂの一部を構成するが、十分な容量を得るため、ローパスフィルタ１５ａ，１５ｂのキャパシタは、ＭＯＳ型のキャパシタ等を接続して構成することが好ましい。ｐ型シリコン基板３１と活性層３３とｐ型層３５とで、出力光Ｏ_ｉｎを電荷に変換する受光部が構成される。

このような振り分け受光回路１３の構成によっても、ゲート電極４１ａに高電圧がゲート電極４１ｂに低電圧が印加されると、図４（ｂ）に示すように、受光部に入射した光子ｈνによって生じた光電子が埋め込みフォトダイオードから蓄積ノード３７ａ側に転送されて蓄積ノード３７ａに蓄積される。一方、ゲート電極４１ｂに高電圧がゲート電極４１ａに低電圧が印加されると、図４（ｃ）に示すように、受光部に入射した光子ｈνによって生じた光電子が埋め込みフォトダイオードから蓄積ノード３７ｂ側に転送されて蓄積ノード３７ｂに蓄積される。従って、ゲート電極４１ａ，４１ｂに互いに相補的なクロック信号Ｇ_１，Ｇ_２を受けることにより、光Ｏ_ｉｎをクロック信号Ｇ_１，Ｇ_２に応じて振り分けて２つの電流信号（第１及び第２の電流信号）として検出して、その２つの電流信号を蓄積ノード３７ａ，３７ｂに蓄積して２つの電圧信号として出力することができる。

図５（ａ）には、振り分け受光回路１３の他の構成例を示す平面図を、図５（ｂ），（ｃ）には、この振り分け受光回路１３のＶ−Ｖ線に沿った断面方向のポテンシャル分布を示している。図５（ａ）に示す振り分け受光回路１３は、埋め込みフォトダイオードを利用した構造である。詳細には、シリコン基板５１上に形成された埋め込みフォトダイオード５３と、その埋め込みフォトダイオード５３の両端に形成された蓄積ノード５５ａ，５５ｂとが設けられ、さらに、そのシリコン基板５１上において、蓄積ノード５５ａ側には埋め込みフォトダイオード５３の一部の転送路を挟み込むように一組のゲート電極５７ａが設けられ、蓄積ノード５５ｂ側には埋め込みフォトダイオード５３の一部の転送路を挟み込むように一組のゲート電極５７ｂが設けられている。これらの蓄積ノード５５ａ，５５ｂは、それぞれ、図２のローパスフィルタ１５ａ，１５ｂにそれぞれ接続され、蓄積ノード５５ａ，５５ｂのＰＮ接合容量は、図２のローパスフィルタ１５ａ，１５ｂの一部を構成するが、十分な容量を得るため、ローパスフィルタ１５ａ，１５ｂのキャパシタは、ＭＯＳ型のキャパシタ等を接続して構成することが好ましい。

このような振り分け受光回路１３の構成によっても、一組のゲート電極５７ａに高電圧が一組のゲート電極５７ｂに低電圧が印加されると、図５（ｂ）に示すように、受光部に入射した光子ｈνによって生じた光電子が埋め込みフォトダイオード５３から蓄積ノード５５ａ側に転送されて蓄積ノード５５ａに蓄積される。一方、一組のゲート電極５７ｂに高電圧が一組のゲート電極５７ａに低電圧が印加されると、図５（ｃ）に示すように、受光部に入射した光子ｈνによって生じた光電子が埋め込みフォトダイオード５３から蓄積ノード５５ｂ側に転送されて蓄積ノード５５ｂに蓄積される。従って、ゲート電極５７ａ，５７ｂに互いに相補的なクロック信号Ｇ_１，Ｇ_２を受けることにより、光Ｏ_ｉｎをクロック信号Ｇ_１，Ｇ_２に応じて振り分けて２つの電流信号（第１及び第２の電流信号）として検出して、その２つの電流信号を蓄積ノード５５ａ，５５ｂに蓄積して２つの電圧信号として出力することができる。

次に、図６を参照して、画素メイン回路３の回路構成について説明する。同図に示す画素メイン回路３の全ての回路素子は同一の半導体基板上に集積されている。また、同図においては、振り分け受光回路１３を、２つの電流源を１３ａ，１３ｂを含む等価回路で図示している。

画素メイン回路３のローパスフィルタ１５ａ，１５ｂは、それぞれ、キャパシタ６１及び抵抗素子６３の直列回路であり、振り分け受光回路１３の生成する電流信号Ｉ_ｉｎ，Ｉ_ｉｐの低域成分を通過させて電圧信号として出力する。サンプリング回路１７ａ，１７ｂは、それぞれ、ローパスフィルタ１５ａ，１５ｂの出力にスイッチＳＷ１ａ，ＳＷ１ｂを介して一端が接続され、他端がスイッチＳＷ２ａ，ＳＷ２ｂを介してバイアスされたキャパシタ６５ａ，６５ｂを含んでいる。さらに、これらのキャパシタ６５ａのローパスフィルタ１５ａ，１５ｂ側の端子はスイッチＳＷ３を介して互いに接続されている。これらのスイッチＳＷ１ａ，ＳＷ１ｂには、位相調整回路１１によってクロック信号φ_１ｄが与えられ、スイッチＳＷ２ａ，ＳＷ２ｂには、位相調整回路１１によってクロック信号φ_１が与えられ、スイッチＳＷ３には、位相調整回路１１によってクロック信号φ_２が与えられる。このような構成のサンプリング回路１７ａ，１７ｂは、ローパスフィルタ１５ａ，１５ｂの電圧出力を、クロック信号φ_１に同期したタイミングで２つの電圧信号Ｖ_１，Ｖ_２（第１及び第２の電圧信号）にサンプリングして検出する。

画素メイン回路３の積分回路１９は、全差動型オペアンプ（増幅器）６７を含む。さらに、積分回路１９は、この全差動型オペアンプ６７の一方の出力と反転入力との間に互いに並列に接続されたキャパシタ６９ａ及びスイッチＳＷ５ａと、全差動型オペアンプ６７の他方の出力と非反転入力との間に互いに並列に接続されたキャパシタ６９ｂ及びスイッチＳＷ５ｂと含んでいる。そして、全差動型オペアンプ６７の反転入力及び非反転入力は、それぞれ、スイッチＳＷ４ａ，ＳＷ４ｂを介してサンプリング回路１７ａ，１７ｂの出力が接続され、全差動型オペアンプ６７の出力が積分回路１９の差動出力とされる。これらのスイッチＳＷ４ａ，ＳＷ４ｂには、位相調整回路１１によってクロック信号φ_２が与えられ、スイッチＳＷ５ａ，ＳＷ５ｂには、位相調整回路１１から積分回路１９の出力をリセットするためのリセット信号ＲＴが与えられる。このような構成の積分回路１９によって、２つの電圧信号Ｖ_１，Ｖ_２の差分が積分されて差動出力として出力される。

図７を参照して、画素メイン回路３の動作を説明する。図７には、画素メイン回路３のサンプリング動作と積分動作時の回路素子の接続状態を示している。

まず、リセット信号ＲＴを“１”（オン）にして積分回路１９のキャパシタ６９ａ，６９ｂの蓄積電荷が初期化された後に、クロック信号φ_１ｄ，クロック信号φ_１が“１”（オン）にされて、図７（ａ）に示すような接続状態に設定される。そうすると、ローパスフィルタ１５ａ，１５ｂの電圧出力が、それぞれ、キャパシタ６５ａ，６５ｂによってアンプリングされる。その後、クロック信号φ_１ｄ，クロック信号φ_１が“０”（オフ）にされて、クロック信号φ_２が“１”（オン）にされることにより、図７（ｂ）に示すような接続状態に設定される。そうすると、積分回路１９の作用によって、キャパシタ６５ａ，６５ｂによってサンプリングされた２つの電圧信号Ｖ_１，Ｖ_２の差分に対応する電荷が、キャパシタ６９ａ，６９ｂに転送され蓄積される。この際には、ボトムプレートサンプリングを行うために、クロック信号φ_１ｄよりも先にクロック信号φ_１をオフするように設定され、クロック信号φ_１によりローパスフィルタ１５ａ，１５ｂの出力のサンプリングタイミングが決定される。これにより、積分回路１９の差動出力の電圧値は、電圧信号Ｖ_１，Ｖ_２の差分だけ上昇することになり、図７（ａ）と図７（ｂ）との動作を交互に繰り返すことにより、電圧信号Ｖ_１，Ｖ_２の差分が複数回積分された増幅電圧を得ることができる。

図８は、上述した画素回路１を含む本実施形態の撮像素子２００の構成を示すブロック図である。同図に示す撮像素子２００は、水平方向に６４個、垂直方向に８個で２次元に配列された画素回路１と、画素回路１からの水平方向の読み出し位置を制御する水平走査回路（読み出し回路）２０１と、水平走査回路２０１によって選択された画素回路１からの出力信号を読み出して多重化する多重化回路（読み出し回路）２０２と、多重化回路２０２の出力を増幅する出力バッファ２０３とにより構成される。なお、撮像素子２００に含まれる画素回路１の数は任意に設定でき、１次元的に配列された画素回路１によって構成されてもよい。

次に、上述した測定システム１００によるＳＲＳイメージングの原理について説明する。図９は、測定システム１００で扱われる励起光及び観察対象の出力光の時間変化を示す図である。また、図１０は、測定システム１００で扱われる各種信号の時間変化を示す図であり、（ａ）は、全体の光電流Ｉ_ｐの時間変化、（ｂ）は、クロック信号Ｇ_１，Ｇ_２の時間変化、（ｃ）及び（ｄ）は、振り分け後の光電流Ｉ_ｉｐ，Ｉ_ｉｎの時間変化、（ｅ）及び（ｆ）は、サンプリングされた電圧信号Ｖ_１，Ｖ_２の時間変化、（ｇ）は、クロック信号φ_１，φ_１ｄ，φ_２の時間変化をそれぞれ示している。

光源１０１から観察対象物Ｓに対して、図９（ａ）に示すような振動数ω_１を有する励起光と、図９（ｂ）に示すような振動数ω_２を有する強度変調されたストークス光とを合波して照射すると、画素回路１においては、図９（ｃ）に示すような振動数ω_１を有する強度変調された出力光が観察される。具体的には、この出力光は、第１のレベルと第２のレベルとをストークス光のオン／オフに同期した所定の繰り返し周波数で繰り返すような波形となる。出力光においては、強度変調の変化は励起信号に比べて１０^−５〜１０^−４程度倍程度と微弱なレベルとなり、ＳＲＳを検出するためには大きな励起光成分の中の僅かな変化を検出する必要がある。

画素回路１での出力光の受光により発生するトータルの光電流をＩ_ｐとする。これには、背景光成分である大きなオフセット電流Ｉ_ｂに、変調分に相当する微小な信号電流Ｉ_ｓが加わっている（図１０（ａ））。この信号電流Ｉ_ｓを取り出すために、２相のクロック信号Ｇ_１，Ｇ_２として、図１０（ｂ）に示すように、互いに相補的な光電流Ｉ_ｐの強度変調に同期したパルス信号が生成される。このときに、画素回路１で振り分けられる２つの電流Ｉ_ｉｐ，Ｉ_ｉｎ（図１０（ｃ），（ｄ））の平均電流Ｉ_ｉｐ０，Ｉ_ｉｎ０は、それぞれ、下記式のように計算される。
Ｉ_ｉｐ０＝Ｉ_ｂ／２＋Ｉ_ｓ／２
Ｉ_ｉｎ０＝Ｉ_ｂ／２
従って、画素回路１によって、両者の差；
Ｉ_ｉｐ０−Ｉ_ｉｎ０＝Ｉ_ｓ／２
が求められれば、ＳＲＳとして必要な信号電流が得られることになる。

画素回路１では、振り分け受光回路１３によって振り分けられた２つの電流信号が、ローパスフィルタ１５ａ，１５ｂに通されることにより、三角波状の電圧信号Ｖ_１，Ｖ_２に整形される（図１０（ｅ）、（ｆ））。ここでは、ローパスフィルタ１５ａ，１５ｂの抵抗素子６３の抵抗値をＲ、キャパシタ６１の容量をＣ_１としたときに、時定数ＲＣ_１は出力光の強度変調の周期Ｔに比べて十分大きく設定されている。このとき、三角波の振幅ΔＶ_ｐｐは、下記式；
ΔＶ_ｐｐ＝Ｉ_ｂＴ／４Ｃ_１
と計算される。一方、三角波の信号成分は、
Ｖ_ｓ＝Ｉ_ｓＲ／２
となり、両者の比は；
ΔＶ_ｐｐ／Ｖ_ｓ＝（Ｉ_ｂ／Ｉ_ｓ）×（Ｔ／２）／（Ｃ_１Ｒ）
と計算される。この計算結果より、ＳＲＳイメージングを実現する場合には、非常に大きな背景光中にある微弱な信号成分を検出し増幅する必要があることが理解できる。つまり、Ｉ_ｂがＩ_ｓに比べて非常に大きい。その結果、微弱な信号電圧Ｖ_ｓに対して背景光による大きな三角波状の妨害信号ΔＶ_ｐｐが混入し、信号成分の増幅が困難である。上記式から、時定数ＲＣ_１を強度変調の周期Ｔに比べて大きくすることでこの比を小さくすることができることが明らかではあるが、Ｉ_ｓがＩ_ｂの１０^−５〜１０^−４倍程度であるのに対して、回路の時定数をＴ／２の１０^４〜１０^５倍とするのは、単位画素回路の中に含められる抵抗とキャパシタの値の範囲を考えると困難を伴う。

そこで、画素回路１のサンプリング回路１７ａ，１７ｂにおいて、位相調整回路１１によってタイミング調整されたクロック信号φ_１，φ_１ｄ（図１０（ｇ））を受けて、電圧信号Ｖ_１，Ｖ_２をサンプリングするタイミングが調整されるとともに、積分回路１９によりそれらの電圧信号Ｖ_１，Ｖ_２の差分が積分されて出力される。このクロック信号φ_１，φ_１ｄのタイミングは、ＳＲＳ信号成分が含まれていない（強度変調が発生していない）出力光を受けた際に、電圧信号Ｖ_１，Ｖ_２の差がキャンセルされて０となるようなタイミングに同期するように調整される（図１０（ｅ））。これにより、ＳＲＳ信号成分を含む出力光を受けた際に、微小な信号電流Ｉ_ｓに対応する電圧を増幅して取り出すことができる。

図１１には、画素回路１においてＳＲＳ信号を含まない出力光を受けた際の積分時間に対する差動出力間の電圧差のシミュレーション結果を示している。ここでは、クロック信号φ_１，φ_１ｄのタイミングΔｔを様々変化させた場合を示している。この結果から、クロック信号φ_１，φ_１ｄのタイミングΔｔを調整してΔｔ＝-400psのとき、背景光成分が積分時間に対してほとんど変化していないことがわかる。一方、タイミングΔｔが20psずれると、約35msの積分時間で背景光成分が約１Vにまで大きくなっている。なお、このシミュレーションにおいては、背景光成分の振幅は100μA、ＳＲＳ信号はゼロとしている。

図１２には、画素回路１においてＳＲＳ信号を含む出力光を受けた際の積分時間に対する差動出力間の電圧差のシミュレーション結果を示している。このように、背景光成分が現れないように調整されたクロック信号φ_１，φ_１ｄにより、積分時間が長くなるにしたがって信号成分が線形に増加して変化していることがわかる。なお、このシミュレーションにおいては、背景光成分の振幅は100μAに対してＳＲＳ信号である信号電流Ｉ_ｓを0〜100nAに変化させている。

以上説明した画素回路１によれば、外部からの光信号Ｏ_ｉｎに所定の周波数で強度変調が加えられている場合に、その強度変調の周波数に同期したクロック信号Ｇ_１，Ｇ_２が与えられることにより、振り分け受光回路１３によって強度変調に同期して電荷が振り分けられて電流信号が検出される。そして、ローパスフィルタ１５ａ，１５ｂにより、それらの電流信号が電圧として出力され、サンプリング回路１７ａ，１７ｂにより、ローパスフィルタ１５ａ，１５ｂの電圧出力がそれぞれクロック信号φ１，φ_１ｄに同期してサンプリングされ、サンプリング回路１７ａ，１７ｂの出力電圧の差分が積分して出力される。これにより、強度の比較的高い光信号に微弱なレベルの強度変調が加えられていた場合であっても、その強度変調のレベルを精度よく検出することができる。

また、遅延回路５，７及び位相調整回路９，１１を備えることにより、光信号に加えられた強度変調に同期して電荷を振り分けて、振り分けられた電荷を基にＳＲＳ信号等の信号成分のみを取り出して電圧信号の差分を積分して出力できる。その結果、光信号における強度変調のレベルを精度よく検出することができる。

また、振り分け受光回路１３は半導体素子構造を有するので、振り分け受光回路１３を撮像素子等の半導体素子上に形成されるデバイスと組み合わせる際に、回路全体の小型化が容易になる。

なお、本発明は、上述した実施形態に限定されるものではない。例えば、図１３に示す本発明の変形例に係る測定システム１００Ａに示すように、画素回路１Ａの構成を変更してもよい。すなわち、図１に示した測定システム１００では、１画素ごとに遅延回路５，７、分周器６、位相調整回路９，１１を備えていたが、その一部或いは全体が複数の画素に対して共通に設けられてもよい。詳細には、図１３に示すように、遅延回路５，７、分周器６、及び位相調整回路９を、全体の複数の画素回路１Ａ、画素回路１Ａの行単位、或いは列単位に１組ずつ設けて、位相調整回路１１のみを各画素回路１Ａ毎に画素回路１Ａに含めて構成してもよい。このように構成すれば、複数の画素回路毎の大まかな遅延時間の調整を遅延回路５，７で行い、位相の微調整を位相調整回路１１で行うことができ、電圧信号Ｖ_１，Ｖ_２のサンプリングタイミングの最適化が可能になる。それとともに、画素回路全体の回路構成が簡素化される。

１…画素回路、３…画素メイン回路、５，７…遅延回路、９，１１…位相調整回路、１３…振り分け受光回路（電荷振り分け部）、１５ａ，１５ｂ…ローパスフィルタ、１７ａ，１７ｂ…サンプリング回路、１９…積分回路、２１，３１…ｐ型シリコン基板（受光部）、２３…埋め込みチャネル層（受光部）、２５ａ，２５ｂ，３７ａ，３７ｂ，５５ａ，５５ｂ…蓄積ノード（出力ノード）、２９ａ，２９ｂ…ゲート電極（フォトゲート）、３３…活性層（受光部）、３５…ｐ型層（受光部）、４１ａ，４１ｂ…ゲート電極（転送ゲート）、５３…埋め込みフォトダイオード、５７ａ，５７ｂ…ゲート電極、６１…キャパシタ、６５ａ，６５ｂ…キャパシタ、６７…全差動型オペアンプ（全差動型増幅器）、６９ａ，６９ｂ…キャパシタ、２００…撮像素子、２０１…水平走査回路（読み出し回路）、２０２…多重化回路（読み出し回路）、Ｓ…観察対象物。

Claims (10)

1. 互いに相補的な第１及び第２のクロック信号を受けて、外部からの光信号を前記第１及び第２のクロック信号に応じて電荷に変換して振り分けて、それぞれ、第１及び第２の電流信号として検出する電荷振り分け部と、
   前記第１及び第２の電流信号を受ける第１及び第２のローパスフィルタと、
   第３のクロック信号を受けて、前記第１及び第２のローパスフィルタの電圧出力を、それぞれ、前記第３のクロック信号に同期したタイミングで第１及び第２の電圧信号として検出する第１及び第２のサンプリング回路と、
   前記第１及び第２のサンプリング回路の検出した前記第１及び第２の電圧信号の差分を積分して出力する積分回路と、
   を備えることを特徴とする画素回路。
2. 観察対象物を励起するための励起光源の光強度を基に前記第１及び第２のクロック信号の位相を調整する第１の位相調整回路と、
   前記光強度を基に前記第３のクロック信号の位相を調整する第２の位相調整回路と、
   をさらに備えることを特徴とする請求項１記載の画素回路。
3. 前記光信号として、第１のレベルと第２のレベルとを所定の繰り返し周波数で繰り返すように変調された光信号を受け、
   前記第１の位相調整回路は、前記繰り返し周波数に同期するように、前記第１及び第２のクロック信号の位相を調整することを特徴とする請求項２記載の画素回路。
4. 前記電荷振り分け部は、前記光信号を電荷に変換する受光部を有し、前記電荷を２つの出力ノードに振り分ける半導体素子構造を有する、
   ことを特徴とする請求項１〜３のいずれか１項に記載の画素回路。
5. 前記第１及び第２のサンプリング回路は、それぞれ、前記第１及び第２のローパスフィルタの電圧出力をサンプリングするキャパシタを有する、
   ことを特徴とする請求項１〜４のいずれか１項に記載の画素回路。
6. 前記積分回路は、前記第１及び第２のサンプリング回路の出力に接続された全差動型増幅器と、前記全差動型増幅器の入出力間に接続された２つのキャパシタとを有する、
   ことを特徴とする請求項１〜５のいずれか１項に記載の画素回路。
7. 前記電荷振り分け部は、２つ以上の電極を含むフォトゲートを含む、
   ことを特徴とする請求項４記載の画素回路。
8. 前記電荷振り分け部は、
   前記受光部としての埋め込みフォトダイオードと、
   ２つの転送ゲートとを含む、
   ことを特徴とする請求項４記載の画素回路。
9. 前記電荷振り分け部は、
   前記受光部としての埋め込みフォトダイオードと、
   前記埋め込みフォトダイオードの一部を形成する転送路を挟むように設けられた２以上のゲート電極とを含む、
   ことを特徴とする請求項４記載の画素回路。
10. １次元或いは２次元に配列された請求項１〜９のいずれか１項に記載の画素回路と、
    前記画素からの信号を読み出す読み出し回路と、
    を備えることを特徴とする撮像素子。

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