JP2014135385A - 配線構造、配線の形成方法及び再構築ウェーハ - Google Patents

配線構造、配線の形成方法及び再構築ウェーハ Download PDF

Info

Publication number
JP2014135385A
JP2014135385A JP2013002618A JP2013002618A JP2014135385A JP 2014135385 A JP2014135385 A JP 2014135385A JP 2013002618 A JP2013002618 A JP 2013002618A JP 2013002618 A JP2013002618 A JP 2013002618A JP 2014135385 A JP2014135385 A JP 2014135385A
Authority
JP
Japan
Prior art keywords
wiring
adhesion layer
layer
plating
wiring structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013002618A
Other languages
English (en)
Inventor
Akira Tsuchide
暁 土手
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2013002618A priority Critical patent/JP2014135385A/ja
Publication of JP2014135385A publication Critical patent/JP2014135385A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Manufacturing Of Printed Circuit Boards (AREA)

Abstract

【課題】 配線構造、配線の形成方法及び再構築ウェーハに関し、導電性残渣に影響されない信頼性の高い微細配線構造を提供する。
【解決手段】 絶縁膜上に密着層及びめっきシード層を介してCuを最大成分とするCu系配線を電解めっきにより形成したのち、めっきシード層を除去する工程で発生した導電性残渣を、密着層の露出部を酸化する工程で酸化して、洗浄処理により除去する。
【選択図】図1

Description

本発明は、配線構造、配線の形成方法及び再構築ウェーハに関するものである。
近年、電子機器に対する小型化、高性能化及び低価格化等の要求に伴い、半導体チップの微細化や多端子化とともに、半導体チップを搭載する回路基板の微細化、多層化、及び回路基板上での電子部品の高密度実装化が進められている。そのため、半導体チップの多端子化、これら端子の狭ピッチ化に伴い、多層回路基板にも微細配線化が求められている。
また、回路基板においても品種の多様化、複雑化が進み、擬似SoC(System on Chip)技術に代表される様な、性質の異なる複数の半導体Chipを樹脂で封止して形成した基板を用いて一体回路形成を行う手法も検討されてきている(例えば、特許文献2参照)。
図11は、擬似SoCの概念的要部断面図であり、性質の異なる半導体チップ71及び半導体チップ72を感光性絶縁膜75を介して半導体チップ71,72に設けたパッド73,74に対応するパターンを設けたガラス基板(図示は省略)に貼り付ける。次いで、モールド樹脂76でモールドしたのち、ガラス基板側から光を照射して感光性絶縁膜75を露光してパッド73,74に対するコンタクトホールを形成する。以降はプラグの形成、配線パターンの形成及び層間絶縁膜の形成を必要回数繰り返して多層配線構造77を形成し、最上層にパッド78,79を形成する。次いで、表面にソルダーレジスト80を設けた後、パッド78,79に対する開口部81,82を形成する。
このような、擬似SoCやプリント基板の高密度化に伴い配線の微細化が求められており、一般的にはSAP(Semi−Additive Process)と呼ばれる方法を用いてCu配線を形成することが行われている。特に,線幅が10μm程度以下の場合、樹脂中へCuが拡散すると配線抵抗の上昇や絶縁性の低下が無視できなくなる。
そこで、Cuの拡散を防止するために、Cu配線の表面にCoWPやNiP等の導電性の対Cu拡散防止膜を無電解めっきによって形成する手法が行われている(例えば、特許文献3参照)。ここで、図12及び図13を参照してこの事情を説明する。
図12及び図13は、従来の配線形成方法の説明図であり、まず、図12(a)に示すように、プラグ91を設けた樹脂層90上にスパッタ法を用いてTi密着層92及びCuめっきシード層93を順次形成する。次いで、図12(b)に示すように、レジストをパターニングしてめっきフレーム94を形成する。次いで、図12(c)に示すように、電解めっき法を用いてCuめっき層95を析出させたのち、図12(d)に示すように、めっきフレーム94を除去する。
次いで、図13(e)に示すように、硫酸系エッチング液を用いてCuめっきシード層93の露出部を除去することにより、Cuめっき層とCuめっきシード層からなるCu配線96を形成する。次いで、図13(f)に示すように、フッ酸系エッチング液を用いてTi密着層92の露出部をエッチング除去する。次いで、図13(g)に示すように、置換反応によりCu配線96の表面に選択的にPd触媒を付着させたのち、無電解めっきで対Cu拡散防止膜97を形成する。なお、対Cu拡散防止膜97としてはCoWP,CoWB,NiP等を用いる。以降は、層間絶縁膜の形成、プラグの形成及び配線の形成を必要とする層数分だけ繰り返す。なお、密着層を設けずにめっきシード層を形成する場合には、Pdを付着させてこのPdを触媒核として無電解めっきにより形成しても良い。
特開2009−064954号公報 特開2009−170492号公報 特開2012−015405号公報
SAP方式では、上述のように、Cuのめっき及びめっきフレームのシード層及び密着層を除去して、配線を電気的に分離する必要があり、このシード層を除去する手段として、ウェットエッチングやドライエッチング等が用いられる。この時、めっき部分からCuが飛散するなどにより、樹脂層90の表面にCu等の残渣が付着する場合があり、この残渣が配線間のリークや信頼性不良の問題となるので、この事情を図14を参照して説明する。
図14は従来のSAP方式の問題点の説明図であり、図14(a)に示すように、Cuシード層の除去工程において、配線層間にCu等の残渣98が除去しきれずに樹脂層90の表面に残留する場合がある。
この状態でTi密着層92のエッチング除去を行った場合、図14(b)に示すように、残渣98がエッチングマスクとして作用して、Ti密着層の一部も残留することがある。次いで、図14(c)に示すように、対Cu拡散防止層97を無電解めっきで形成した場合、残渣98の表面にもめっき膜99が形成される。
このようなめっき膜99は、樹脂層90上での異常析出とみなされ、このようなめっき膜99は導電性であるので、配線間リークや信頼性不良の原因となる。なお、Ti密着層を設けない場合にも、めっきに由来するCuの残渣やPd触媒に由来する残渣が発生する。
したがって、配線構造、配線の形成方法及び再構築ウェーハにおいて、導電性残渣に影響されない信頼性の高い微細配線構造を提供することを目的とする。
開示する一観点からは、絶縁膜と、前記絶縁膜上に密着層を介して設けられたCuを最大成分とするCu系配線と前記Cu系配線の間の前記絶縁膜上に設けられた前記密着層の自己酸化物からなる酸化物層と、前記密着層と接する面以外の前記Cu系配線の表面に設けられたCuに対する拡散防止膜とを有することを特徴とする配線構造が提供される。
また、開示する別の観点からは、絶縁膜上に密着層及びめっきシード層を介してCuを最大成分とするCu系配線を電解めっきにより形成する工程と、前記めっきシード層を除去する工程と、前記Cu系配線の露出表面及び前記密着層の露出部を酸化する工程と、前記Cu系配線の露出表面に形成されたCu酸化物を除去する工程と、前記Cu系配線の露出表面にCuに対する拡散防止膜を選択成長する工程とを有することを特徴とする配線の形成方法が提供される。
また、開示するさらに別の観点からは、上述の配線構造と、前記配線構造で接続される複数の異種半導体チップとを備えたことを特徴とする再構築ウェーハが提供される。
開示の配線構造、配線の形成方法及び再構築ウェーハによれば、導電性残渣に影響されない信頼性の高い微細配線構造を提供することが可能になる。
本発明の実施の形態の配線構造の形成工程の説明図である。 本発明の実施例1の擬似SoCの製造工程の途中までの説明図である。 本発明の実施例1の擬似SoCの製造工程の図2以降の途中までの説明図である。 本発明の実施例1の擬似SoCの製造工程の図3以降の途中までの説明図である。 本発明の実施例1の擬似SoCの製造工程の図4以降の説明図である。 本発明の実施例1の擬似SoCの構造を示す概念的要部断面図である。 本発明の実施例2の多層配線基板の製造工程の途中までの説明図である。 本発明の実施例2の多層配線基板の製造工程の図7以降の途中までの説明図である。 本発明の実施例2の多層配線基板の製造工程の図8以降の説明図である。 本発明の実施例2の多層配線基板の構造を示す概念的要部断面図である。 擬似SoCの概念的要部断面図である。 従来の配線形成方法の途中までの説明図である。 従来の配線形成方法の図12以降の説明図である。 従来のSAP方式の問題点の説明図である。
ここで、図1を参照して、本発明の実施の形態の配線構造の形成方法を説明する。図1(a)に示すように、プラグ2を設けた絶縁膜1上に、密着層3を介してCuが最大成分となるCu系配線4を形成する。この時、Cuを主成分とする導電性残渣5も発生する。なお、この場合の密着層3は、樹脂等の絶縁膜と密着性の良好なTi,Al,Zrが望ましい。但し、これらの金属の酸化物は緻密で、ある程度酸化が進行すると酸素が中に侵入せずに酸化が停止するので、2nm乃至20nmの厚さが望ましい。なお、薄すぎると密着層としての機能が低下するとともに、Cuに対する拡散防止機能が低下する。また、Cu系配線は純Cuであっても良いし、AlやSiを含むCu合金でも良い。
次いで、図1(b)に示すように、密着層3の露出部を酸化して密着層3の自己酸化物からなる酸化物層6に変換することにより、Cu系配線同士を電気的に分離する。この時、Cu系配線4の表面にもCu酸化物7が形成されるとともに、導電性残渣5も酸化されて酸化物残渣8になる。なお、酸化条件は、酸素を含む雰囲気中での加熱工程、酸素を含む雰囲気中または酸化窒素雰囲気中でのプラズマ処理工程或いは過酸化水素を用いたウェット処理工程のいずれかを用いれば良い。
次いで、図1(c)に示すように、エッチング処理を行うと、Cu系配線4の表面に形成されたCu酸化物7と酸化物残渣8がエッチング除去される。この時、密着層の自己酸化物からなる酸化物層6はほとんどエッチングされることはない。なお、エッチング液としては、硫酸、硫酸−過酸化水素系エッチング液や過硫酸塩系エチング液等の硫酸系エッチング液或いは塩酸や酸化銅を溶かすことができる有機酸を用いれば良い。
次いで、図1(d)に示すように、Cu系配線4の表面にCuに対する拡散防止膜9を選択的に成長させる。なお、拡散防止膜9は、拡散防止性の良好なCoWP、CoWB、CoP、CoW、NiWP、NiWB、NiP或いはNiBを用いることが望ましく、これらの材料は無電解めっきが可能であるので、Pd置換を利用して選択成長させることができる。
このような配線構造は、再構成ウェーハを形成する際に樹脂モールドされた異種半導体チップ間を接続する配線構造、或いは、コア層の表側にSAP方式で形成する多層配線構造が典型的なものであるが、半導体装置の配線構造としても良い。なお、多層配線構造を形成するための層間絶縁膜としては、フェノール樹脂、エポキシ樹脂、ポリイミド、ポリアミド、オレフィン系樹脂等を用いれば良い。
このように、本発明の実施の形態においては、拡散防止膜を形成するまえに、酸化処理を行って、密着層の露出部を酸化して絶縁化しているので密着層の露出部のエッチング除去が不要になり、導電性残渣の発生を低減することができる。また、同時にCu系配線の形成工程にともなって発生する導電性残渣を酸化させているので、残渣を確実に除去することが可能になる。なお、仮に、残渣の除去が不十分であっても、酸化物であるので、無電解めっき層が堆積することがなく、したがって、配線間リークの原因となることがない。
次に、図2乃至図6を参照して、本発明の実施例1の擬似SoCの形成工程を説明する。まず、図2(a)に示すように、ガラス基板10上に、パッド22〜22を形成した複数の異種の半導体チップ211〜21を感光性絶縁膜23を利用して貼り付ける。ここでは、半導体チップ21〜21をそれぞれCPU、センサ、メモリとする。なお、ガラス基板10の背面にはパッド22〜22に対応する位置にマスクパターン11〜11を形成しておき、半導体チップ211〜21を貼り付ける際に、パッド22〜22との位置合わせをする。
次いで、図2(b)に示すように、半導体チップ21〜21をモールド樹脂24でモールドして、複数の異種の半導体チップ211〜21を一体化する。次いで、図2(c)に示すように、ガラス基板10の背面から光を照射して感光性絶縁膜23を露光する。
次いで、図3(d)に示すように、ガラス基板10を剥離した後、露光した感光性絶縁膜23を現像してビアホール25〜25を形成する。次いで、図3(e)に示すように、ビアホール25〜25を導電性ペーストで埋め込んでプラグ26〜26を形成する。
次いで、図3(f)に示すように、スパッタ法を用いて厚さが5nmのTi密着層27を形成したのち、厚さが100nmのCuめっきシード層28を形成する。なお、以下の工程の説明においては、プラグ以上の上層部の構成のみを拡大して図示する。
次いで、図4(g)に示すように、厚さが8μmの感光性レジストを塗布したのち、露光・現像することによって、めっきフレーム29を形成する。次いで、図4(h)に示すように、電解めっき法を用いて厚さが5μmのCuめっき層30を成長させる。
次いで、図4(i)に示すように、有機溶剤を用いてめっきフレーム29を剥離する。次いで、硫酸系エッチング液を用いてCuめっきシード層28の露出部を除去することによって、Cuめっき層30及びCuめっきシード層28からなるCu配線31を形成する。この時、除去されためっき成分に由来する残渣32が発生する。
次いで、図4(j)に示すように、200℃のO雰囲気中での1分間のプラズマ処理を行ってTi密着層27の露出表面を酸化して酸化Ti膜33に変換する。この時、Ti密着層27の厚さは5nmと薄いので内部まで全体が酸化することになる。また、このプラズマ処理工程において、Cu配線31の露出表面も酸化されてCu酸化膜34が形成されるとともに、残渣32も酸化されて酸化物残渣35になる。
次いで、図5(k)に示すように、10wt%の硫酸で1分間の洗浄を行ってCu酸化膜34とともに、酸化物残渣35を除去する。次いで、図5(l)に示すように、Pdイオンを含む中に浸漬することにより、Cu配線31の表面に置換反応によって触媒となるPdを付着させたのち、Pdを触媒とする無電解めっきを行うことにより、Cu配線31の表面に厚さが200nmのNiPからなる拡散防止膜36を選択成長させる。なお、酸化Ti膜33の表面ではPdの置換反応が起きないので、酸化Ti膜33の表面にNiP膜が成長することはない。
次いで、図5(m)に示すように、厚さが、10μmのフェノール樹脂を塗布したのち、固化することによって層間絶縁膜37を形成する。次いで、図5(n)に示すように、レーザ加工によって、拡散防止膜36に達するビアホールを形成したのち、ビアホールを導電性ペーストで埋め込んでプラグ38を形成する。
以降は、図3(f)乃至図5(m)に示した工程を必要とする層数分だけ繰り返して多層配線構造39を形成したのち、最上層のプラグに接続するパッド15を形成し、ソルダーレジスト16を設けることによって、図6に示す擬似SoCの基本構成が得られる。
このように、本発明の実施例1においては、擬似SoCの再配線構造を形成する際に、エッチング工程に伴うめっきに由来する導電性の残渣を一旦酸化した後に洗浄除去しているので、残渣を確実に除去することが可能になる。また、密着層のエッチング工程が不要になるので、残渣の発生を抑えることができる。なお、この実施例1においては、基板への貼り付けに感光性絶縁膜を用いて、そのまま層間絶縁膜として使用しているが、基板への貼り付けに非感光性絶縁膜を用いても良い。その場合には、モールド樹脂で半導体チップをモールドした後、非感光性絶縁膜を剥離して、新たに絶縁膜を設けて、ビアホールの形成工程から始めれば良い。
次に、図7乃至図9を参照して、本発明の実施例2の多層配線基板の製造方法を説明するが、説明を簡単にするためにコア基板の片側だけを示すが、実際にはコア基板の両側にSAP方式による配線構造の形成を行うものである。
まず、図7(a)に示すように、内部に配線構造を形成するとともに、表面に接続用のランド42を設けたコア基板41の表面に熱硬化性ポリイミド樹脂を塗布して硬化させて層間絶縁膜43としたのち、ランド42に達するビアホール44を形成する
次いで、図7(b)に示すように、スパッタ法を用いて厚さが5nmのAl密着層45と厚さが100nmのCuめっきシード層46を順次堆積させる。次いで、図7(c)に示すように、感光性レジストを塗布したのち、露光・現像してめっきフレーム47を形成する。次いで、図7(d)に示すように、電解めっき法を用いてCuめっき層48を形成する。
次いで、図8(e)に示すように、有機溶剤を用いてめっきフレーム47を剥離する。次いで、硫酸系エッチング液を用いてCuめっきシード層46の露出部を除去することによって、Cuめっきシード層46とCuめっき層48からなるCu配線49を形成する。この時、めっき成分に由来する残渣50が発生する。次いで、図8(f)に示すように、200℃のNO雰囲気中で1分間のプラズマ処理を行うことによって、Al密着層45の露出部を酸化してアルミナ膜51に変換する。この時、Cu配線49の表面も酸化されてCu酸化膜52が形成されるとともに、残渣50も酸化されて酸化物残渣53となる。
次いで、図8(g)に示すように、10wt%の硫酸で1分間の洗浄を行ってCu酸化膜52とともに、酸化物残渣53を除去する。次いで、図8(h)に示すように、Pdイオンを含む中に浸漬することにより、Cu配線49の表面に置換反応によって触媒となるPdを付着させたのち、Pdを触媒とする無電解めっきを行うことにより、Cu配線49の表面に厚さが200nmのCoWPからなる拡散防止膜54を選択成長させる。なお、アルミナ膜51の表面ではPdの置換反応が起きないので、アルミナ膜51の表面にCoWP膜が成長することはない。
次いで、図9(i)に示すように、再び、熱硬化性ポリイミド樹脂を塗布したのち、固化することによって層間絶縁膜55を形成する。次いで、レーザ加工によって、拡散防止膜52に達するビアホール56を形成する。
次いで、図9(j)に示すように、図7(b)乃至図8(h)に示した工程を繰り返すことによって、第2層目の配線構造を形成する。以降は、同様の工程を必要とする層数分だけ繰り返して多層配線構造57を形成したのち、最上層のプラグ58に接続するパッド59を形成し、ソルダーレジスト60を設けることによって、図10に示す多層配線基板の基本構成が得られる。
このように、本発明の実施例2においては、多層配線基板を形成する際に、エッチング工程に伴うめっきに由来する導電性の残渣を一旦酸化した後に洗浄除去しているので、残渣を確実に除去することが可能になる。また、密着層のエッチング工程が不要になるので、残渣の発生を抑えることができる。
ここで、実施例1乃至実施例4を含む本発明の実施の形態に関して、以下の付記を付す。
(付記1)絶縁膜と、前記絶縁膜上に密着層を介して設けられたCuを最大成分とするCu系配線と前記Cu系配線の間の前記絶縁膜上に設けられた前記密着層の自己酸化物からなる酸化物層と、前記密着層と接する面以外の前記Cu系配線の表面に設けられたCuに対する拡散防止膜とを有することを特徴とする配線構造。
(付記2)前記密着層とCu系配線との間にめっきシード層を有することを特徴とする付記1に記載の配線構造。
(付記3)前記密着層が、Ti、Al或いはZrのいずれかであることを特徴とする付記1または付記2に記載の配線構造。
(付記4)前記拡散防止膜が、CoWP、CoWB、CoP、CoW、NiWP、NiWB、NiP或いはNiBのいずれかであることを特徴とする付記1乃至付記3のいずれか1に記載の配線構造。
(付記5)絶縁膜上に密着層及びめっきシード層を介してCuを最大成分とするCu系配線を電解めっきにより形成する工程と、前記めっきシード層を除去する工程と、前記Cu系配線の露出表面及び前記密着層の露出部を酸化する工程と、前記Cu系配線の露出表面に形成されたCu酸化物を除去する工程と、前記Cu系配線の露出表面にCuに対する拡散防止膜を選択成長する工程とを有することを特徴とする配線の形成方法。
(付記6)前記Cu系配線の露出表面及び前記密着層の露出部を酸化する工程が、酸素を含む雰囲気中での加熱工程、酸素を含む雰囲気中または酸化窒素雰囲気中でのプラズマ処理工程或いは過酸化水素を用いたウェット処理工程のいずれかであることを特徴とする付記4に記載の配線の形成方法。
(付記7)付記1乃至付記4のいずれか1に記載の配線構造を備えたことを特徴とする多層配線基板。
(付記8)付記1乃至付記4のいずれか1に記載の配線構造と、前記配線構造で接続される複数の異種半導体チップとを備えたことを特徴とする再構築ウェーハ。
1 絶縁膜
2 プラグ
3 密着層
4 Cu系配線
5 導電性残渣
6 酸化物層
7 Cu酸化物
8 酸化物残渣
9 拡散防止膜
10 ガラス基板
11〜11 マスクパターン
21〜21 半導体チップ
15 パッド
16 ソルダーレジスト
22,22〜22 パッド
23 感光性絶縁膜
24 モールド樹脂
25〜25 ビアホール
26,26〜26 プラグ
27 Ti密着層
28,46 Cuめっきシード層
29,47 めっきフレーム
30,48 Cuめっき層
31,49 Cu配線
32,50 残渣
33 酸化Ti膜
34,52 Cu酸化膜
35,53 酸化物残渣
36,54 拡散防止膜
37 層間絶縁膜
38 プラグ
39,57 多層配線構造
41 コア基板
42 ランド
43,55 層間絶縁膜
44,56 ビアホール
45 Al密着層
51 アルミナ膜
58 プラグ
59 パッド
60 ソルダーレジスト
71,72 半導体チップ
73,74 パッド
75 モールド樹脂
76 感光性絶縁膜
77 多層配線構造
78,79 パッド
80 ソルダーレジスト
81,82 開口部
90 樹脂層
91 プラグ
92 Ti密着層
93 Cuめっきシード層
94 めっきフレーム
95 Cuめっき層
96 Cu配線
97 対Cu拡散防止膜
98 残渣
99 めっき膜

Claims (5)

  1. 絶縁膜と、
    前記絶縁膜上に密着層を介して設けられたCuを最大成分とするCu系配線と
    前記Cu系配線の間の前記絶縁膜上に設けられた前記密着層の自己酸化物からなる酸化物層と、
    前記密着層と接する面以外の前記Cu系配線の表面に設けられたCuに対する拡散防止膜と
    を有することを特徴とする配線構造。
  2. 前記密着層が、Ti、Al或いはZrのいずれかであることを特徴とする請求項1または請求項1に記載の配線構造。
  3. 前記拡散防止膜が、CoWP、CoWB、CoP、CoW、NiWP、NiWB、NiP或いはNiBのいずれかであることを特徴とする請求項1または請求項2に記載の配線構造。
  4. 絶縁膜上に密着層及びめっきシード層を介してCuを最大成分とするCu系配線を電解めっきにより形成する工程と、
    前記めっきシード層を除去する工程と、
    前記Cu系配線の露出表面及び前記密着層の露出部を酸化する工程と、
    前記Cu系配線の露出表面に形成されたCu酸化物を除去する工程と、
    前記Cu系配線の露出表面にCuに対する拡散防止膜を選択成長する工程と
    を有することを特徴とする配線の形成方法。
  5. 請求項1乃至請求項3のいずれか1項に記載の配線構造と、
    前記配線構造で接続される複数の異種半導体チップと
    を備えたことを特徴とする再構築ウェーハ。
JP2013002618A 2013-01-10 2013-01-10 配線構造、配線の形成方法及び再構築ウェーハ Pending JP2014135385A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013002618A JP2014135385A (ja) 2013-01-10 2013-01-10 配線構造、配線の形成方法及び再構築ウェーハ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013002618A JP2014135385A (ja) 2013-01-10 2013-01-10 配線構造、配線の形成方法及び再構築ウェーハ

Publications (1)

Publication Number Publication Date
JP2014135385A true JP2014135385A (ja) 2014-07-24

Family

ID=51413464

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013002618A Pending JP2014135385A (ja) 2013-01-10 2013-01-10 配線構造、配線の形成方法及び再構築ウェーハ

Country Status (1)

Country Link
JP (1) JP2014135385A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016032036A (ja) * 2014-07-29 2016-03-07 富士通セミコンダクター株式会社 半導体装置の製造方法
WO2021117341A1 (ja) * 2019-12-12 2021-06-17 Agc株式会社 積層基板、及びその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005317584A (ja) * 2004-04-27 2005-11-10 Ngk Spark Plug Co Ltd 薄膜基板およびその製造方法
WO2011080827A1 (ja) * 2009-12-28 2011-07-07 富士通株式会社 配線構造及びその形成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005317584A (ja) * 2004-04-27 2005-11-10 Ngk Spark Plug Co Ltd 薄膜基板およびその製造方法
WO2011080827A1 (ja) * 2009-12-28 2011-07-07 富士通株式会社 配線構造及びその形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016032036A (ja) * 2014-07-29 2016-03-07 富士通セミコンダクター株式会社 半導体装置の製造方法
WO2021117341A1 (ja) * 2019-12-12 2021-06-17 Agc株式会社 積層基板、及びその製造方法

Similar Documents

Publication Publication Date Title
JP4209178B2 (ja) 電子部品実装構造及びその製造方法
US7256495B2 (en) Package substrate manufactured using electrolytic leadless plating process, and method for manufacturing the same
US7030500B2 (en) Package substrate manufactured using electrolytic leadless plating process, and method for manufacturing the same
JP5602584B2 (ja) 配線基板及びその製造方法
US8127979B1 (en) Electrolytic depositon and via filling in coreless substrate processing
WO2014192270A1 (ja) 貫通電極付き配線基板、その製造方法及び半導体装置
KR101077380B1 (ko) 인쇄회로기판 및 그 제조방법
CN106941102B (zh) 封装衬底、其制造方法和包括该封装衬底的封装器件
JP2010238702A (ja) 半導体パッケージの製造方法および半導体パッケージ
US11246223B2 (en) Package apparatus
TWI533380B (zh) 封裝結構及其製作方法
US20200411362A1 (en) Method of manufacturing semiconductor package substrate and semiconductor package substrate manufactured using the same
KR20110042978A (ko) 인쇄회로기판 및 그 제조방법
JP2006019591A (ja) 配線基板の製造方法および配線基板
JP2014183127A (ja) 半導体装置およびその製造方法
JP2014135385A (ja) 配線構造、配線の形成方法及び再構築ウェーハ
JP2008288607A (ja) 電子部品実装構造の製造方法
JP2016092245A (ja) 電子デバイス装置及びその製造方法
KR100584966B1 (ko) 패키지 기판 및 그 제조 방법
JP2016213254A (ja) 配線構造及びその製造方法、並びに半導体装置
KR102141102B1 (ko) 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판
JP3874669B2 (ja) 配線基板の製造方法
JP2013084998A (ja) 半導体パッケージの製造方法および半導体パッケージ
JP2019062062A (ja) 配線基板、電子装置、及び、配線基板の製造方法
JP2019012771A (ja) 回路基板、電子装置、及び、回路基板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150903

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160707

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160719

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170214