JP2014106112A - 電圧変動検出回路及び半導体集積回路 - Google Patents

Abstract

【課題】電圧変動検出時の電圧の変動を検出する感度を上げることができる。
【解決手段】動作電圧生成部１２は検出対象の電圧（図１の例では配線ｖｄｄ（電源配線）と配線ｖｓｓ（接地線）との間の電位差（電源電圧））を下げて、発振回路１１の動作電圧を生成する。発振回路１１は、その動作電圧を受けて発振動作を行う。変動検出部１３は、発振回路１１の発振周波数を測定することで検出対象の電圧の変動を検出する。これにより、発振回路１１の発振周波数変動率が大きくなり、電圧変動検出時の電圧の変動を検出する感度を上げることができる。
【選択図】図１

Description

本発明は、電圧変動検出回路及び半導体集積回路に関する。

従来、半導体集積回路で発生するノイズの影響による電源電圧の変動を検出するために、発振回路（たとえば、リングオシレータ）を用いた手法があった。この手法では、電源電圧で駆動される発振回路の発振周波数を測定することで、電源電圧の変動の検出が行われる。

特開平８−１８３３９号公報 特開２０１０−１０３９７１号公報 特開平８−６８８１４号公報

発振回路を用いた従来の手法では、電源電圧の変動に対する発振周波数の変動が小さく、電圧センサとしての検出感度が小さいという問題があった。

発明の一観点によれば、動作電圧を受けて発振動作を行う発振回路と、検出対象の電圧を下げて前記動作電圧を生成する動作電圧生成部と、前記発振回路の発振周波数を測定することで前記電圧の変動を検出する変動検出部と、を有する電圧変動検出回路が提供される。

また、発明の一観点によれば、動作電圧を受けて発振動作を行う発振回路と、検出対象の電圧を下げて前記動作電圧を生成する動作電圧生成部と、前記発振回路の発振周波数を測定することで前記電圧の変動を検出する変動検出部と、を備えた電圧変動検出回路、を有する半導体集積回路が提供される。

開示の電圧変動検出回路及び半導体集積回路によれば、電圧の変動を検出する感度を上げることができる。

第１の実施の形態の半導体集積回路及び電圧変動検出回路の一例を示す図である。 第２の実施の形態の半導体集積回路及び電圧変動検出回路の一例を示す図である。 第２の実施の形態の電圧変動検出回路の１つ目の動作例を示すタイミングチャートである。 図３の一部を拡大した図である。 第２の実施の形態の電圧変動検出回路の２つ目の動作例を示すタイミングチャートである。 動作電圧生成部のＰＳＲＲの違いによる発振回路の動作電圧Ｖ_ＤＤＶの電源電圧Ｖ_ＤＤ依存性のシミュレーション結果例を示す図である。 動作電圧生成部の有無による発振回路の発振周波数ｆと発振周波数変動率λの電源電圧Ｖ_ＤＤ依存性のシミュレーション結果を示す図である。 第３の実施の形態の半導体集積回路及び電圧変動検出回路の一例を示す図である。 第３の実施の形態の電圧変動検出回路の動作例を示すタイミングチャートである。 動作電圧生成部のＰＳＲＲの違いによる発振回路の動作電圧Ｖ_ＣＣＶの電圧Ｖ_ＣＣ依存性のシミュレーション結果例を示す図である。 動作電圧生成部の有無による発振回路の発振周波数ｆと発振周波数変動率λの電圧Ｖ_ＣＣ依存性のシミュレーション結果を示す図である。 第４の実施の形態の半導体集積回路及び電圧変動検出回路の一例を示す図である。 第４の実施の形態の電圧変動検出回路の発振回路の動作電圧Ｖ_ＣＣＶの電圧Ｖ_ＣＣ依存性のシミュレーション結果例を示す図である。 動作電圧生成部の有無による発振回路の発振周波数ｆと発振周波数変動率λの電圧Ｖ_ＣＣ依存性のシミュレーション結果を示す図である。 第５の実施の形態の半導体集積回路及び電圧変動検出回路の一例を示す図である。 動作電圧生成部と発振回路を抵抗成分と容量成分で表した回路である。 電圧Ｖ_ＣＣと発振回路の動作電圧Ｖ_ＣＣＶの過渡応答の一例の様子を示す図である。 第６の実施の形態の半導体集積回路及び電圧変動検出回路の一例を示す図である。 発振回路に含まれるｐＭＯＳの一例を示す断面図である。 第６の実施の形態の電圧変動検出回路の発振回路の動作電圧Ｖ_ＣＣＶの電圧Ｖ_ＣＣ依存性のシミュレーション結果例を示す図である。 発振回路の発振周波数ｆと発振周波数変動率λの電圧Ｖ_ＣＣ依存性のシミュレーション結果を示す図である。 第７の実施の形態の半導体集積回路及び電圧変動検出回路の一例を示す図である。 第７の実施の形態の電圧変動検出回路の動作例を示すタイミングチャートである。 第８の実施の形態の半導体集積回路及び電圧変動検出回路の一例を示す図である。 第９の実施の形態の半導体集積回路及び電圧変動検出回路の一例を示す図である。 発振回路に含まれるｎＭＯＳの一例を示す断面図である。 第１０の実施の形態の半導体集積回路及び電圧変動検出回路の一例を示す図である。 第１０の実施の形態の電圧変動検出回路の動作例を示すタイミングチャートである。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の半導体集積回路及び電圧変動検出回路の一例を示す図である。

半導体集積回路１は、配線（電源配線）ｖｄｄ、配線（接地線）ｖｓｓと、電圧変動検出回路１０を有している。第１の実施の形態の半導体集積回路１の例では、配線ｖｄｄは電源電位となっており、配線ｖｓｓは基準電位（接地電位）となっているものとする。なお、波形ｗ１は、配線ｖｄｄに接続されたノイズ源ｎｓによる、電源電位の変化を示している。

第１の実施の形態の電圧変動検出回路１０は、配線ｖｄｄと配線ｖｓｓ間の電圧（電源電圧）の変動を検出するものであり、発振回路１１、動作電圧生成部１２、変動検出部１３、レベルシフタ１４を有している。

発振回路１１は、動作電圧生成部１２で生成される動作電圧を受けて発振動作を行う。発振回路１１の出力信号（発振信号）は、レベルシフタ１４を介して変動検出部１３に入力される。また、発振回路１１は、配線ｖｓｓに接続されている。発振回路１１は、たとえば、リングオシレータなどである。

動作電圧生成部１２は、検出対象の電圧を下げて発振回路１１とレベルシフタ１４の動作電圧を生成する。電圧変動検出回路１０の例では、検出対象の電圧は電源電圧である。動作電圧生成部１２は、配線ｖｄｄに接続されており、配線ｖｄｄの電位よりも低い電圧を生成し、その電圧を発振回路１１の動作電圧として、発振回路１１に供給する。このように動作電圧生成部１２は、電源電圧を下げる降圧回路として機能する。

なお、動作電圧生成部１２は、検出対象の電圧の変動に応じて変動する動作電圧を生成する。つまり、動作電圧生成部１２は、電源電圧の変動を、生成する発振回路１１の動作電圧に伝える。このため、動作電圧生成部１２は、ＰＳＲＲ（Power Supply Rejection Ratio）が小さいことが望ましい。電源電圧の変動が、発振回路１１の発振周波数に与える影響を大きくし、変動検出部１３での検出精度を上げるためである。また、ＰＳＲＲが小さいと、消費電力を小さくできる効果もある（詳細は後述の式（６）、（８）など参照）。本例の場合、ＰＳＲＲは、配線ｖｄｄの電位の変化／動作電圧の変化、で表される。ＰＳＲＲの小さい動作電圧生成部１２の例としては、自身のゲートとドレインが接続された（ダイオード接続された）ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）がある。

変動検出部１３は、レベルシフタ１４を介して送られてくる発振回路１１の出力信号（一例が波形ｗ２で示されている）を受け、発振回路１１の発振周波数を測定することで、電圧の変動を検出する。検出結果は、電圧変動検出回路１０の外に出力され、たとえば、半導体集積回路１の外部端子（図示せず）から出力される。変動検出部１３は、たとえば、単位時間内の波形ｗ２の立ち上がりエッジの個数をカウントし、その変化から、電圧の変動を検出する。たとえば、ノイズの影響により電圧が下がると、単位時間当たりのカウント数が小さくなる。

レベルシフタ１４は、発振回路１１の出力信号の振幅を、変動検出部１３の動作電圧の振幅に応じて調整する。第１の実施の形態の電圧変動検出回路１０の例では、変動検出部１３は、配線ｖｄｄの電位レベル（つまり電源電圧）で動作するものとしている。そのため、レベルシフタ１４は、配線ｖｄｄに接続されており、発振回路１１の降圧された出力信号の振幅を、配線ｖｄｄの電位レベルに変更する。これにより、変動検出部１３では、発振周波数を精度よく検出できる。なお、たとえば、変動検出部１３が、発振回路１１の出力信号の信号レベルでも動作するものであり、発振回路１１の出力信号を検出可能であれば、レベルシフタ１４はなくてもよい。

このような、電圧変動検出回路１０では、検出対象となる電圧を小さくした動作電圧で発振回路１１を動作させるため、発振回路１１の発振周波数変動率を大きくすることができる。発振周波数変動率は、電圧変動検出回路１０において電圧変動を検出できる感度となるため、発振周波数変動率を大きくすることで感度を上げられる。また、発振周波数変動率を大きくすることで、発振回路１１の消費電力が抑えられ、結果として、電圧変動検出回路１０及び半導体集積回路１の消費電力が抑えられる。

以下その理由を、数式を用いて説明する。
なお、以下の式（１）〜（７）では、発振回路１１の動作電圧が電源電圧Ｖ_DDであるとし、電源電圧Ｖ_DDの大きさと消費エネルギーＥ_totalの関係を説明する。

発振回路１１として、たとえば、リングオシレータを仮定すると、発振回路１１の発振周波数ｆ_roscは、たとえば、以下の式（１）で表される。

式（１）で、２Ｎ＋１は、発振回路１１に含まれるインバータ回路の段数、τは、インバータ回路の信号伝搬遅延である。一方、インバータ回路の信号伝搬遅延τは、以下の式（２）で表される。

式（２）で、βは、β＝μＣｏｘ（Ｗ／Ｌ）（μは電子の移動度、Ｃｏｘ，Ｗ，Ｌは、発振回路１１に用いられるトランジスタの単位面積当たりのゲート容量、ゲート幅、ゲート長）である。Ｋは比例係数、Ｖ_DDは電源電圧、Ｖ_thはトランジスタの閾値電圧、αは短チャネル効果に依存し経験的に与えられる値であり、１〜２程度の値となる。Ｃｉｎｖはインバータ回路１個当たりを駆動する時にみえる平均的な負荷容量である。
式（２）を式（１）に代入すると、以下の式（３）が導かれる。

式（３）を用いれば、電圧変動検出回路１０の消費エネルギーＥ_totalを、たとえば、以下の式（４）で表すことができる。

式（４）でＥ_rosc、Ｅ_counterは、それぞれ発振回路１１の消費エネルギーと変動検出部１３の消費エネルギーを示している。また、α_gateは変動検出部１３の動作率、ｎ_gateは変動検出部１３のゲート数、Ｃ_gateは、変動検出回路１３に含まれる論理ゲート回路１個当たりを駆動する時にみえる平均的な負荷容量を示している。Ｔ_measは測定時間を示している。

式（４）のように、消費エネルギーＥ_totalは、測定時間Ｔ_measに比例している。
一方で、発振周波数ｆ_roscと測定時間Ｔ_measと測定精度Ｓとの間には以下の式（５）で表される関係が成り立つ。

測定精度Ｓは、式（５）のように発振周波数ｆ_roscと測定時間Ｔ_measに比例する。変動検出部１３でカウンタを用いた場合には、たとえば、波形ｗ２の立ち上がりエッジのカウント値Ｃ_ountの電源電圧Ｖ_DDによる変動率（微分値）として定義される。λ（Ｖ_DD，Ｖ_th）は、感度（発振周波数変動率）である。式（４）と式（５）から、消費エネルギーＥ_totalと、測定精度Ｓ、発振周波数変動率λは、以下の式（６）のような関係が成り立つ。

式（６）のように、測定精度Ｓが一定の条件では、消費エネルギーＥ_totalは、発振周波数変動率λが大きいほど小さくなる。
ここで、発振周波数変動率λに着目して式（５）を変形すると、ある電源電圧Ｖ_DD、閾値電圧Ｖ_thのときの発振周波数変動率λ（Ｖ_DD，Ｖ_th）は、以下の式（７）のように表せる。

式（７）から、電源電圧Ｖ_DDを小さくするか閾値電圧Ｖ_thを大きくすれば、発振周波数変動率λ（Ｖ_DD，Ｖ_th）を大きくすることができる。
第１の実施の形態の電圧変動検出回路１０では、動作電圧生成部１２が、電源電圧Ｖ_DD（配線ｖｄｄと配線ｖｓｓとの間の電位差）を小さくして、発振回路１１の動作電圧とするため、発振回路１１の発振周波数変動率λを大きくできる。

そのため、式（６）から明らかなように、測定精度Ｓが一定の条件でも、電圧変動検出回路１０の消費エネルギーＥ_totalを小さくでき、消費電力の削減が可能となる。
なお、第１の実施の形態の電圧変動検出回路１０において、発振周波数変動率λは、以下の式（８）のように表すこともできる。

式（８）においてＶ_DDVは、動作電圧生成部１２において電源電圧Ｖ_DDが降圧されることにより生成された動作電圧である。電源電圧Ｖ_DDの変化分／動作電圧Ｖ_DDVの変化分が前述したＰＳＲＲである。式（８）から明らかなように、ＰＳＲＲを小さくすることでも、発振周波数変動率λを上げられ、電圧変動検出回路１０の消費エネルギーＥ_totalを小さくでき、消費電力の削減が可能となる。

また、式（４）に示したように、リングオシレータを用いた発振回路１１の消費電力は、インバータ回路の段数に比例するため（上記式（６）の測定時間Ｔ_measはインバータ回路の段数によって決まってくる）、消費電力を抑えたい場合は、インバータ回路の段数を減らせばよい。式（３）に示したように、インバータ回路の段数はインバータ回路の遅延時間に逆比例するから、消費電力を抑えるためには、インバータの遅延時間を大きくしてインバータ回路の段数を減らせばよい。インバータ回路の遅延時間は、発振回路の動作電圧を下げるか閾値電圧Ｖ_thを上昇させることで大きくすることができるため、上記の手法で、動作電圧を小さくできることで、消費電力を抑えることができる。

（第２の実施の形態）
図２は、第２の実施の形態の半導体集積回路及び電圧変動検出回路の一例を示す図である。

半導体集積回路１ａは、配線（電源配線）ｖｄｄ、配線（接地線）ｖｓｓと、電圧変動検出回路１０ａ、制御信号発生部２０、基準クロック発生部２１を有している。第２の実施の形態の半導体集積回路１ａの例でも、配線ｖｄｄは電源電位であり、配線ｖｓｓは基準電位（接地電位）であるものとする。

電圧変動検出回路１０ａは、発振回路１１ａ、動作電圧生成部１２ａ、変動検出部１３ａ、レベルシフタ１４ａを有している。
発振回路１１ａは、発振制御機能をもつリングオシレータとして機能し、ＮＡＮＤ回路１１１と複数のインバータ回路１１２を有している。ＮＡＮＤ回路１１１の一方の入力端子には、制御信号発生部２０からの制御信号が入力され、制御信号の値に応じてリングオシレータでの発振が制御される。図２では、図示の煩雑化を避けるためＮＡＮＤ回路１１１と一部のインバータ回路１１２を動作電圧生成部１２ａに接続しているが、ＮＡＮＤ回路１１１と各インバータ回路１１２には、動作電圧生成部１２ａで降圧された電源電圧が供給される。また、図示を省略しているが、ＮＡＮＤ回路１１１と各インバータ回路１１２には、配線ｖｓｓが接続されている。

このような発振回路１１ａは、制御信号が“１”のとき、動作電圧生成部１２ａで生成される動作電圧を受けて発振動作を行う。制御信号が“０”のときは、ＮＡＮＤ回路１１１の出力は“１”に固定されるため、発振動作は行われない。発振回路１１ａの発振周波数は、たとえば、インバータ回路１１２の段数により調整される。

なお、発振回路１１ａは、特にリングオシレータに限定されることはなく、動作電圧を受けて発振動作を行うものであればよい。
動作電圧生成部１２ａは、第２の実施の形態の電圧変動検出回路１０の例でも、配線ｖｄｄに接続されており、電源電圧を下げて、発振回路１１ａとレベルシフタ１４ａの動作電圧を生成する。第２の実施の形態の電圧変動検出回路１０ａの例では、動作電圧生成部１２ａは、電源電圧を下げる降圧回路として機能する。図２に示されているように、動作電圧生成部１２ａは、ダイオード接続されたｐチャネル型ＭＯＳＦＥＴ（以下ｐＭＯＳと略す）１２１を有している。ｐＭＯＳ１２１のソースは配線ｖｄｄに接続されており、ドレインは発振回路１１ａとレベルシフタ１４ａに接続されている。さらにｐＭＯＳ１２１のゲートは自身のドレインに接続されており、バックゲートは自身のソースに接続されている。

なお、動作電圧生成部１２ａは、ダイオード接続されたｎチャネル型ＭＯＳＦＥＴ（以下ｎＭＯＳと略す）であってもよい。その場合、ｎＭＯＳのドレインが配線ｖｄｄ及び自身のゲートに接続され、ソースが発振回路１１ａに接続される。

変動検出部１３ａは、カウンタ１３１、記憶部（以下、記憶部の一例としてレジスタとして説明する）１３２を有している。
カウンタ１３１は、発振回路１１ａの発振回数をカウントする。図２に示されているように、カウンタ１３１は、レベルシフタ１４ａを介して送られてくる発振回路１１ａの出力信号を端子ｃｃｌｋで受ける。そして、カウンタ１３１は、たとえば、一定期間内の出力信号の立ち上がりエッジの個数をカウントすることで、発振回数をカウント値として出力する。カウンタ１３１は、端子ｒｅｓｅｔで、基準クロック発生部２１で発生された基準クロック（たとえば、システムクロック）を受ける。そして、カウンタ１３１は、たとえば、基準クロックの立ち上がりを検出すると、カウント値を“０”にリセットする。つまり、一定期間（基準クロックの周期）ごとに、カウント値がリセットされる。

レジスタ１３２は、基準クロックに同期して、カウンタ１３１のカウント値を取り込む。また、レジスタ１３２は、取り込んだカウント値を出力する。
なお、変動検出部１３ａは、図２のようなものに特に限定されるものではなく、発振周波数の変動を検出できるようなものであればよい。

レベルシフタ１４ａは、発振回路１１ａの出力信号の振幅を、変動検出部１３ａの動作電圧の振幅に応じて調整する。第２の実施の形態の電圧変動検出回路１０ａの例でも、変動検出部１３ａは、配線ｖｄｄの電位レベルで動作するものとしている。そのため、レベルシフタ１４ａは、配線ｖｄｄに接続されており、発振回路１１ａの出力信号の信号レベルを、配線ｖｄｄの電位レベルに変更する。これにより、変動検出部１３ａでは、発振周波数を精度よく検出できる。なお、たとえば、変動検出部１３ａが、発振回路１１ａの出力信号の信号レベルでも動作するものであり、発振回路１１ａの出力信号を検出可能であれば、レベルシフタ１４ａはなくてもよい。

図３は、第２の実施の形態の電圧変動検出回路の１つ目の動作例を示すタイミングチャートである。
図３では、配線ｖｄｄと配線ｖｓｓ間の電位差、動作電圧生成部１２ａと発振回路１１ａ間を結ぶ配線ｖｄｄｖと配線ｖｓｓ間の電位差、制御信号発生部２０で発生される制御信号ｒｓｅｎの様子が示されている。さらに、カウンタ１３１の端子ｃｃｌｋの電位（レベルシフタ１４ａの出力信号の電位）、カウンタ１３１のカウント値Ｃ_ount、カウンタ１３１の端子ｒｃｌｋの電位（基準クロックの電位）、レジスタ１３２の値が示されている。なお、カウント値Ｃ_ountの値の例については、細かくなりすぎるため、図３では図示を省略している。

制御信号ｒｓｅｎがＬ（Low）レベルのときは、発振回路１１ａは発振せず、端子ｃｃｌｋの電位はＨレベルに固定されている。そのため、カウント値Ｃ_ountは“０”であり、端子ｒｃｌｋの電位が立ち上がると（タイミングｔ１）、レジスタ１３２は、“０”を取り込む。

制御信号ｒｓｅｎがＨレベルに立ち上がると（タイミングｔ２）、発振回路１１ａは発振を開始する。これにより、カウンタ１３１は端子ｃｃｌｋの電位の立ち上がりをカウントしていく。そして、レジスタ１３２は、端子ｒｃｌｋの電位の立ち上がりタイミング（タイミングｔ３）に同期して、カウント値Ｃ_ount（図３の例では“８０”）を取り込む。以下同様の動作が行われる。タイミングｔ４の部分を拡大した様子を以下に示す。

図４は、図３の一部を拡大した図である。
カウント値Ｃ_ountは、端子ｒｃｌｋの電位の立ち上がりタイミングｔ４でリセットされ“０”になり、リセット直前のカウント値Ｃ_ountである“１０５”は、レジスタ１３２に取り込まれる。

図３のように、たとえば、ノイズがなく、配線ｖｄｄと配線ｖｓｓ間の電位差（電源電圧）がほとんど変動しない場合には、レジスタ１３２に格納されるカウント値Ｃ_ountは、ほぼ同じ値となる。

図５は、第２の実施の形態の電圧変動検出回路の２つ目の動作例を示すタイミングチャートである。図示されている信号の種類については、図３に示したものと同じである。
図５の例では、タイミングｔ１０〜ｔ１２の間で、配線ｖｄｄと配線ｖｓｓ間の電位差が、たとえば、電源ノイズなどの影響により小さくなっている（電圧降下が生じている）。

このとき、配線ｖｄｄｖと配線ｖｓｓ間の電位差も小さくなり、この変化を受けて、発振回路１１ａの発振周波数が小さくなる。これにより端子ｒｃｌｋの電位の立ち上がりから次の立ち上がりまでの間のカウント値Ｃ_ountが小さくなる。図５の例では、タイミングｔ１１で、端子ｒｃｌｋの電位が立ち上がったときにレジスタ１３２に取り込まれるカウント値Ｃ_ountが“１０５”から“８５”に減少している。タイミングｔ１２において配線ｖｄｄと配線ｖｓｓ間の電位差が元に戻ると、配線ｖｄｄｖと配線ｖｓｓ間の電位差、発振回路１１ａの発振周波数も元に戻る。これによりカウント値Ｃ_ountも“６５”から、“９０”、“１０５”とタイミングｔ１０以前の値に戻っていく。

レジスタ１３２に取り込まれたカウント値Ｃ_ountは、基準クロックに同期して、複数ビットの情報として、たとえば、半導体集積回路１ａの図示しない外部端子から出力される。たとえば、ユーザは、出力されたカウント値Ｃ_ountの変化を検出することで、電源電圧の変動を検出することができる。

以下、第２の実施の形態の電圧変動検出回路１０ａの効果を説明する。
図６は、動作電圧生成部のＰＳＲＲの違いによる発振回路の動作電圧Ｖ_DDVの電源電圧Ｖ_DD依存性のシミュレーション結果例を示す図である。縦軸は発振回路の動作電圧Ｖ_DDV［Ｖ］を示し、横軸は電源電圧Ｖ_DD［Ｖ］を示している。

なお、シミュレーション条件として、電源電圧Ｖ_DDが１．２Ｖのときの発振周波数の定常値を２５６ＭＨｚ程度としている。シミュレーション結果Ｖ１は、動作電圧生成部１２ａのＰＳＲＲが１００であると仮定した場合の、動作電圧Ｖ_DDVの電源電圧Ｖ_DD依存性を示している。シミュレーション結果Ｖ２は、図２に示したようなｐＭＯＳ１２１を適用した動作電圧生成部１２ａ（ＰＳＲＲ≒１．３）を適用した場合の、動作電圧Ｖ_DDVの電源電圧Ｖ_DD依存性を示している。

シミュレーション結果Ｖ１に表されているように、ＰＳＲＲが大きいと、電源電圧Ｖ_DDが変化しても、動作電圧Ｖ_DDVは、ほぼ変化しない。これに対して、ＰＳＲＲが小さい動作電圧生成部１２ａを適用した場合のシミュレーション結果Ｖ２では、電源電圧Ｖ_DDの変動が動作電圧Ｖ_DDVに伝わっている。また、シミュレーション結果Ｖ２に表されているように、ＰＳＲＲが小さい動作電圧生成部１２ａでも、電源電圧Ｖ_DD＝１．２［Ｖ］から、動作電圧Ｖ_DDV＝０．７Ｖ程度まで、降圧できている。

図７（Ａ）は、動作電圧生成部の有無による発振回路の発振周波数ｆの電源電圧Ｖ_DD依存性のシミュレーション結果を示す図である。また、図７（Ｂ）は、動作電圧生成部の有無による発振周波数変動率λの電源電圧Ｖ_DD依存性のシミュレーション結果を示す図である。図７（Ａ）において、横軸は電源電圧Ｖ_DD［Ｖ］を示し、縦軸は発振周波数ｆ［ＭＨｚ］を示している。また、図７（Ｂ）において、横軸は電源電圧Ｖ_DD［Ｖ］を示し、縦軸は発振周波数変動率λを示している。

なお、シミュレーション条件として、電源電圧Ｖ_DDが１．２Ｖのときの発振周波数の定常値を２５６ＭＨｚ程度としている。
図７（Ａ）において、シミュレーション結果Ｖ３は、動作電圧生成部１２ａを設けずに電源電圧Ｖ_DDを発振回路１１ａに印加した場合の、発振回路１１ａの発振周波数ｆの電源電圧Ｖ_DD依存性を示している。シミュレーション結果Ｖ４は、動作電圧生成部１２ａを設け、電源電圧Ｖ_DDを降圧した動作電圧Ｖ_DDVを発振回路１１ａに印加した場合の、発振回路１１ａの発振周波数ｆの電源電圧Ｖ_DD依存性を示している。

シミュレーション結果Ｖ３，Ｖ４に表されているように、動作電圧生成部１２ａを有した方が、電源電圧Ｖ_DDの変化に対して発振周波数ｆが大きく変動する。
図７（Ｂ）において、シミュレーション結果Ｖ５は、動作電圧生成部１２ａを設けずに電源電圧Ｖ_DDを発振回路１１ａに印加した場合の、発振回路１１ａの発振周波数変動率λの電源電圧Ｖ_DD依存性を示している。シミュレーション結果Ｖ６は、動作電圧生成部１２ａを設け、電源電圧Ｖ_DDを降圧した動作電圧Ｖ_DDVを発振回路１１ａに印加した場合の、発振回路１１ａの発振周波数変動率λの電源電圧Ｖ_DD依存性を示している。

シミュレーション結果Ｖ５，Ｖ６に表されているように、動作電圧生成部１２ａを有した方が、発振周波数変動率λが大きくなる。つまり、電圧変動を検出する感度を向上できる。電源電圧Ｖ_DDが１．２Ｖのとき、動作電圧生成部１２ａを有さない場合の発振周波数変動率λは、約１．３であるのに対して、動作電圧生成部１２ａを有する場合の発振周波数変動率λは、約４．３であり、約３．３倍である。

また、式（６）の関係から、測定精度Ｓが一定の条件では、動作電圧生成部１２ａを設けることで、動作電圧生成部１２ａを設けない場合よりも、消費エネルギーＥ_totalを約３．３分の１にすることができる。

（第３の実施の形態）
図８は、第３の実施の形態の半導体集積回路及び電圧変動検出回路の一例を示す図である。

第３の実施の形態の半導体集積回路１ｂでは、電圧変動検出回路１０ｂの動作電圧生成部１２ａは、電源電位となる配線ｖｄｄではなく、任意の電位となる配線ｖｃｃに接続されている。これにより動作電圧生成部１２ａは、配線ｖｃｃの電位を下げ、配線ｖｃｃと配線ｖｓｓ間の電位差を小さくしたものを動作電圧Ｖ_CCVとして、配線ｖｃｃｖを介して発振回路１１ａに印加する。他は、第２の実施の形態の電圧変動検出回路１０ａと同様である。このような電圧変動検出回路１０ｂでは、ノイズなどによる、配線ｖｃｃの電位変動を検出することができる。

図９は、第３の実施の形態の電圧変動検出回路の動作例を示すタイミングチャートである。
図９では、配線ｖｃｃと配線ｖｓｓ間の電位差、動作電圧生成部１２ａと発振回路１１ａ間を結ぶ配線ｖｃｃｖと配線ｖｓｓ間の電位差、制御信号発生部２０で発生される制御信号ｒｓｅｎの様子が示されている。さらに、カウンタ１３１の端子ｃｃｌｋの電位（レベルシフタ１４ａの出力信号の電位）、カウンタ１３１のカウント値Ｃ_ount、カウンタ１３１の端子ｒｃｌｋの電位（基準クロックの電位）、レジスタ１３２の値が示されている。なお、カウント値Ｃ_ountの値の例については、細かくなりすぎるため、図９では図示を省略している。

図９の例では、タイミングｔ２０〜ｔ２２の間で、配線ｖｃｃと配線ｖｓｓ間の電位差が、たとえば、電源ノイズなどの影響により小さくなっている（電圧降下が生じている）。

このとき、配線ｖｃｃｖと配線ｖｓｓ間の電位差も小さくなり、この変化を受けて、発振回路１１ａの発振周波数が短くなる。これにより端子ｒｃｌｋの電位の立ち上がりから次の立ち上がりまでの間のカウント値Ｃ_ountが小さくなる。図９の例では、タイミングｔ２１で、端子ｒｃｌｋの電位が立ち上がったときにレジスタ１３２に取り込まれるカウント値Ｃ_ountが“１０５”から“８５”に減少している。タイミングｔ２２において配線ｖｃｃと配線ｖｓｓ間の電位差が元に戻ると、配線ｖｃｃｖと配線ｖｓｓ間の電位差、発振回路１１ａの発振周波数も元に戻る。これによりカウント値Ｃ_ountも“６５”から、“９０”、“１０５”とタイミングｔ２０以前の値に戻っていく。

レジスタ１３２に取り込まれたカウント値Ｃ_ountは、基準クロックに同期して、複数ビットの情報として、たとえば、半導体集積回路１ｂの図示しない外部端子から出力される。たとえば、ユーザは、出力されたカウント値Ｃ_ountの変化を検出することで、配線ｖｃｃと配線ｖｓｓ間の電位差の変動を検出することができる。

以下、第３の実施の形態の電圧変動検出回路１０ｂの効果を説明する。
図１０は、動作電圧生成部のＰＳＲＲの違いによる発振回路の動作電圧Ｖ_CCVの電圧Ｖ_CC依存性のシミュレーション結果例を示す図である。縦軸は発振回路の動作電圧Ｖ_CCV［Ｖ］を示し、横軸は配線ｖｃｃと配線ｖｓｓとの間の電圧Ｖ_CC［Ｖ］を示している。

なお、シミュレーション条件として、電圧Ｖ_CC、電源電圧Ｖ_DDが１．２Ｖのときの発振周波数の定常値を２５６ＭＨｚ程度としている。シミュレーション結果Ｖ１０は、動作電圧生成部１２ａのＰＳＲＲが１００であると仮定した場合の、発振回路１１ａの動作電圧Ｖ_CCVの電圧Ｖ_CC依存性を示している。シミュレーション結果Ｖ１１は、図８に示したようなｐＭＯＳ１２１を適用した動作電圧生成部１２ａ（ＰＳＲＲ≒１．３）を適用した場合の、発振回路１１ａの動作電圧Ｖ_CCVの電圧Ｖ_CC依存性を示している。

シミュレーション結果Ｖ１０に表されているように、ＰＳＲＲが大きいと、電圧Ｖ_CCが変化しても、動作電圧Ｖ_CCVは、ほぼ変化しない。これに対して、ＰＳＲＲが小さい動作電圧生成部１２ａを適用した場合のシミュレーション結果Ｖ１１では、電圧Ｖ_CCの変動が動作電圧Ｖ_CCVに伝わっている。また、シミュレーション結果Ｖ１１に表されているように、ＰＳＲＲが小さい動作電圧生成部１２ａでも、電圧Ｖ_CC＝１．２［Ｖ］から、動作電圧Ｖ_CCV＝０．７Ｖ程度まで、降圧できる。

図１１（Ａ）は、動作電圧生成部の有無による発振回路の発振周波数ｆの電圧Ｖ_CC依存性のシミュレーション結果を示す図である。また、図１１（Ｂ）は、動作電圧生成部の有無による発振周波数変動率λの電圧Ｖ_CC依存性のシミュレーション結果を示す図である。図１１（Ａ）において、横軸は電圧Ｖ_CC［Ｖ］を示し、縦軸は発振周波数ｆ［ＭＨｚ］を示している。また、図１１（Ｂ）において、横軸は電圧Ｖ_CC［Ｖ］を示し、縦軸は発振周波数変動率λを示している。

なお、シミュレーション条件として、電圧Ｖ_CC、電源電圧Ｖ_DDが１．２Ｖのときの発振周波数の定常値を２５６ＭＨｚ程度としている。
図１１（Ａ）において、シミュレーション結果Ｖ１２は、動作電圧生成部１２ａを設けずに電圧Ｖ_CCを発振回路１１ａに印加した場合の、発振回路１１ａの発振周波数ｆの電圧Ｖ_CC依存性を示している。シミュレーション結果Ｖ１３は、動作電圧生成部１２ａを設け、電圧Ｖ_CCを降圧した動作電圧Ｖ_CCVを発振回路１１ａに印加した場合の、発振回路１１ａの発振周波数ｆの電圧Ｖ_CC依存性を示している。

シミュレーション結果Ｖ１２，Ｖ１３に表されているように、動作電圧生成部１２ａを有した方が、電圧Ｖ_CCの変化に対して発振周波数ｆが大きく変動する。
図１１（Ｂ）において、シミュレーション結果Ｖ１４は、動作電圧生成部１２ａを設けずに電圧Ｖ_CCを発振回路１１ａに印加した場合の、発振回路１１ａの発振周波数変動率λの電圧Ｖ_CC依存性を示している。シミュレーション結果Ｖ１５は、動作電圧生成部１２ａを設け、電圧Ｖ_CCを降圧した動作電圧Ｖ_CCVを発振回路１１ａに印加した場合の、発振回路１１ａの発振周波数変動率λの電圧Ｖ_CC依存性を示している。

シミュレーション結果Ｖ１４，Ｖ１５に表されているように、動作電圧生成部１２ａを有した方が、発振周波数変動率λが大きくなる。つまり、電圧変動を検出する感度を向上できる。電圧Ｖ_CCが１．２Ｖのとき、動作電圧生成部１２ａを有さない場合の発振周波数変動率λは、約１．３であるのに対して、動作電圧生成部１２ａを有する場合の発振周波数変動率λは、約４．３であり、約３．３倍である。

また、電源電圧Ｖ_DDを電圧Ｖ_CCに読み替えた式（６）の関係から、測定精度Ｓが一定の条件では、動作電圧生成部１２ａを設けることで、動作電圧生成部１２ａを設けない場合よりも、消費エネルギーＥ_totalを約３．３分の１にすることができる。

このように、電圧変動検出回路１０ｂでは、電源電圧の変動を検出する場合と同様に、電圧変動を検出する感度を向上できるとともに、消費エネルギーＥ_totalを小さくでき、消費電力を削減できる。

（第４の実施の形態）
図１２は、第４の実施の形態の半導体集積回路及び電圧変動検出回路の一例を示す図である。第３の実施の形態の電圧変動検出回路１０ｂと同様の要素については同一符号を付している。

第４の実施の形態の半導体集積回路１ｃでは、電圧変動検出回路１０ｃの動作電圧生成部１２ｂは、ダイオード接続された２つのｐＭＯＳ１２１−１，１２１−２を有しており、より大きく配線ｖｃｃの電位を下げることができるようにしている。これにより発振回路１１ａの動作電圧Ｖ_CCVをより小さくできるため、発振回路１１ａの発振周波数変動率λをより大きくすることができる。つまり、電圧変動を検出する感度をより向上できる。

また、２つのレベルシフタ１４ａ−１，１４ａ−２が設けられている。レベルシフタ１４ａ−１は、発振回路１１ａ、ｐＭＯＳ１２１−１，１２１−２のドレイン及び配線ｖｓｓに接続されている。レベルシフタ１４ａ−１は、発振回路１１ａの出力信号の電位レベル（振幅）を、動作電圧Ｖ_CCVの電位レベルからｐＭＯＳ１２１−１のドレインの電位レベルに引き上げる。レベルシフタ１４ａ−２は、レベルシフタ１４ａ−１の出力端子、ｐＭＯＳ１２１−１のドレイン及び配線ｖｄｄ，ｖｓｓに接続されている。レベルシフタ１４ａ−２は、レベルシフタ１４ａ−１からの出力信号の電位レベルを、ｐＭＯＳ１２１−１のドレインの電位レベルから、配線ｖｄｄの電位レベル（電源電位）まで引き上げる。

１つのレベルシフタ１４ａを用いる場合、電源電位と、配線ｖｃｃｖの電位差が大きすぎるとレベルシフタ１４ａが動作しなくなる懸念があるが、複数段のレベルシフタ１４ａ−１，１４ａ−２を設けることでその問題を解決することができる。

電圧変動検出回路１０ｃの動作については、第３の実施の形態の電圧変動検出回路１０ｂの動作と同様であるので（図９など参照）、説明を省略する。
以下、第４の実施の形態の電圧変動検出回路１０ｃの効果を説明する。

図１３は、第４の実施の形態の電圧変動検出回路の発振回路の動作電圧Ｖ_CCVの電圧Ｖ_CC依存性のシミュレーション結果例を示す図である。縦軸は発振回路の動作電圧Ｖ_CCV［Ｖ］を示し、横軸は配線ｖｃｃと配線ｖｓｓとの間の電圧Ｖ_CC［Ｖ］を示している。

なお、シミュレーション条件として、電圧Ｖ_CC、電源電圧Ｖ_DDが１．２Ｖのときの発振周波数の定常値を７０ＭＨｚ程度としている。シミュレーション結果Ｖ２１は、図１２に示したようなｐＭＯＳ１２１−１，１２１−２を適用した動作電圧生成部１２ｂ（ＰＳＲＲ≒２．５）を適用した場合の、発振回路１１ａの動作電圧Ｖ_CCVの電圧Ｖ_CC依存性を示している。

シミュレーション結果Ｖ２１に表されているように、電圧Ｖ_CCの変動が動作電圧Ｖ_CCVに伝わっている。さらに、電圧Ｖ_CC＝１．２［Ｖ］のとき、動作電圧Ｖ_CCV＝０．４２Ｖ程度であり、第２、第３の実施の形態の電圧変動検出回路１０ａ，１０ｂよりも大きく降圧できている。

図１４（Ａ）は、動作電圧生成部の有無による発振回路の発振周波数ｆの電圧Ｖ_CC依存性のシミュレーション結果を示す図である。また、図１４（Ｂ）は、動作電圧生成部の有無による発振周波数変動率λの電圧Ｖ_CC依存性のシミュレーション結果を示す図である。図１４（Ａ）において、横軸は電圧Ｖ_CC［Ｖ］を示し、縦軸は発振周波数ｆ［ＭＨｚ］を示している。また、図１４（Ｂ）において、横軸は電圧Ｖ_CC［Ｖ］を示し、縦軸は発振周波数変動率λを示している。

なお、シミュレーション条件として、電圧Ｖ_CC、電源電圧Ｖ_DDが１．２Ｖのときの発振周波数の定常値を７０ＭＨｚ程度としている。
図１４（Ａ）において、シミュレーション結果Ｖ２２は、動作電圧生成部１２ｂを設けずに電圧Ｖ_CCを発振回路１１ａに印加した場合の、発振回路１１ａの発振周波数ｆの電圧Ｖ_CC依存性を示している。シミュレーション結果Ｖ２３は、動作電圧生成部１２ｂを設け、電圧Ｖ_CCを降圧して生成された動作電圧Ｖ_CCVを発振回路１１ａに印加した場合の、発振回路１１ａの発振周波数ｆの電圧Ｖ_CC依存性を示している。

シミュレーション結果Ｖ２２，Ｖ２３に表されているように、動作電圧生成部１２ｂを有した方が、電圧Ｖ_CCの変化に対して発振周波数ｆが大きく変動することについては、前述した第２、第３の実施の形態の電圧変動検出回路１０ａ，１０ｂと同じである。

図１４（Ｂ）において、シミュレーション結果Ｖ２４は、動作電圧生成部１２ｂを設けずに電圧Ｖ_CCを発振回路１１ａに印加した場合の、発振回路１１ａの発振周波数変動率λの電圧Ｖ_CC依存性を示している。シミュレーション結果Ｖ２５は、動作電圧生成部１２ｂを設け、電圧Ｖ_CCを降圧して生成された動作電圧Ｖ_CCVを発振回路１１ａに印加した場合の、発振回路１１ａの発振周波数変動率λの電圧Ｖ_CC依存性を示している。

シミュレーション結果Ｖ２４，Ｖ２５に表されているように、動作電圧生成部１２ｂを有した方が、発振周波数変動率λが大きくなることについては、前述した第２、第３の実施の形態の電圧変動検出回路１０ａ，１０ｂと同じである。さらに、第４の実施の形態の電圧変動検出回路１０ｃでは、電圧Ｖ_CCが１．２Ｖのとき、動作電圧生成部１２ｂを有する場合の発振周波数変動率λは、約７．８である。これは、動作電圧生成部１２ｂを有さない場合の発振周波数変動率λ（約１．４）の、約５．６倍である。この値は、前述した第２、第３の実施の形態の電圧変動検出回路１０ａ，１０ｂよりも大きい。つまり、電圧変動を検出する感度をより向上できる。

電源電圧Ｖ_DDを電圧Ｖ_CCに読み替えた式（６）の関係から、測定精度Ｓが一定の条件では、動作電圧生成部１２ｂを設けることで、動作電圧生成部１２ｂを設けない場合よりも、消費エネルギーＥ_totalを約５．５分の１にすることができる。

このように、電圧変動検出回路１０ｃではｐＭＯＳ１２１−１，１２１−２により、配線ｖｃｃの電位をより大きく下げ、発振回路１１ａの動作電圧を小さくしている。これにより、第２、第３の実施の形態の電圧変動検出回路１０ａ，１０ｂよりも、電圧変動を検出する感度を向上できるとともに、消費電力を多く削減できる。

なお、上記の電圧変動検出回路１０ｃの例では、発振回路１１ａの動作電圧がより小さくなるため、発振周波数の上限値が下がる。そのため、発振周波数が小さくてもよい場合（たとえば、電圧変動が発生する時間が長い場合）に適用することが好ましい。

また、上記の電圧変動検出回路１０ｃでは、２段のｐＭＯＳ１２１−１，１２−２を設けた場合について説明したが、３段以上としてもよく、それに対応してレベルシフタ１４ａ−１，１４ａ−２も３段以上としてもよい。また、ｐＭＯＳの代わりにダイオード接続されたｎＭＯＳを複数段用いてもよい。

（第５の実施の形態）
図１５は、第５の実施の形態の半導体集積回路及び電圧変動検出回路の一例を示す図である。第３の実施の形態の電圧変動検出回路１０ｂと同様の要素については同一符号を付している。

第５の実施の形態の半導体集積回路１ｄにおいて、電圧変動検出回路１０ｄは、動作電圧生成部１２ａと発振回路１１ａとの間の配線ｖｃｃｖ（発振回路１１ａに動作電圧を印加する配線）と、配線ｖｃｃとの間に容量素子Ｃ１が接続されている。この容量素子Ｃ１はカップリング容量として機能する。容量素子Ｃ１を設けることで、容量素子Ｃ１を設けない場合に比べて、過渡的なＰＳＲＲを小さくすることができる。式（８）から、ＰＳＲＲを小さくできると、発振周波数変動率λを大きくできるため、電圧変動を検出する感度を向上できる。そのため、精度の高い電圧変動の検出が可能であるとともに、式（６）から測定精度Ｓを一定とした場合、消費エネルギーＥ_totalを削減できる。

電圧変動検出回路１０ｄの動作については、第３の実施の形態の電圧変動検出回路１０ｂの動作と同様であるので、説明を省略する。
以下、容量素子Ｃ１を設けることで容量素子Ｃ１を設けない場合よりもＰＳＲＲを小さくできる理由について説明する。

電圧の電圧降下に対する動作電圧の過渡的な応答を見るために、以下のように動作電圧生成部１２ａと発振回路１１ａを抵抗成分と容量成分で表す。
図１６は、動作電圧生成部と発振回路を抵抗成分と容量成分で表した回路である。

配線ｖｃｃと配線ｖｓｓとの間に、抵抗ｒ１と容量ｃ１による並列回路と、抵抗ｒ２と容量ｃ２による並列回路が接続されている。
抵抗ｒ１は、動作電圧生成部１２ａの抵抗成分を示し、容量ｃ１は図１５の容量素子Ｃ１に相当するものである。また、抵抗ｒ２は発振回路１１ａの抵抗成分であり、容量ｃ２は発振回路１１ａの容量成分を示している。

以下の説明では、抵抗ｒ１の抵抗値をＲ_PSW、容量ｃ１（容量素子Ｃ１）の容量値をＣ_VCCV、抵抗ｒ２の抵抗値をＲ_eff、容量ｃ２の容量値をＣ_effとする。
図１７は、電圧Ｖ_CCと発振回路の動作電圧Ｖ_CCVの過渡応答の一例の様子を示す図である。Ｖ_CC（ｔ）は電圧Ｖ_CCの時間変化を示しており、Ｖ_CCV（ｔ）は動作電圧Ｖ_CCVの時間変化を示している。図１７では、ｔ＝＋０（図中の黒丸の時点）で、電圧Ｖ_CCにΔＶ_CCの電圧降下が発生したときの、動作電圧Ｖ_CCVの過渡応答の様子が示されている。

この過渡応答は、以下のような式（９）で表される。

式（９）において、Ｖ_CC（−０）は、ｔ＝−０（図中の白丸の時点）での電圧Ｖ_CCの値である。ｕ（ｔ）は、単位ステップ関数である。
式（９）のＶ_CCV（ｔ）を、ラプラス変換を用いて解くと以下のようになる。

式（１０）の結果から、ｔ＝＋０における動作電圧Ｖ_CCVの値、Ｖ_CCV（＋０）と、ｔ＝∞における動作電圧Ｖ_CCVの値（収束値）、Ｖ_CCV（∞）は、以下の式（１１），（１２）で表せる。

式（１１）から、容量素子Ｃ１の容量値であるＣ_VCCVが大きいほど、ｔ＝＋０における動作電圧Ｖ_CCVの値が小さくなることがわかる。
ここで、ΔＶ_CCV（ｔ）が以下の式（１３）のようになるため、ΔＶ_CCV（＋０）とΔＶ_CCV（∞）は式（１４），（１５）のように表せる。

動作電圧Ｖ_CCVが収束するまでの時間をＴｄ（Ｃ_VCCVが大きいほど長くなる）とすると、ＰＳＲＲは以下の式（１６）で表せる。

式（１４）〜（１６）から、Ｃ_VCCV＝０のときのＰＳＲＲと、Ｃ_VCCV＞０のときのＰＳＲＲは、以下の式（１７），（１８）で表せる。

式（１７），（１８）から、ＰＳＲＲ（Ｃ_VCCV＞０）＜ＰＳＲＲ（Ｃ_VCCV＝０）であることがわかり、Ｃ_VCCVが大きいほど、過渡的に見た場合のＰＳＲＲが小さくなることがわかる。

このように、容量素子Ｃ１を設けることで、容量素子Ｃ１を設けない場合よりも、ＰＳＲＲを小さくできる。ＰＳＲＲを小さくできると、発振周波数変動率λを大きくできるため、電圧変動を検出する感度を向上できるとともに、消費エネルギーＥ_totalを削減でき、消費電力を抑制できる。

（第６の実施の形態）
図１８は、第６の実施の形態の半導体集積回路及び電圧変動検出回路の一例を示す図である。第３の実施の形態の電圧変動検出回路１０ｂと同様の要素については同一符号を付している。

第６の実施の形態の半導体集積回路１ｅ及び電圧変動検出回路１０ｅでは、発振回路１１ｂに含まれるｐＭＯＳのｎウェルには、動作電圧以上の電圧が印加されている。たとえば、電源電位となっている配線ｖｄｄとｎウェルが電気的に接続される。図１８では、ｐＭＯＳは図示されていないが、ＮＡＮＤ回路１１１やインバータ回路１１２に含まれるものである。

図１９は、発振回路に含まれるｐＭＯＳの一例を示す断面図である。
ｐＭＯＳ１５０は、基板１５１に形成されるｎウェル１５２、ｐ型のソース／ドレイン領域１５３，１５４、ソース／ドレイン領域１５３，１５４を跨ぐように形成されるゲート酸化膜１５５、ゲート酸化膜１５５上に形成されるゲート電極１５６を有する。ｎウェル１５２には、コンタクトのための高濃度のｎ型層１５７が形成されており、ビア１５８が接続されている。このビア１５８が配線ｖｄｄに接続される。これにより、ｎウェル１５２と配線ｖｄｄが電気的に接続され、ｎウェル１５２が逆バイアスされることにより、ｐＭＯＳ１５０の閾値電圧Ｖ_thが引き上がる。

式（７）に示したように閾値電圧Ｖ_thを上げることで、発振周波数変動率λを大きくすることができるので、式（６）からわかるように、測定精度Ｓが一定条件のもとでは、消費エネルギーＥ_totalを小さくでき、消費電力を削減することができる。

電圧変動検出回路１０ｅの動作については、第３の実施の形態の電圧変動検出回路１０ｂの動作と同様であるので、説明を省略する。
以下、第６の実施の形態の電圧変動検出回路１０ｅの効果を説明する。

図２０は、第６の実施の形態の電圧変動検出回路の発振回路の動作電圧Ｖ_CCVの電圧Ｖ_CC依存性のシミュレーション結果例を示す図である。縦軸は発振回路の動作電圧Ｖ_CCV［Ｖ］を示し、横軸は配線ｖｃｃと配線ｖｓｓとの間の電圧Ｖ_CC［Ｖ］を示している。

なお、シミュレーション条件として、電圧Ｖ_CC、電源電圧Ｖ_DDが１．２Ｖのときの発振周波数の定常値を２５６ＭＨｚ程度としている。シミュレーション結果Ｖ３１は、図１８に示したような動作電圧生成部１２ａ（ＰＳＲＲ≒１．４）を適用した場合の、発振回路１１ｂの動作電圧Ｖ_CCVの電圧Ｖ_CC依存性を示している。

シミュレーション結果Ｖ３１に表されているように、電圧Ｖ_CCの変動が動作電圧Ｖ_CCVに伝わっている。さらに、電圧Ｖ_CC＝１．２［Ｖ］のとき、動作電圧Ｖ_CCV＝０．７Ｖ程度であり、０．５Ｖ程度降圧できている。

図２１（Ａ）は、発振回路の発振周波数ｆの電圧Ｖ_CC依存性のシミュレーション結果を示す図である。また、図２１（Ｂ）は、発振周波数変動率λの電圧Ｖ_CC依存性のシミュレーション結果を示す図である。図２１（Ａ）において、横軸は電圧Ｖ_CC［Ｖ］を示し、縦軸は発振周波数ｆ［ＭＨｚ］を示している。また、図２１（Ｂ）において、横軸は電圧Ｖ_CC［Ｖ］を示し、縦軸は発振周波数変動率λを示している。

なお、シミュレーション条件として、電圧Ｖ_CC、電源電圧Ｖ_DDが１．２Ｖのときの発振周波数の定常値を２５６ＭＨｚ程度としている。
図２１（Ａ）において、シミュレーション結果Ｖ３２は、動作電圧生成部１２ａを設けずに電圧Ｖ_CCを発振回路１１ｂに印加した場合の、発振周波数ｆの電圧Ｖ_CC依存性を示している。シミュレーション結果Ｖ３３は、図８に示したように動作電圧生成部１２ａを設け、電圧Ｖ_CCを降圧して生成された動作電圧Ｖ_CCVを発振回路１１ａに印加した場合の、発振回路１１ａの発振周波数ｆの電圧Ｖ_CC依存性を示している。また、シミュレーション結果Ｖ３４は、図１８に示したように動作電圧生成部１２ａを設けるとともに、配線ｖｄｄを発振回路１１ｂに含まれるｐＭＯＳのｎウェルに電気的に接続した場合の、発振回路１１ｂの発振周波数ｆの電圧Ｖ_CC依存性を示している。

シミュレーション結果Ｖ３２，Ｖ３４で表されているように、動作電圧生成部１２ａを設けると、動作電圧生成部１２ａがないものより、電圧Ｖ_CCの変化に対して発振周波数ｆが大きく変動する。また、シミュレーション結果Ｖ３３，Ｖ３４で表されているように、配線ｖｄｄを発振回路１１ｂに含まれるｐＭＯＳのｎウェルに電気的に接続すると、図８に示した電圧変動検出回路１０ｂよりも、電圧Ｖ_CCの変化に対して発振周波数ｆが大きく変動する。

図２１（Ｂ）において、シミュレーション結果Ｖ３５は、動作電圧生成部１２ａを設けずに電圧Ｖ_CCを発振回路１１ａに印加した場合の、発振回路１１ａの発振周波数変動率λの電圧Ｖ_CC依存性を示している。シミュレーション結果Ｖ３６は、図８に示したように動作電圧生成部１２ａを設け、電圧Ｖ_CCを降圧して生成された動作電圧Ｖ_CCVを発振回路１１ａに印加した場合の、発振回路１１ａの発振周波数変動率λの電圧Ｖ_CC依存性を示している。また、シミュレーション結果Ｖ３７は、図１８に示したように動作電圧生成部１２ａを設けるとともに配線ｖｄｄを発振回路１１ｂに含まれるｐＭＯＳのｎウェルに電気的に接続した場合の、発振回路１１ｂの発振周波数変動率λの電圧Ｖ_CC依存性を示している。

シミュレーション結果Ｖ３５，Ｖ３７に表されているように、電圧変動検出回路１０ｅでは、動作電圧生成部１２ａを有さないものより、発振周波数変動率λが大きくなる。つまり、電圧変動を検出する感度を向上できる。たとえば、電圧Ｖ_CCが１．２Ｖのとき、動作電圧生成部１２ａを有さない場合の発振周波数変動率λは、約１．３であるのに対して、電圧変動検出回路１０ｅでは発振周波数変動率λは、約５．４であり、約４．２倍となる。さらに、シミュレーション結果Ｖ３６，Ｖ３７に表されているように、電圧変動検出回路１０ｅでは、図８に示したような、電圧変動検出回路１０ｂよりも発振周波数変動率λが大きくなる。

したがって、電圧変動検出回路１０ｅは、電圧変動検出回路１０ｂよりも、さらに電圧変動を検出する感度を向上できるとともに、消費エネルギーＥ_totalを小さくでき、消費電力を削減できる。

（第７の実施の形態）
図２２は、第７の実施の形態の半導体集積回路及び電圧変動検出回路の一例を示す図である。図８に示した第３の実施の形態の電圧変動検出回路１０ｂと同様の要素については同一符号を付している。

第７の実施の形態の半導体集積回路１ｆ及び電圧変動検出回路１０ｆでは、動作電圧生成部１２ｃは、基準電位（接地電位）となっている配線ｖｓｓに接続されている。動作電圧生成部１２ｃは、配線ｖｓｓの電位を上げることで、検出対象の配線ｖｃｃと配線ｖｓｓ間の電圧を下げ、発振回路１１ｃとレベルシフタ１４ａの動作電圧とする。つまり、動作電圧生成部１２ｃは、接地電位を引き上げる昇圧回路として機能する。図２２に示されているように、動作電圧生成部１２ｃは、ダイオード接続されたｎＭＯＳ１２２を有している。ｎＭＯＳ１２２のソースは配線ｖｓｓに接続されており、ドレインは発振回路１１ｃに接続されている。さらにｎＭＯＳ１２２のゲートは自身のドレインに接続されている。

なお、動作電圧生成部１２ｃは、ダイオード接続されたｐＭＯＳであってもよい。その場合、ｐＭＯＳのドレインが配線ｖｓｓ及び自身のゲートに接続され、ソースが発振回路１１ｃとレベルシフタ１４ａに接続される。

発振回路１１ｃは、第３の実施の形態の電圧変動検出回路１０ｂの発振回路１１ａと同様に、ＮＡＮＤ回路１１１と複数のインバータ回路１１２を有している。しかし、発振回路１１ｃは、発振回路１１ａと異なり、ＮＡＮＤ回路１１１と各インバータ回路１１２には、動作電圧生成部１２ｃで引き上げられた接地電位が配線ｖｓｓｖを介して供給される。なお、図２２では、図示の煩雑化を避けるためＮＡＮＤ回路１１１と一部のインバータ回路１１２が動作電圧生成部１２ｃに接続しているように図示されている。

また、ＮＡＮＤ回路１１１と各インバータ回路１１２には、配線ｖｃｃが接続されている。なお、図２２では、図示の煩雑化を避けるためＮＡＮＤ回路１１１と一部のインバータ回路１１２が配線ｖｃｃに接続しているように図示されている。

図２３は、第７の実施の形態の電圧変動検出回路の動作例を示すタイミングチャートである。
図２３では、配線ｖｃｃと配線ｖｓｓ間の電位差、動作電圧生成部１２ｃと発振回路１１ｃ間を結ぶ配線ｖｓｓｖと配線ｖｃｃ間の電位差、制御信号発生部２０で発生される制御信号ｒｓｅｎの様子が示されている。さらに、カウンタ１３１の端子ｃｃｌｋの電位（レベルシフタ１４ａの出力信号の電位）、カウンタ１３１のカウント値Ｃ_ount、カウンタ１３１の端子ｒｃｌｋの電位（基準クロックの電位）、レジスタ１３２の値が示されている。なお、カウント値Ｃ_ountの値の例については、細かくなりすぎるため、図示を省略している。

図２３の例では、タイミングｔ３０〜ｔ３２の間で、配線ｖｃｃと配線ｖｓｓ間の電位差が、たとえば、電源ノイズなどの影響により小さくなっている。
このとき、配線ｖｓｓｖと配線ｖｃｃ間の電位差も小さくなり、この変化を受けて、発振回路１１ｃの発振周波数が短くなる。これにより端子ｒｃｌｋの電位の立ち上がりから次の立ち上がりまでの間のカウント値Ｃ_ountが小さくなる。図２３の例では、タイミングｔ３１で、端子ｒｃｌｋの電位が立ち上がったときにレジスタ１３２に取り込まれるカウント値Ｃ_ountが“１０５”から“８５”に減少している。タイミングｔ３２において配線ｖｃｃと配線ｖｓｓ間の電位差が元に戻ると、配線ｖｓｓｖと配線ｖｓｓ間の電位差、発振回路１１ｃの発振周波数も元に戻る。これによりカウント値Ｃ_ountも“６５”から、“９０”、“１０５”とタイミングｔ３０以前の値に戻っていく。

このように、レジスタ１３２に取り込まれたカウント値Ｃ_ountの変化を検出することで、配線ｖｃｃと配線ｖｓｓ間の電位差の変動を検出することができる。
また、電圧変動検出回路１０ｆは、図８に示した第３の実施の形態の電圧変動検出回路１０ｂと同様の効果を有する。すなわち、動作電圧生成部１２ｃが、接地電位を引き上げ、配線ｖｃｃと配線ｖｓｓ間の電位差を小さくして、発振回路１１ｃの動作電圧を生成するため、動作電圧生成部１２ｃがないものより、発振回路１１ｃの発振周波数変動率λを大きくできる。これにより、電圧変動を検出する感度を向上できるとともに、前述した消費エネルギーＥ_totalを小さくでき、消費電力を削減できる。

（第８の実施の形態）
図２４は、第８の実施の形態の半導体集積回路及び電圧変動検出回路の一例を示す図である。図２２に示した第７の実施の形態の電圧変動検出回路１０ｆと同様の要素については同一符号を付している。

第８の実施の形態の半導体集積回路１ｇにおいて、電圧変動検出回路１０ｇは、動作電圧生成部１２ｃと発振回路１１ｃとの間の配線ｖｓｓｖと、配線ｖｓｓとの間に容量素子Ｃ１０が接続されている。この容量素子Ｃ１０はカップリング容量として機能する。第５の実施の形態の電圧変動検出回路１０ｄと同様に、容量素子Ｃ１０を設けることで、容量素子Ｃ１を設けない場合に比べて、ＰＳＲＲを小さくすることができる。式（８）から、ＰＳＲＲを小さくできると、発振周波数変動率λを大きくできるため、電圧変動を検出する感度を向上できるとともに、式（６）に示されているように、消費エネルギーＥ_totalを削減できる。

電圧変動検出回路１０ｇの動作については、第７の実施の形態の電圧変動検出回路１０ｆの動作と同様であるので（図２３など参照）、説明を省略する。
（第９の実施の形態）
図２５は、第９の実施の形態の半導体集積回路及び電圧変動検出回路の一例を示す図である。図２２に示した第７の実施の形態の電圧変動検出回路１０ｆと同様の要素については同一符号を付している。

第９の実施の形態の半導体集積回路１ｈ及び電圧変動検出回路１０ｈでは、発振回路１１ｄに含まれるｎＭＯＳのｐウェルには、動作電圧以下の電圧が印加されている。たとえば、接地電位となっている配線ｖｓｓとｐウェルが電気的に接続される。図２５ではｎＭＯＳは図示されていないが、ＮＡＮＤ回路１１１やインバータ回路１１２に含まれるものである。

図２６は、発振回路に含まれるｎＭＯＳの一例を示す断面図である。
ｎＭＯＳ１６０は、基板１６１に形成されるｐウェル１６２、ｎ型のソース／ドレイン領域１６３，１６４、ソース／ドレイン領域１６３，１６４を跨ぐように形成されるゲート酸化膜１６５、ゲート酸化膜１６５上に形成されるゲート電極１６６を有する。ｐウェル１６２には、コンタクトのための高濃度のｐ型層１６７が形成されており、ビア１６８が接続されている。このビア１６８が配線ｖｓｓに接続される。これにより、ｐウェル１６２と配線ｖｓｓが電気的に接続され、ｐウェル１６２が逆バイアスされることにより、ｎＭＯＳ１６０の閾値電圧Ｖ_thが引き上がる。

式（７）に示したように閾値電圧Ｖ_thを上げることで、発振周波数変動率λを大きくすることができるので、電圧変動を検出する感度を向上できる。また、式（６）に示されているように、消費エネルギーＥ_totalを小さくでき、消費電力を削減することができる。

電圧変動検出回路１０ｈの動作については、第７の実施の形態の電圧変動検出回路１０ｆの動作と同様であるので説明を省略する。
（第１０の実施の形態）
図２７は、第１０の実施の形態の半導体集積回路及び電圧変動検出回路の一例を示す図である。第３の実施の形態の電圧変動検出回路１０ｂと同様の要素については同一符号を付している。

第１０の実施の形態の半導体集積回路１ｉ及び電圧変動検出回路１０ｉでは、変動検出部１３が、周波数比較部１３３を有している。
周波数比較部１３３は、レジスタ１３２から出力されるカウント値（発振回路１１ａの発振周波数の大きさを示す）と、判定基準値とを比較し、比較結果を出力する。周波数比較部１３３は、記憶部１３４と比較部１３５を有している。

記憶部１３４は、ＲＯＭ（Read Only Memory）などであり、判定基準値を記憶している。比較部１３５は、レジスタ１３２から出力されるカウント値と、記憶部１３４に記憶されている判定基準値とを比較し、比較結果を出力する。たとえば、カウント値が判定基準値以上であれば、Ｈレベルの信号を出力し、カウント値が判定基準値より小さい場合には、Ｌレベルの信号を出力する。

図２８は、第１０の実施の形態の電圧変動検出回路の動作例を示すタイミングチャートである。
図２８では、配線ｖｃｃと配線ｖｓｓ間の電位差、動作電圧生成部１２ａと発振回路１１ａ間を結ぶ配線ｖｃｃｖと配線ｖｓｓ間の電位差、制御信号発生部２０で発生される制御信号ｒｓｅｎの様子が示されている。さらに、カウンタ１３１の端子ｃｃｌｋの電位（レベルシフタ１４ａの出力信号の電位）、カウンタ１３１のカウント値Ｃ_ount、カウンタ１３１の端子ｒｃｌｋの電位（基準クロックの電位）、レジスタ１３２の値が示されている。さらに、比較部１３５の出力信号ｏｕｔが示されている。なお、カウント値Ｃ_ountの値の例については、細かくなりすぎるため、図示を省略している。

図２８の例では、たとえば、記憶部１３４に記憶されている判定基準値を、７０としている。
図２８に示されているように、レジスタ１３２に取り込まれたカウント値が８０となると（タイミングｔ４０）、比較部１３５は、カウント値が判定基準値の７０以上であるので、出力信号ｏｕｔをＨレベルとする。

タイミングｔ４１で、配線ｖｃｃと配線ｖｓｓ間の電位差が、たとえば、電源ノイズなどの影響により小さくなり、その影響でタイミングｔ４２からレジスタ１３２に取り込まれるカウント値も小さくなり始める。ただし、タイミングｔ４２では、カウント値は判定基準値以上であるので、出力信号ｏｕｔはＨレベルのままである。タイミングｔ４３で、カウント値が判定基準値を下回ると、比較部１３５は、出力信号ｏｕｔをＬレベルとする。図２８の例では、タイミングｔ４４で、配線ｖｃｃと配線ｖｓｓ間の電位差が元に戻り、レジスタ１３２に取り込まれるカウント値が９０となっている。このとき、比較部１３５は、カウント値が判定基準値以上であるため、出力信号ｏｕｔをＨレベルとしている。

このように、レジスタ１３２に取り込まれたカウント値の変化を検出することで、配線ｖｃｃと配線ｖｓｓ間の電位差の変動を検出することができる。また、判定基準値とカウント値とを比較して、その比較結果を出力することで、電位差の大きな変動が検出しやすくなる。

以上、複数の実施の形態に基づき、本発明の電圧変動検出回路及び半導体集積回路の一観点について説明してきた。
近年、スマートフォンやセンサーデバイスの普及に伴い、半導体集積回路の低消費電力化の要求が増してきている。一般的に、性能と電力（消費エネルギー）はトレードオフの関係にあり、低消費電力化の要求を満たすために、性能が下がってしまうことが問題視されている。

上述の各実施の形態の電圧変動検出回路は、検出対象の電圧を下げた動作電圧で発振回路を動作させる。これにより、発振回路の発振周波数変動率λが大きくなり、式（６）の関係から、性能（測定精度Ｓ）を落とさずに消費エネルギーＥ_totalを下げた電圧測定を行うことが可能である。また、製造テクノロジが変わっても、上記の電圧変動検出回路はデジタル回路で設計できるため、アナログ回路を用いた電圧センサよりも設計が楽であるという利点がある。このため、上記の電圧変動検出回路の適用可能性は広いと考えられる。

なお、上記では、本発明の電圧変動検出回路及び半導体集積回路の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
たとえば、上記の各実施の形態同士を組み合わせてもよい。たとえば、第２の実施の形態の電圧変動検出回路１０ａにおいても、動作電圧生成部１２ａのｐＭＯＳ１２１やレベルシフタ１４ａを、複数段設けてもよいし、配線ｖｄｄと配線ｖｄｄｖの間に容量素子を接続してもよい。また、第２の実施の形態の電圧変動検出回路１０ａにおいても、動作電圧生成部１２ａを配線ｖｄｄに接続する代わりに、配線ｖｓｓに接続して、接地電位を上げてもよい。また、第１０の実施の形態の電圧変動検出回路１０ｉにおける周波数比較部１３３は、上記の例では、第３の実施の形態の電圧変動検出回路１０ｂに組み合わせた場合を説明したが、他の実施の形態でも使用できる。

１ 半導体集積回路
１０ 電圧変動検出回路
１１ 発振回路
１２ 動作電圧生成部（降圧回路）
１３ 変動検出部
１４ レベルシフタ
ｎｓ ノイズ源
ｖｄｄ，ｖｓｓ 配線
ｗ１，ｗ２ 波形

Claims (11)

1. 動作電圧を受けて発振動作を行う発振回路と、
   検出対象の電圧を下げて前記動作電圧を生成する動作電圧生成部と、
   前記発振回路の発振周波数を測定することで前記電圧の変動を検出する変動検出部と、
   を有することを特徴とする電圧変動検出回路。
2. 前記動作電圧生成部は、前記電圧の変動に応じて変動する前記動作電圧を生成することを特徴とする請求項１に記載の電圧変動検出回路。
3. 前記発振回路の出力信号の振幅を、前記変動検出部の動作電圧の振幅に揃えるレベルシフタを有することを特徴とする請求項１または２に記載の電圧変動検出回路。
4. 前記電圧は、第１の電位の第１配線と前記第１の電位より低い第２の電位の第２配線との間の電位差であり、前記動作電圧生成部は、前記第１の電位を下げることで、前記電圧を下げることを特徴とする請求項１乃至３の何れか一項に記載の電圧変動検出回路。
5. 前記発振回路に含まれるｐチャネル型ＭＯＳＦＥＴのｎウェルに前記動作電圧以上の電圧が印加されていることを特徴とする請求項４に記載の電圧変動検出回路。
6. 前記電圧は、第１の電位の第１配線と前記第１の電位より低い第２の電位の第２配線との間の電位差であり、前記動作電圧生成部は、前記第２の電位を上げることで、前記電圧を下げることを特徴とする請求項１乃至３の何れか一項に記載の電圧変動検出回路。
7. 前記発振回路に含まれるｎチャネル型ＭＯＳＦＥＴのｐウェルに前記動作電圧以下の電圧が印加されていることを特徴とする請求項６に記載の電圧変動検出回路。
8. 前記動作電圧生成部と前記発振回路との間の配線と、前記第１配線または前記第２配線に接続された容量素子を更に有することを特徴とする請求項４乃至７の何れか一項に記載の電圧変動検出回路。
9. 前記動作電圧生成部は、ダイオード接続された１または複数のＭＯＳＦＥＴであることを特徴とする請求項１乃至８の何れか一項に記載の電圧変動検出回路。
10. 前記変動検出部は、前記発振回路の発振回数をカウントするカウンタと、一定期間ごとのカウント数を保持する記憶部と、保持された前記カウント数と、所定の判定基準値とを比較して比較結果を出力する比較部と、
    を有することを特徴とする請求項１乃至９の何れか一項に記載の電圧変動検出回路。
11. 動作電圧を受けて発振動作を行う発振回路と、
    検出対象の電圧を下げて前記動作電圧を生成する動作電圧生成部と、
    前記発振回路の発振周波数を測定することで前記電圧の変動を検出する変動検出部と、
    を備えた電圧変動検出回路、
    を有することを特徴とする半導体集積回路。

Images