JP2014099753A - 色変換装置 - Google Patents
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Abstract
【解決手段】RGBの色空間の色値とCMYKの色空間の色値との対応関係を示す情報を含む3次元のLUTを参照してRGBの色値をCMYKの色値に変換する色変換装置は、3次元のLUTを複数に分割した分割データ1〜8の各々を記憶する8個のメモリー21〜28と、RGBの色値に応じて、8個のメモリー21〜28のうち、RGBの色値とCMYKの色値との対応関係に係る分割データが記憶されたメモリーをイネーブル状態にすると共にRGBの色値とCMYKの色値との対応関係に係る分割データが記憶されていないメモリーをディセーブル状態にするように制御する第1制御部50と、第1制御部50によりイネーブル状態にされたメモリーに記憶された分割データに含まれる情報を用いた演算を行ってRGBの色値に対応するCMYKの色値を得る演算部90と、を備える。
【選択図】図2
Description
LUTに含まれる情報のうち、色変換の対象となる特定の入力値に対応する情報はごく一部である。しかしながら、従来の色変換部は、色変換に際してLUTが記憶されたメモリーの全ての記憶領域をイネーブル状態にしていた。即ち、LUTに含まれる情報のうち、色変換に用いられない情報の読み出しのために無駄な電力が消費されていた。
前記演算部は、更に、前記算出部により算出された前記重み付け係数を用いて前記補間演算を行い、前記算出部は、ディセーブル状態にされたメモリーに記憶されている分割データの重み付け係数を0とすることを特徴とする。
色変換装置100は、N色の第1の色空間の色値と第2の色空間の色値との対応関係を示す情報を含むN次元のデータを参照してN色の第1の色空間の色値である第1値を第2の色空間の色値である第2値に変換する色変換装置である。ここで、Nは2以上の整数からなる。
本実施の形態では、RGBの色空間を第1の色空間とし、CMYKの色空間を第2の色空間としている。本実施の形態に係る色変換装置100は、レッド(R)、グリーン(G)及びブルー(B)の各色が8ビットの情報で示されたRGBの色値を、シアン(C)、マゼンタ(M)、イエロー(Y)及びブラック(K)の各色が8ビットの情報で示されたCMYKの色値に変換する色変換を行う。色変換装置100は、例えば、CMYKの色空間に対応したトナーを用いて画像形成を行う画像形成装置に設けられ、画像形成装置入力されたRGBの画像を構成する各画素のRGBの色値を第1値として、第2値であるCMYKの色値に変換する。
また、以下の説明において、8ビットの情報を構成する8個の2値の組み合わせによる8桁のビットパターンを0桁目[0]〜7桁目[7]で表す。例えば、8ビットの情報により示される十進数の値が0である場合、ビットパターンは、[0]〜[7]が全て0である。また、8ビットの情報により示される十進数の値が1である場合、ビットパターンは、[0]が1であり、[1]〜[7]が0である。また、8ビットの情報により示される十進数の値が128である場合、[7]が1であり、[0]〜[6]が0である。
また、R、G、Bの各々の色値のビットパターンをR[7:0]、G[7:0]、B[7:0]と記載する。また、Rの色値のビットパターンのうち、p桁目のビットパターンを示す場合、R[p]と記載し、q桁目からr桁目のビットパターンを示す場合、R[r:q]と記載する。ここで、0≦p≦7である。また、0≦q≦6、1≦r≦7であり、かつ、r>qである。他の値のビットパターンに係る記載についても同様である。
色変換装置100は、FPGAやASIC等の集積回路又はこれらの集積回路が複数設けられたシステムLSIである。色変換装置100が備える各構成及び各構成間の配線は、集積回路に実装されたものである。なお、FPGAはfield programmable gate array、ASICはApplication Specific Integrated Circuit、LSIはLarge Scale Integrationの頭字語である。
4個の色変換部10C、10M、10Y、10Kは、出力される色がC、M、Y、Kのように夫々異なることを除いて同様の構成を有する。以下、4個の色変換部10C、10M、10Y、10Kの説明にあたり、色変換部10Cを例として説明を行う。
色変換部10Cは、例えば、記憶部20、生成部40、第1制御部50、切替部60、第2制御部70、算出部80及び演算部90を備える。
具体的には、本実施形態における複数のメモリーは、図2に示す8個のメモリー21〜28のように、RGBの色空間の色数である「3」に応じて、23個、即ち、8個設けられている。8個のメモリー21〜28は夫々、RGBの色空間に対応する3次元のLUTを8つに分割した分割データ1〜8の各々を記憶する。
3次元のLUTは、RGBの色値とC、M、Y、Kの色値との対応関係を示すデータである。具体的には、3次元のLUTは、図3に示すように、R、G、Bの各々を軸とした3次元空間で表すことができる。3次元のLUTは、当該3次元空間内において、R、G、Bの各々の色値に対応するC、M、Y、Kのいずれか1個の色値に係る情報を含む。即ち、3次元のLUTを参照することで、後述する演算部90は、RGBの色値に対応するC、M、Y、Kの色値に係る情報を得ることができる。
以下、色変換部10Cに対応する3次元のLUTを例に説明を行う。
ここで、R、G、Bの各々が取り得る色値のパターン数は17パターンであることから、格子点となるR、G、Bの色値の組み合わせパターンの総数は17×17×17[個]である。また、R、G、Bの各々の軸に沿って格子点どうしを結ぶ線分で3次元空間を分割すると、当該3次元空間は16×16×16[個]の立方体状の空間に分割されることとなる。
言い換えれば、R、G、Bの色値のR[4]、G[4]、B[4]の組み合わせパターンは8パターンあり、最小値が0、最大値が31である範囲内において、当該組み合わせパターンからRGBの色値が空間C1〜空間C8のいずれに含まれるのか判別することができる。
本実施の形態において、8個のメモリー21〜28の各々に記憶される8個の分割データ1〜8は、R[4]、G[4]、B[4]の組み合わせパターンに応じて分けられた8個のグループに対応する。具体的には、図4に示すように、メモリー21は、R[4]、G[4]、B[4]の組み合わせパターンが「0、0、0」である分割データ1を記憶する。メモリー22は、R[4]、G[4]、B[4]の組み合わせパターンが「1、0、0」である分割データ2を記憶する。メモリー23は、R[4]、G[4]、B[4]の組み合わせパターンが「0、1、0」である分割データ3を記憶する。メモリー24は、R[4]、G[4]、B[4]の組み合わせパターンが「1、1、0」である分割データ4を記憶する。メモリー25は、R[4]、G[4]、B[4]の組み合わせパターンが「0、0、1」である分割データ5を記憶する。メモリー26は、R[4]、G[4]、B[4]の組み合わせパターンが「1、0、1」である分割データ6を記憶する。メモリー27は、R[4]、G[4]、B[4]の組み合わせパターンが「0、1、1」である分割データ7を記憶する。メモリー28は、R[4]、G[4]、B[4]の組み合わせパターンが「1、1、1」である分割データ8を記憶する。ただし、例外的に、255の値を取るR、G、Bの色値については、本来ならば[4]が1であるものを0であるものとしてグルーピングする。
具体的には、生成部40は、8個のメモリー21〜28のいずれかを参照するためのメモリーアドレスをR[7:4]、G[7:4]及びB[7:4]から生成する。ここで、[7:4]を用いるということは、[3:0]により表される16階調分の情報が割愛されるということである。よって、R[7:4]、G[7:4]及びB[7:4]から生成されるメモリーアドレスは、16階調単位となる。
例えば、R[7:4]、G[7:4]及びB[7:4]の各々のビットパターンが全て0である場合、対応する空間はC1であり、生成部40は、当該空間でR、G、Bの各々の色値が最も小さいRGBの色値に対応する格子点Caに対応する情報が記憶されたメモリーアドレスを生成する。
具体的には、第1制御部50は、R[4:0]、G[4:0]及びB[4:0]に基づいて、8個のメモリー21〜28のうち、RGBの色値とCの色値との対応関係に係る分割データが記憶されたメモリーを特定する。そして、第1制御部50は、特定されたメモリーのチップイネーブル端子をON、即ち、イネーブル状態として読み出しを許可し、それ以外のメモリーのチップイネーブル端子をOFF、即ち、ディセーブル状態として読み出しを許可しないよう8個のメモリー21〜28を制御する。ここで、イネーブル状態のメモリーにはデータの読み出し処理に伴う十分な通電が行われる。一方、ディセーブル状態のメモリーからはデータが読み出されないことから、データの読み出し処理に伴う電力消費が生じなくなり、イネーブル状態に比して消費電力が大幅に低減されることとなる。即ち、ディセーブル状態にされたメモリーの分だけ、データの読み出しに伴う消費電力が低減される。
1個の立方体状の空間の各頂点に対応する格子点のうち、R、G、Bの色値が全て最小である格子点Cyと、R、G、Bの色値が全て最大である格子点Czとを結ぶ線分を一辺とし、かつ、4個の格子点を頂点とする四面体により当該空間を分割した場合、当該空間は、図5(a)〜(f)に示すように、6個の四面体W1〜W6に分割することができる。言い換えれば、1個の立方体状の空間内に存するRGBの色値は、6個の四面体W1〜W6内のいずれかに存していることとなる。
具体的には、R[3:0]、G[3:0]及びB[3:0]は、以下の関係(1)〜(7)のいずれかに該当する。
R[3:0]≧G[3:0]>B[3:0]…(1)
G[3:0]>R[3:0]≧B[3:0]…(2)
G[3:0]≧B[3:0]>R[3:0]…(3)
B[3:0]>G[3:0]≧R[3:0]…(4)
B[3:0]≧R[3:0]>G[3:0]…(5)
R[3:0]>B[3:0]≧G[3:0]…(6)
R[3:0]=G[3:0]=B[3:0]…(7)
ここで、(1)の関係が成立する場合、RGBの色値は、四面体W1内に存する。また、(2)の関係が成立する場合、RGBの色値は、四面体W2内に存する。また、(3)の関係が成立する場合、RGBの色値は、四面体W3内に存する。また、(4)の関係が成立する場合、RGBの色値は、四面体W4内に存する。また、(5)の関係が成立する場合、RGBの色値は、四面体W5内に存する。また、(6)の関係が成立する場合、RGBの色値は、四面体W6内に存する。
なお、(7)の関係が成立する場合、RGBの色値は、格子点Cyと格子点Czとを結ぶ線分上に位置することから、どの四面体にも含まれることとなる。本実施の形態では、(7)の関係が成立する場合、四面体W1に存するものとして扱うが、一例であってこれに限られるものでなく、任意に変更可能である。
そして、第1制御部50は、R[4]、G[4]、B[4]の組み合わせパターンに対応する分割データに含まれる1個の格子点と、R[3:0]、G[3:0]、B[3:0]の各々により表される値の大小関係により特定された4個の格子点の位置関係とに応じて、4個の格子点に対応する情報を含む分割データを特定する。具体的には、第1制御部50は、R[4]、G[4]、B[4]の組み合わせパターンに対応する分割データに含まれる1個の格子点をR、G、Bの色値が全て最小である格子点Cyとして、残り3個の格子点に対応する情報を含む分割データを特定する。
第1制御部50は、上記のように、R[4:0]、G[4:0]及びB[4:0]から、R[4]、G[4]、B[4]の組み合わせパターンとR[3:0]、G[3:0]、B[3:0]の各々により表される値の大小関係とを取得して4個の格子点に対応する4個の分割データを特定する。そして、第1制御部50は、特定された分割データが記憶されたメモリーをイネーブル状態として読み出しを許可し、それ以外のメモリーをディセーブル状態として読み出しを許可しないよう8個のメモリー21〜28を制御する。このように、第1制御部50は、23に対応する8個のメモリー21〜28の数より少ない4個のメモリーをイネーブル状態にし、残り4個のメモリーをディセーブル状態にする。
切替部60は、第2制御部70の制御下で動作する。
具体的には、第2制御部70は、演算部90の8つの入力部LA〜LHの夫々に対して接続されるメモリーをR[4]、G[4]、B[4]の組み合わせパターンに応じて切り替えるように切替部60の動作を制御する。
より具体的には、第2制御部70は、入力部LA、LB、LC、LD、LE、LF、LG、LHに接続されたメモリーに記憶された分割データが図6に示す関係となるように、8個のメモリー21〜28と演算部90との接続を切り替える。
具体的には、算出部80は、R[3:0]、G[3:0]、B[3:0]の各々により表される値の大小関係に応じて分割データ1〜8の各々に適用するための重み付け係数を個別に算出する。
例えば、R[3:0]、G[3:0]、B[3:0]の各々により表される値の大小関係が、上記の関係(1)又は(7)に該当する場合に、算出部80は、入力部LAに対応する分割データの重み付け係数として1−ΔRを算出して入力部PAに出力し、入力部LBに対応する分割データに対する重み付け係数としてΔR―ΔGを算出して入力部PBに出力し、入力部LDに対応する分割データに対する重み付け係数としてΔG―ΔBを算出して入力部PDに出力し、入力部LHに対応する分割データに対する重み付け係数としてΔBを算出して入力部PHに出力する。ここで、入力部LA、LB、LD、LHに対応する分割データが記憶されたメモリーは、第1制御部50により読み出しが許可されるメモリーである。他のR[3:0]、G[3:0]、B[3:0]の大小関係の場合においても、算出部80は、同様に、図7に示すように重み付け係数を算出して出力する。
なお、ΔR、ΔG及びΔBは、以下の式(8)〜(10)により算出される。
ΔR=R[3:0]/16…(8)
ΔG=G[3:0]/16…(9)
ΔB=B[3:0]/16…(10)
即ち、ΔR、ΔG、ΔBは夫々、R[3:0]、G[3:0]、B[3:0]のビットパターンに対応した0〜15の範囲内の十進数を16で割った値である。
例えば、R[3:0]、G[3:0]、B[3:0]の各々により表される値の大小関係が、上記の関係(1)又は(7)に該当する場合に、算出部80は、図7に示すように、入力部LC、LE、LF、LGに対応する分割データの重み付け係数を0として入力部PC、PE、PF、PGに出力する。ここで、入力部LC、LE、LF、LGに対応する分割データが記憶されたメモリーは、第1制御部50によりディセーブル状態にされたメモリーである。
具体的には、演算部90は、以下の式(11)により、色変換後のCの色値Color_Cを得る。
Color_C= LA×PA+LB×PB+LC×PC+LD×PD
+LE×PE+LF×PF+LG×PG+LH×PH…(11)
ここで、式(11)におけるLA、LB、LC、LD、LE、LF、LG、LHは夫々、入力部LA、LB、LC、LD、LE、LF、LG、LHに接続されたメモリーから読み出された分割データに含まれる情報である。また、式(11)におけるPA、PB、PC、PD、PE、PF、PG、PHは夫々、算出部80から入力部PA、PB、PC、PD、PE、PF、PG、PHに出力された重み付け係数である。式(11)に示すように、演算部90は、メモリーに記憶された分割データに含まれる格子点を示すデータ、即ち、図5の例に示すような位置関係に対応する各格子点に対応する情報と、算出部80により算出された重み付け係数とを用いて補間演算を行う。
ここで、4個の格子点に対応する情報は、式(11)におけるLA、LB、LC、LD、LE、LF、LG、LHのうち4個に含まれることから、4個の格子点に対応する情報が含まれない他の4個は、値が含まれていない状態となる。よって、式(11)において4個の格子点に対応する情報が含まれない他の4個は重み付け係数によらずColor_Cの算出結果に影響を与えないことが想定されるが、本実施の形態では、さらに、算出部80が、これら他の4個の各々に対応する重み付け係数を0としている。即ち、本実施形態の色変換部10Cは、0の重み付け係数により、色変換後の色値の演算に関係しない分割データの影響をより確実に防止している。
また、補間演算を行うことで、各分割データの情報量の低減と高精度な色再現とを両立することができる。
また、データの形式はLUTに限らず、第1の色空間の色値と第2の色空間の色値との対応関係を示すことができるデータ形式であればよい。
また、上記の実施の形態では、RGBの色空間の色数である「3」に応じて、23個、即ち、8個のメモリー21〜28が設けられているが、あくまで一例であってこれに限られるものでない。即ち、メモリーの数は色空間の色数に限定されることなく、適宜変更可能である。
また、上記の実施の形態において式(8)〜(10)にて示した重み付け係数の算出のための式はあくまで一例であってこれに限られるものでなく、分割データから読み出されるデータに対する重み付けの意図に応じて適宜変更可能である。
10C、10K、10M、10Y 色変換部
1〜8 分割データ
21〜28 メモリー
40 生成部
50 第1制御部
60 切替部
70 第2制御部
80 算出部
90 演算部
Claims (3)
- 2以上の整数からなるN色の第1の色空間の色値と第2の色空間の色値との対応関係を示す情報を含むN次元のデータを参照してN色の第1の色空間の色値である第1値を第2の色空間の色値である第2値に変換する色変換装置において、
前記N次元のデータを複数に分割した分割データの各々を記憶する複数のメモリーと、
前記第1値に応じて、前記複数のメモリーのうち、前記第1値と前記第2値との対応関係に係る分割データが記憶されたメモリーをイネーブル状態にすると共に前記第1値と前記第2値との対応関係に係る分割データが記憶されていないメモリーをディセーブル状態にするように制御する制御部と、
前記制御部によりイネーブル状態にされたメモリーに記憶された分割データに含まれる情報を用いた演算を行って前記第1値に対応する前記第2値を得る演算部と、
を備えることを特徴とする色変換装置。 - 前記メモリーは、2N個設けられ、
前記演算部は、前記制御部によりイネーブル状態にされた2Nより少ない数のメモリーに記憶された分割データに含まれる前記第1の色空間内の格子点を示すデータを用いた補間演算を行うことを特徴とする請求項1に記載の色変換装置。 - 前記第1値に応じた重み付け係数を前記分割データの各々に対して個別に算出する算出部を更に備え、
前記演算部は、更に、前記算出部により算出された前記重み付け係数を用いて前記補間演算を行い、
前記算出部は、ディセーブル状態にされたメモリーに記憶されている分割データの重み付け係数を0とすることを特徴とする請求項2に記載の色変換装置。
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