JP2014096907A - 電池保護システム - Google Patents

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Abstract

【課題】消費電力を低減し、電池の効率を向上し、連続使用時間を長くする。
【解決手段】電池保護システムは、充電制御用ＭＯＳＦＥＴ２１、充電電流検出用ＭＯＳＦＥＴ２３、放電制御用ＭＯＳＦＥＴ２０、放電電流検出用ＭＯＳＦＥＴ２２、充電電流検出用抵抗１９、放電電流検出用抵抗１６および制御回路４を具備する。ＭＯＳＦＥＴ２３は、ＭＯＳＦＥＴ２１とドレインおよびゲートを共通にし、ＭＯＳＦＥＴ２１とセル比が異なる。ＭＯＳＦＥＴ２０は、ＭＯＳＦＥＴ２１とドレインを共通にする。ＭＯＳＦＥＴ２２は、ＭＯＳＦＥＴ２０とドレインおよびゲートを共通にし、ＭＯＳＦＥＴ２０とセル比が異なる。抵抗１９、１６はＭＯＳＦＥＴ２３、２２に対応している。制御回路４は、抵抗１９の電圧をデジタル信号処理してＭＯＳＦＥＴ２１、２３のゲート制御信号を生成し、抵抗１６の電圧をデジタル信号処理してＭＯＳＦＥＴ２０、２２のゲート制御信号を生成する。
【選択図】図１

Description

本発明は、電池保護システムに関し、例えば二次電池を制御する電池保護システムに好適に利用できるものである。
近年、携帯電話やノートＰＣやスマートフォンのような様々な電子機器に、高容量で小型である二次電池が使用されている。そのような二次電池としては、Ｌｉイオン電池が例示される。Ｌｉイオン電池のような二次電池は、高性能であるが、過充電、過放電、短絡などにより発熱や劣化を生じる場合がある。そのため、そのような二次電池をより安全に使用するためには保護回路が必要である。保護回路は、電池パックの中に配置され、過充電、過放電、過電流、異常発熱などを監視し、充放電を制御する。
保護回路は、例えば、充放電用ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｏｒ）と、抵抗（以下、「センス抵抗」ともいう。）と、温度検出素子と、制御回路とを備えている。充放電用ＦＥＴは、充放電経路をＯＮ／ＯＦＦする。充放電用ＦＥＴは、一般的には、ドレインを共通にした２個のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）を１チップで構成したものを用いる。センス抵抗は、充放電経路の途中に配置され、充放電電流を検出する。温度検出素子は、ＭＯＳＦＥＴおよび保護回路の温度を検出する。サーミスタに例示される。制御回路は、これらの検出素子からの情報を処理してＭＯＳＦＥＴを制御する。
そのような保護回路を有する電池パックとして、例えば、特開２００７−６６７４８号公報にパック電池が開示されている。このパック電池は、充電機器と通信を行う。パック電池は、充電用ＦＥＴ素子と、制御手段とを備えている。充電用ＦＥＴ素子は、内蔵する電池が満充電状態となったときオフとなる。制御手段は、充電機器との通信処理および前記充電用ＦＥＴ素子の制御を行う。制御手段において、充電用ＦＥＴ素子が満充電状態となりオフ状態で、充電機器との通信がないと判定するときに、充電用ＦＥＴ素子をオンとする。
具体的には、このパック電池Ａは、二次電池１と、充電用ＦＥＴ素子９１および放電用ＦＥＴ素子９２と、検出抵抗（センス抵抗）２と、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）とを備えている。二次電池１の正極とパック電池Ａの正極端子（＋）とをつなぐ電源経路上に、充電用ＦＥＴ素子９１および放電用ＦＥＴ素子９２が直列に接続されている。すなわち、放電用ＦＥＴ素子９２のドレインと充電用ＦＥＴ素子９１のドレインとは共通接続されている。放電用ＦＥＴ素子９２のソースは二次電池１の正極側に接続されている。充電用ＦＥＴ素子９１のソースは正極端子（＋）に接続されている。なお、放電用ＦＥＴ素子９２のゲートと充電用ＦＥＴ素子９１のゲートとはＭＰＵに接続されている。また、二次電池１の負極とパック電池Ａの負極端子（−）とをつなぐ電源経路上に、検出抵抗２（センス抵抗）が設けられている。検出抵抗（センス抵抗）２の電圧は、ＭＰＵに計測される。
このパック電池Ａの放電状態は、例えば以下のようになると考えられる。パック電池Ａの正極端子（＋）と負極端子（−）との間に負荷が接続される。ＭＰＵは、ゲート制御信号により充電用ＦＥＴ素子９１および放電用ＦＥＴ素子９２を共にＯＮにする。それにより、二次電池１が放電状態となり、各電源経路に放電電流が流れる。ＭＰＵは、検出抵抗（センス抵抗）２の両端の電圧を読み取り、放電電流を算出する。放電電流がある値より大きい場合、ＭＰＵは、異常電流が流れていると判断し、ゲート制御信号により充電用ＦＥＴ素子９１および放電用ＦＥＴ素子９２を共にＯＦＦにする。それにより、放電経路が遮断され、放電電流が停止する。電池電圧が所望の電圧に達したと判断した場合も同様である。
また、このパック電池Ａの充電状態は、例えば以下のようになると考えられる。パック電池Ａの正極端子（＋）と負極端子（−）との間に充電装置が接続される。ＭＰＵは、ゲート制御信号により充電用ＦＥＴ素子９１および放電用ＦＥＴ素子９２を共にＯＮにする。それにより、二次電池１が充電状態となり、各電源経路に充電電流が流れる。ＭＰＵは、検出抵抗（センス抵抗）２の両端の電圧を読み取り、充電電流を算出する。充電電流がある値より大きい場合、ＭＰＵは、異常電流が流れていると判断し、ゲート制御信号により充電用ＦＥＴ素子９１および放電用ＦＥＴ素子９２を共にＯＦＦにする。それにより、充電経路が遮断され、充電電流が停止する。電池電圧が所望の電圧に達したと判断した場合も同様である。
関連する技術として、特開２０１２−５０２５８号公報（国際公開ＷＯ２０１２０２６５３７（Ａ１））に電源装置が開示されている。この電源装置は、一以上の電池パックと、保護ユニットとを備えている。一以上の電池パックは、複数の二次電池セルを直列および／又は並列に接続している。保護ユニットは、電池パックと電気的に接続可能である。外部の充電用電源から供給される電力でもって各電池パックを充電し、更に各電池パックに蓄電された電力を外部に出力可能としている。電池パックが、異常発生時に、他の電池パック又は保護ユニットに対してパック異常信号を送出するためのパック異常出力端子を備えている。保護ユニットが、パック異常出力端子と接続するための保護側入出力端子と、電池パックの電流を遮断可能な保護回路とを備えている。電池パックに異常が発生した際、電池パックのパック異常出力端子から保護ユニットの保護側入出力端子にパック異常信号が出力される。保護ユニットは、該パック異常信号を検出すると、保護回路により電流を遮断する。
また、特許第４７５６５５７号公報（国際公開ＷＯ２００６１１４８８３（Ａ１））に半導体装置が開示されている。この半導体装置は、第１端子と、第２端子と、パワーＭＯＳＦＥＴと、電流検出手段と、抵抗手段と、比較回路と、第１ＭＯＳＦＥＴとを備えている。パワーＭＯＳＦＥＴは、上記第１端子にドレインが接続され、上記第２端子にソースが接続されている。電流検出手段は、上記パワーＭＯＳＦＥＴに流れる電流を検出する。抵抗手段は、上記パワーＭＯＳＦＥＴのゲートと上記第１端子との間に設けられている。比較回路は、上記電流検出手段の出力信号と基準信号とを比較する。第１ＭＯＳＦＥＴは、上記比較回路の出力信号がゲートに供給され、上記パワーＭＯＳＦＥＴのゲートとソース間にドレイン−ソース経路が接続されている。上記第１端子と第２端子とを外部第１端子と外部第２端子としてなることを特徴とする。
また、特開２０００−２９９６３４号公報（米国特許ＵＳ６３９２８５９（Ｂ１））に交流用スイッチングデバイスが開示されている。この交流用スイッチングデバイスは、交流用半導体ヒューズに用いるためのスイッチングデバイスである。ｐチャネル型の第１主半導体素子と、ｎチャネル型の第２主半導体素子とからなる。ｐチャネル型の第１主半導体素子は、交流電源の非接地側に接続される第１主電極、第１主電極に対向した第２主電極、第１および第２主電極を流れる主電流を制御する第１制御電極とを有する。そして、第１主電極にカソード領域を、第２主電極にアノード領域が接続される第１寄生ダイオードを内在する。ｎチャネル型の第２主半導体素子は、第２主電極に接続される第３主電極、第３主電極に対向し負荷に接続される第４主電極、第３および第４主電極を流れる主電流を制御する第２制御電極とを有する。そして、第３主電極にアノード領域を、第４主電極にカソード領域が接続される第２寄生ダイオードを内在する。
特開２００７−６６７４８号公報 特開２０１２−５０２５８号公報 特許第４７５６５５７号公報 特開２０００−２９９６３４号公報
上記特開２００７−６６７４８号公報のパック電池Ａにおいて、二次電池１の放電状態では、負荷以外に、充電用ＦＥＴ素子９１および放電用ＦＥＴ素子９２のオン抵抗と検出抵抗（センス抵抗）２とで電力が消費される。この場合、その消費電力をできるだけ小さくすることで、二次電池１の効率を向上し、連続使用時間を長くすることができる。これは、充電状態の場合も同様である。
しかし、上記特開２００７−６６７４８号公報のパック電池Ａでは、検出抵抗（センス抵抗）２が充電電流および放電電流の電源経路内にある。電源経路内を流れる充電電流や放電電流は大きいため、検出抵抗（センス抵抗）２において無駄な電力を消費してしまうという問題がある。特に放電状態において、パック電池Ａの連続使用時間が短くなるという問題が生じる。また、検出抵抗（センス抵抗）２は、電力消費を抑えるべく、抵抗値の非常に小さいもの（例示：数ｍΩ〜数十ｍΩ）を使用する必要がある。そのため、計測する電圧の測定精度の向上が難しく、かつ、特殊で高価であり、低価格化を妨げる要因にもなる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、電池保護システムは、電池の充放電の経路に設けられた充電制御用ＭＯＳＦＥＴと放電制御用ＭＯＳＦＥＴに、並列に、セル比の異なる充電電流検出用ＭＯＳＦＥＴと放電電流検出用ＭＯＳＦＥＴ、および、充電電流検出用抵抗と放電電流検出用抵抗を設ける。
前記一実施の形態により、消費電力を低減して、電池の効率を向上し、連続使用時間を長くすることができる。
図１は、第１の実施の形態に係る電池保護システムを適用した電池パックの構成の一例を示すブロック図である。 図２は、図１における電池保護ＦＥＴ回路の構成の一例を示す平面図である。 図３は、図１における電池保護ＦＥＴ回路の構成の一例を示す段面図である。 図４は、図１の電池パックの構成における電流制御回路の具体例を示すブロック図である。 図５は、第１の実施の形態に係る電池保護システムを保護基板に実装した一例を模式的に示す平面図および側面図である。 図６は、第１の実施の形態に係る電池保護システムを実装した電池パックの一例を模式的に示す斜視図である。 図７は、第１の実施の形態に係る電池保護システムを適用した電池パックの構成の第１の変形例を示すブロック図である。 図８は、第１の変形例の電池保護システムを実装した保護基板の一例を模式的に示す平面図および側面図である。 図９は、第１の実施の形態に係る電池保護システムを適用した電池パックの構成の第２の変形例を示すブロック図である。 図１０は、第２の変形例の電池保護システムを実装した保護基板の一例を模式的に示す平面図および側面図である。 図１１は、第２の実施の形態に係る電池保護システムを適用した電池パックの構成の一例を示すブロック図である。 図１２は、図１１における電池保護ＦＥＴ回路５の構成の一例を示す平面図である。 図１３は、第２の実施の形態に係る電池保護システムを適用した電池パックの構成の第１の変形例を示すブロック図である。 図１４は、第２の実施の形態に係る電池保護システムを適用した電池パックの構成の第２の変形例を示すブロック図である。 図１５は、第３の実施の形態に係る電池保護システムを適用した電池パックの構成の一例を示すブロック図である。 図１６は、図１５における電池保護ＦＥＴ回路５の構成の一例を示す平面図である。 図１７は、第３の実施の形態に係る電池保護システムを適用した電池パックの構成の第１の変形例を示すブロック図である。 図１８は、第３の実施の形態に係る電池保護システムを適用した電池パックの構成の第２の変形例を示すブロック図である。 図１９は、第４の実施の形態に係る電池保護システムを適用した電池パックの構成の一例を示すブロック図である。 図２０は、図１９における電池保護ＦＥＴ回路５の構成の一例を示す平面図である。 図２１は、第４の実施の形態に係る電池保護システムを適用した電池パックの構成の第１の変形例を示すブロック図である。 図２１は、第４の実施の形態に係る電池保護システムを適用した電池パックの構成の第２の変形例を示すブロック図である。
以下、実施の形態に係る電池保護システムに関して、添付図面を参照して説明する。
（第１の実施の形態）
第１の実施の形態に係る電池保護システムを適用した電池パックの構成について説明する。図１は、第１の実施の形態に係る電池保護システムを適用した電池パックの構成の一例を示すブロック図である。電池パック１は、充放電保護機能を有する二次電池システムであり、端子６、端子７、インターフェース入出力８が外部接続端子として配置されている。電池パック１は、二次電池２と、電池保護システム３と、端子６と、端子７とを具備している。
二次電池２は、充放電可能な電池であり、例えばＬｉイオン電池である。正極を正極側の電源経路（充放電用の配線）を介して端子６に、負極を負極側の電源経路（充放電用の配線）を介して端子７にそれぞれ接続されている。二次電池２は、端子６、端子７および電源経路（充放電用の配線）を介して充放電を行う。二次電池２は、その充放電の配線の途中に設けられた電池保護システム３により、その充放電を制御され、過電流などの異常から保護されている。
電池保護システム３は、充電制御用ＭＯＳＦＥＴ（２１）と、充電電流検出用ＭＯＳＦＥＴ（２３）と、放電制御用ＭＯＳＦＥＴ（２０）と、放電電流検出用ＭＯＳＦＥＴ（２２）と、充電電流検出用抵抗（１９）と、放電電流検出用抵抗（１６）と、制御回路（４）とを具備している。充電電流検出用ＭＯＳＦＥＴ（２３）は、充電制御用ＭＯＳＦＥＴ（２１）とドレインおよびゲートを共通にし、充電制御用ＭＯＳＦＥＴ（２１）とセル比が異なる。放電制御用ＭＯＳＦＥＴ（２０）は、充電制御用ＭＯＳＦＥＴ（２１）とドレインを共通にしている。放電電流検出用ＭＯＳＦＥＴ（２２）は、放電制御用ＭＯＳＦＥＴ（２０）とドレインおよびゲートを共通にし、放電制御用ＭＯＳＦＥＴ（２０）とセル比が異なる。充電電流検出用抵抗（１９）は、充電電流検出用ＭＯＳＦＥＴ（２３）に対応して設けられている（充電電流検出用ＭＯＳＦＥＴ（２３）のソースに電気的に接続される）。放電電流検出用抵抗（１６）は、放電電流検出用ＭＯＳＦＥＴ（２２）に対応して設けられている。（放電電流検出用ＭＯＳＦＥＴ（２２）のソースに電気的に接続される。）制御回路（４）は、充電電流検出用抵抗（１９）の電圧値に基づくデジタル信号処理により、充電制御用ＭＯＳＦＥＴ（２１）および充電電流検出用ＭＯＳＦＥＴ（２３）のゲートに入力する制御信号を生成し、放電電流検出用抵抗（１６）の電圧値に基づくデジタル信号処理により、放電制御用ＭＯＳＦＥＴ（２０）および放電電流検出用ＭＯＳＦＥＴ（２２）のゲートに入力する制御信号を生成する。ただし、ゲートを共通にするとは、ドレインおよびゲートの配線が共通である場合だけでなく、配線が異なり、動作時に各ゲートに共通の電位が与えられる場合も含んでいる。
このような電池保護システム３では、充電制御用ＭＯＳＦＥＴ（２１）と充電電流検出用ＭＯＳＦＥＴ（２３）とがカレントミラー回路を構成する。すなわち、充電制御用ＭＯＳＦＥＴ（２１）の充電電流（Ｉｃ）と両ＭＯＳＦＥＴのセル比とに基づく検出電流（Ｉｃｒ）が充電電流検出用ＭＯＳＦＥＴ（２３）から充電電流検出用抵抗（１９）に供給される。したがって、セル比を調整することにより、検出電流（Ｉｃｒ）を極めて小さくすることができ、その充電電流検出用抵抗（１９）による無駄な電力消費を抑えることができ、連続使用時間を延ばすことが可能となる。同様に、このような電池保護システム３では、放電制御用ＭＯＳＦＥＴ（２０）と放電電流検出用ＭＯＳＦＥＴ（２２）とがカレントミラー回路を構成する。すなわち、放電制御用ＭＯＳＦＥＴ（２０）の放電電流（Ｉｄ）と両ＭＯＳＦＥＴのセル比とに基づく検出電流（Ｉｄｒ）が放電電流検出用ＭＯＳＦＥＴ（２２）から放電電流検出用抵抗（１６）に供給される。したがって、セル比を調整することにより、検出電流（Ｉｄｒ）を極めて小さくすることができ、その放電電流検出用抵抗（１６）による無駄な電力消費を抑えることができ、連続使用時間を延ばすことが可能となる。そして、この電池保護システム３を用いた電池パック１は、充放電における無駄な電力消費を抑えることができ、連続使用時間を延ばすことが可能となる。また、デジタル信号処理により、各ＭＯＳＦＥＴのゲートを制御しているので、回路的に決定される制御だけでなく、電圧値を様々に処理して制御に用いることが可能となる。すなわち、制御の自由度を高めることができる。
電池保護システム３は、具体的には、制御回路４と、電池保護ＦＥＴ回路５と、電流検出抵抗１６、１９とを備えている。
電池保護ＦＥＴ回路５は、制御回路４の制御に基づいて、二次電池２の充放電を制御し、二次電池２を適切に保護する。電池保護ＦＥＴ回路５は、一つの半導体チップとして設けられていてもよい。一つの半導体チップとすることで、電気的特性のばらつきを小さくすることができ、取り扱いが容易となる。電池保護ＦＥＴ回路５は、ＭＯＳＦＥＴ２０、ＭＯＳＦＥＴ２１、ＭＯＳＦＥＴ２２、ＭＯＳＦＥＴ２３を備えている。
ＭＯＳＦＥＴ２０は、放電時に放電電流Ｉｄが流れる電源経路のＯＮ／ＯＦＦを行う。すなわち、ＭＯＳＦＥＴ２０は、放電制御用のＭＯＳＦＥＴということができる。ＭＯＳＦＥＴ２２は、放電電流Ｉｄに対応した検出電流Ｉｄｒを出力する。ＭＯＳＦＥＴ２２は、放電電流検出用のＭＯＳＦＥＴということができる。ただし、放電電流Ｉｄ＞＞検出電流Ｉｄｒである。ＭＯＳＦＥＴ２０とＭＯＳＦＥＴ２２とは、ドレインとゲートが共通に接続されている。ＭＯＳＦＥＴ２０とＭＯＳＦＥＴ２２とは、共通のゲートを、端子を介して外部配線と接続可能であり、それぞれのソースを、他の端子を介して他の外部配線と接続可能である。ＭＯＳＦＥＴ２０のソースは二次電池２の負極に接続される。ＭＯＳＦＥＴ２２のソースは、制御回路４を介して電流検出抵抗１６に接続される。ＭＯＳＦＥＴ２０とＭＯＳＦＥＴ２２のゲートをＦＥＴ制御部１１に接続される。ＭＯＳＦＥＴ２０の単位セル数とＭＯＳＦＥＴ２２の単位セル数とは、ＭＯＳＦＥＴ２０の単位セル数＞＞ＭＯＳＦＥＴ２２の単位セル数とする。単位セル数の比でいえば、大：小、とする。ＭＯＳＦＥＴ２０には放電電流Ｉｄを流す一方、ＭＯＳＦＥＴ２２には消費電力を低く抑えるために検出電流Ｉｄｒ（＜＜Ｉｄ）を流すからである。例えば、ＭＯＳＦＥＴ２０の単位セル数とＭＯＳＦＥＴ２２の単位セル数との比は、２００００対１とする。なお、放電電流Ｉｄと検出電流Ｉｄｒとの比は、単セル数の比に代えて、ＭＯＳＦＥＴ２０とＭＯＳＦＥＴ２２のゲート幅（またはチャネル幅）の比であっても良い。
ＭＯＳＦＥＴ２１は、充電時に充電電流Ｉｃが流れる電源経路のＯＮ／ＯＦＦを行う。すなわち、ＭＯＳＦＥＴ２１は、充電制御用のＭＯＳＦＥＴということができる。ＭＯＳＦＥＴ２３は、充電電流Ｉｃに対応した検出電流Ｉｃｒを出力する。ＭＯＳＦＥＴ２３は、充電電流検出用のＭＯＳＦＥＴということができる。ただし、充電電流Ｉｃ＞＞検出電流Ｉｃｒである。ＭＯＳＦＥＴ２１とＭＯＳＦＥＴ２３とは、ドレインとゲートが共通に接続されている。ＭＯＳＦＥＴ２０とＭＯＳＦＥＴ２２とは、ドレインとゲートが共通に接続されている。ＭＯＳＦＥＴ２１とＭＯＳＦＥＴ２３とは、共通のゲートを、端子を介して外部配線と接続可能であり、それぞれのソースを、他の端子を介して他の外部配線と接続可能である。ＭＯＳＦＥＴ７１のソースは端子７に接続される。ＭＯＳＦＥＴ２３のソースは、制御回路４を介して電流検出抵抗１９に接続される。ＭＯＳＦＥＴ２０とＭＯＳＦＥＴ２２のゲートをＦＥＴ制御部１１に接続される。ＭＯＳＦＥＴ２１の単位セル数とＭＯＳＦＥＴ２３の単位セル数とは、ＭＯＳＦＥＴ２１の単位セル数＞＞ＭＯＳＦＥＴ２３の単位セル数とする。単位セル数の比でいえば、大：小、とする。ＭＯＳＦＥＴ２１には充電電流Ｉｃを流す一方、ＭＯＳＦＥＴ２３には消費電力を低く抑えるために検出電流Ｉｃｒ（＜＜Ｉｃ）を流すからである。例えば、ＭＯＳＦＥＴ２１の単位セル数とＭＯＳＦＥＴ２３の単位セル数との比は、２００００対１とする。なお、充電電流Ｉｃと検出電流Ｉｃｒとの比は、単セル数の比に代えて、ＭＯＳＦＥＴ２１とＭＯＳＦＥＴ２３のゲート幅（またはチャネル幅）の比であっても良い。
制御回路４は、外部からの制御や計測結果に基づいて、主にデジタル信号処理により充電した電気量や放電した電気量を算出し、充放電の異常を判断し、それらに基づいて、電池保護ＦＥＴ回路５を制御する。制御回路４は、一つの半導体チップとして設けられていてもよい。制御回路４は、電流制御回路４３、電流制御回路４４、ＡＤＣ１２、ＡＤＣ１５、ＦＥＴ制御部１１、シリアルＩＦ１０、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）９を備えている。
電流制御回路４３は、電源経路（ＭＯＳＦＥＴ２０のソース）と、ＭＯＳＦＥＴ２２のソースと、電流検出抵抗１６の一端にそれぞれ接続されている。ＭＯＳＦＥＴ２０のソースと、ＭＯＳＦＥＴ２２のソースとが等電位になるように検出電流ＩｄｒをＭＯＳＦＥＴ２２から電流検出抵抗１６へ流す。電流制御回路４４は、電源経路（ＭＯＳＦＥＴ２１のソース）と、ＭＯＳＦＥＴ２３のソースと、電流検出抵抗１９の一端にそれぞれ接続されている。ＭＯＳＦＥＴ２１のソースと、ＭＯＳＦＥＴ２３のソースとが等電位になるように検出電流ＩｃｒをＭＯＳＦＥＴ２３から電流検出抵抗１９へ流す。
ＡＤＣ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）１２は、検出電流Ｉｄｒが流れたときの電流検出抵抗１６の電位（アナログ）をデジタルへ変換し、ＣＰＵ９へ出力する。ＡＤＣ１２は、放電電流の検出用ＡＤＣであり、放電電流検出用のＭＯＳＦＥＴ２２に流れる検出電流Ｉｄｒを検出する電流検出抵抗１６に対応して設けられている。ＡＤＣ１５は、検出電流Ｉｃｒが流れたときの電流検出抵抗１９の電位（アナログ）をデジタルへ変換し、ＣＰＵ９へ出力する。ＡＤＣ１５は、充電電流の検出用ＡＤＣであり、充電電流検出用のＭＯＳＦＥＴ２３に流れる検出電流Ｉｃｒを検出する電流検出抵抗１９に対応して設けられている。このように、ＡＤＣ１２、１５により、検出抵抗の電位を、ＣＰＵ９で処理可能にすることができる。
ＦＥＴ制御部１１は、電池保護ＦＥＴ回路５のＭＯＳＦＥＴ２０、ＭＯＳＦＥＴ２２、ＭＯＳＦＥＴ２１およびＭＯＳＦＥＴ２３のゲートに接続されている。ＣＰＵ９の制御に基づいて、電池保護ＦＥＴ回路５の各ＭＯＳＦＥＴのゲート電圧を制御して、それら各ＭＯＳＦＥＴをＯＮ／ＯＦＦする。シリアルＩＦ１０は、ＣＰＵ９が外部との情報（制御信号、計測結果等）の入出力を行うインターフェースである。外部接続端子としてインターフェース入出力８を備えている。ＣＰＵ９は、ＡＤＣ１２、ＡＤＣ１５、ＦＥＴ制御部１１およびシリアルＩＦ１０を制御する。例えば、ＡＤＣ１２およびＡＤＣ１５の計測結果に基づいて、電池保護ＦＥＴ回路５を制御するための信号をＦＥＴ制御部１１へ出力する。また、例えば、ＡＤＣ１２およびＡＤＣ１５の計測結果に基づいて、計測結果や算出結果をシリアルＩＦ１０から経由で外部へ出力する。このように、ＣＰＵ９およびＦＥＴ制御部１１により、電池保護ＦＥＴ回路５の制御を介して、二次電池２の充放電を制御することができる。
電流検出抵抗１６の一端は制御回路４の電流制御回路４３を介して電池保護ＦＥＴ回路５のＭＯＳＦＥＴ２２のソースに、他端はＧＮＤにそれぞれ接続されている。更に、電流検出抵抗１６の一端および他端はそれぞれＡＤＣ１２に接続されている。電流検出抵抗１６は、放電電流の検出用抵抗であり、放電電流検出用のＭＯＳＦＥＴ２２に対応して設けられている。電流検出抵抗１９の一端は制御回路４の電流制御回路４４を介して電池保護ＦＥＴ回路５のＭＯＳＦＥＴ２３のソースに、他端はＧＮＤにそれぞれ接続されている。更に、電流検出抵抗１９の一端および他端はそれぞれＡＤＣ１５に接続されている。電流検出抵抗１９は、充電電流の検出用抵抗であり、充電電流検出用のＭＯＳＦＥＴ２３に対応して設けられている。電流検出抵抗１６、１９はそれぞれ単独の素子として設けられていても良い。
図２は、図１における電池保護ＦＥＴ回路５の構成の一例を示す平面図である。ここで、領域１６５は、例えば、充電制御用のＭＯＳＦＥＴ２１および充電電流検出用のＭＯＳＦＥＴ２３に対応している。領域１６６は、放電制御用のＭＯＳＦＥＴ２０および放電電流検出用のＭＯＳＦＥＴ２２に対応している。領域１６５と領域１６６とは、図面の左右方向の中心線に対して線対称で、同じ構成を有しているので、以下では、領域１６５について主に説明する。
領域１６５を囲んでいるのは、等電位リング１１３である。等電位リング１１３は、チップエッジの耐圧向上とＭＯＳＦＥＴ間の分離のため、ドレインと同電位になっている領域である。なお、等電位リング１１３と領域１６６を囲む等電位リング１１４とは、領域１６５と領域１６６とが接する箇所が兼用となっている。
等電位リング１１３の内側に、等電位リング１１３に沿って、リング状のゲート配線１１１が設けられている。そのゲート配線１１１の下層の半導体基板の表面領域に、そのリング状のゲート配線１１１に沿ってリング状のトレンチが設けられている。そのリング状のトレンチにリング状のゲート電極が埋設されている。そのゲート電極は、その上面でコンタクトを介してゲート配線１１１に接続されている。そのゲート電極は、側面および底面をゲート絶縁膜に覆われている。
また、リング状のゲート配線１１１で囲まれた領域の下層の半導体基板の表面領域に、長手方向に沿った縞状のトレンチ（複数のトレンチ）が設けられている。（図示されず）。それら複数のトレンチに複数のゲート電極が埋設されている。それら複数のゲート電極は、それらの長手方向の両端部で、それらを囲むリング状のゲート電極と接続されている。各ゲート電極は、側面および底面をゲート絶縁膜に覆われている。各ゲート電極の側面に接するゲート絶縁膜の外側領域はソースおよびチャネルとして機能する。各ゲート電極の底面に接するゲート絶縁膜の外側領域はドレインとして機能する。すなわち、各ゲート電極を含む所定の幅の領域はＭＯＳＦＥＴセルと見ることができる。言い換えると、リング状のゲート配線１１１で囲まれた領域には、複数のＭＯＳＦＥＴセルが設けられている。それら複数のＭＯＳＦＥＴセルのゲート電極は、リング状のゲート電極を介してゲート配線１１１に接続される。
一方の、リング状のゲート配線１１２で囲まれた領域の下層の半導体基板の表面領域にも、同様に複数のＭＯＳＦＥＴセルが設けられている。
これらゲート配線１１１で囲まれた領域の複数のＭＯＳＦＥＴセルが、充電制御用のＭＯＳＦＥＴ２１および充電電流検出用のＭＯＳＦＥＴ２３を構成する。例えば、ゲート配線１１１で囲まれた領域内の所定の面積の部分のＭＯＳＦＥＴセルをＭＯＳＦＥＴ２３とする。そして、ゲート配線１１１で囲まれた領域内の残りの部分のＭＯＳＦＥＴセルをＭＯＳＦＥＴ２１とする。これらのＭＯＳＦＥＴ間の分離は、ソース電極を分離して行う。図２のように、ＭＯＳＦＥＴ２１のソース電極１１５とＭＯＳＦＥＴ２３のソース電極１１７との間は、分離されている。各ＭＯＳＦＥＴの断面は後述される（図３）。このとき、ＭＯＳＦＥＴ２３の面積（単位セル数に相当）とＭＯＳＦＥＴ２１の面積（単位セル数に相当）との比は、例えば１対２００００とすることができる。
同様に、ゲート配線１１２で囲まれた領域の複数のＭＯＳＦＥＴセルが、放電制御用のＭＯＳＦＥＴ２０および放電電流検出用のＭＯＳＦＥＴ２２を構成する。ＭＯＳＦＥＴ２０のソース電極１１６とＭＯＳＦＥＴ２２のソース電極１１８とが分離されることで、各ＭＯＳＦＥＴ間が分離されている。ＭＯＳＦＥＴ２２の面積（単位セル数に相当）とＭＯＳＦＥＴ２０の面積（単位セル数に相当）との比は、例えば１対２００００とすることができる。
ＭＯＳＦＥＴ２３としてのＭＯＳＦＥＴセルのソースはコンタクトを介してソース電極１１７に接続されている。そのソース電極１１７は、ソース端子１０５に接続されている。一方、ＭＯＳＦＥＴ２１としてのＭＯＳＦＥＴセルのソースはコンタクトを介してソース電極１１５に接続されている。そのソース電極１１５は、ソース端子１０３に接続されている。ＭＯＳＦＥＴ２３としてのＭＯＳＦＥＴセルのゲートおよびＭＯＳＦＥＴ２１としてのＭＯＳＦＥＴセルのゲートは、コンタクトを介してゲート配線１１１に接続されている。そのゲート配線１１１は、ゲート端子１０１に接続されている。説明を省略するが、ＭＯＳＦＥＴ２２およびＭＯＳＦＥＴ２０についても同様の構成となっている。なお、ドレイン電極は、ＭＯＳＦＥＴ２１、２３に共通であり、半導体チップの裏側に設けられている。
なお、領域１６６は、等電位リング１１４で囲まれている。領域１６６には、放電制御用のＭＯＳＦＥＴ２０および放電電流検出用のＭＯＳＦＥＴ２２に共通なゲート配線１１２およびゲート端子１０２と、ＭＯＳＦＥＴ２２のソース電極１１８およびソース端子１０６とが設けられている。更に、ＭＯＳＦＥＴ２０のソース電極１１６およびソース端子１０４が設けられている。なお、ドレイン電極は、ＭＯＳＦＥＴ２０、２２に共通であり、半導体チップの裏側に設けられている。
図３は、図１における電池保護ＦＥＴ回路５の構成の一例を模式的に示す断面図である。なお、この図では、分かり易さのために構成を簡略化したため、各構成の相対的な大きさ（例示：各ＭＯＳＦＥＴ間の単セル数の比（ゲートの面積比））が図２とは異なっている。また、領域１６５は、図２と同様に、例えば、充電制御用のＭＯＳＦＥＴ２１および充電電流検出用のＭＯＳＦＥＴ２３に対応している。領域１６６は、放電制御用のＭＯＳＦＥＴ２０および放電電流検出用のＭＯＳＦＥＴ２２に対応している。ここでも図２と同様に、領域１６５について主に説明する。
Ｎ＋型半導体基板１５１は、上側にＮ型エピタキシャル層１５２、下側に裏面電極１５０を備えている。Ｎ型エピタキシャル層１５２には、Ｐ層１５４が埋設されている。Ｐ層１５４には、ゲート電極１５５とＮ＋層１５６とが埋設されている。ゲート電極１５５は、ゲートトレンチにポリシリコンを埋設した構造を備え、側面および底面をゲート絶縁膜１５３で覆われている。ゲート電極１５５は、底面部分をＰ層１５４からＮ型エピタキシャル層１５２へ突出させている。Ｎ型エピタキシャル層１５２は、表面を層間絶縁層１５７で覆われている。層間絶縁層１５７上には、等電位リング１１３、ゲート配線１１１、ソース電極１１５、１１７が形成されている。等電位リング１１３は、コンタクト１５８を介してＰ層１５４に接続されている。ゲート配線１１１は、コンタクト１５９を介してゲート電極１５５に接続されている。ソース電極１１５、１１７は、コンタクト１５８を介してＮ＋層１５６に接続されている。
Ｎ＋層１５６は、ＭＯＳＦＥＴのソースに対応する。ゲート電極１５５はＭＯＳＦＥＴのゲート電極に対応し、ゲート絶縁膜１５３はＭＯＳＦＥＴのゲート絶縁膜に対応する。Ｐ層１５４はＭＯＳＦＥＴのチャネルに対応する。Ｎ型エピタキシャル層１５２およびＮ＋型半導体基板１５１はＭＯＳＦＥＴのドレインおよびドレイン電極に対応する。なお、ドレインとしてのＮ型エピタキシャル層１５２、ドレイン電極としてのＮ＋型半導体基板１５１および裏面電極１５０は、全てのＭＯＳＦＥＴに共通である。なお、Ｎ＋型半導体基板１５１の抵抗値が十分に小さければ、裏面電極１５０は必ずしも必要ではない。
ＭＯＳＦＥＴ２１のソース電極１１５は、コンタクト１５８を介してソースとしてのＮ＋層１５６と接続され、ソース端子１０３として取り出される。ＭＯＳＦＥＴ２３のソース電極１１７は、コンタクト１５８を介してソースとしてのＮ＋層１５６と接続され、ソース端子１０５として取り出される。各ＭＯＳＦＥＴのゲート電極１５５は互いに接続され、ゲート配線１１１下のゲート電極１５５に接続されて、ゲート配線１１１を介してゲート端子１０１として取り出される。同様に、ＭＯＳＦＥＴ２０は、ソース電極１１６およびソース端子１０６を備えている。ＭＯＳＦＥＴ２２は、ソース電極１１７およびソース端子１０４を備えている。ＭＯＳＦＥＴ２０およびＭＯＳＦＥＴ２２は、更に共通のゲート配線１１２およびゲート端子１０２を備えている。領域１６５と領域１６６との間の分離は、図３のように、中央部に、外周部の等電位リング１１３、１１４と同じ構造を形成して分離すればよい。しかし、中央部に等電位リングと同じ構造を設けず、ゲート配線１１１とゲート配線１１２がＮ型エピタキシャル層１５２を介して離れただけの構造でも良い。
言い換えると、ＭＯＳＦＥＴ２１の構成は以下のようになる。ソースおよびソース電極は、Ｎ＋層１５６およびソース電極１１５である。ゲート絶縁膜、ゲート電極およびゲート配線は、ゲート絶縁膜１５３、ゲート電極１５５およびゲート配線１１１である。ドレインおよびドレイン電極は、Ｎ型エピタキシャル層１５２、Ｎ＋型半導体基板１５１および裏面電極１５０である。チャネルは、Ｐ層１５４である。ＭＯＳＦＥＴ２３の構成は以下のようになる。ソースおよびソース電極は、Ｎ＋層１５６およびソース電極１１７である。ゲート絶縁膜、ゲート電極およびゲート配線は、ゲート絶縁膜１５３、ゲート電極１５５およびゲート配線１１１である。ドレインおよびドレイン電極は、Ｎ型エピタキシャル層１５２、Ｎ＋型半導体基板１５１および裏面電極１５０である。チャネルは、Ｐ層１５４である。ＭＯＳＦＥＴ２０の構成はＭＯＳＦＥＴ２１の構成と同様である。ＭＯＳＦＥＴ２２の構成はＭＯＳＦＥＴ２３の構成と同様である。ＭＯＳＦＥＴ２０〜２３は、同時に形成されるため、電気的特性のばらつきを小さくできる。
一般に、携帯電話やノートＰＣやスマートフォンのような様々な電子機器では低消費電力、連続使用時間（１回の充電で使用できる時間）の長時間化が望まれている。具体的には、電池保護ＦＥＴ回路５についていうと、例えば、ＭＯＳＦＥＴの低オン抵抗化が要求される。
本実施の形態では、図２および図３に示すように、電池保護ＦＥＴ回路５として、フリップチップ実装を想定し、チップ上にパッド（ゲート端子１０１〜１０２、ソース端子１０３〜１０６）を設けたＣＳＰ（Ｃｈｉｐ ｓｉｚｅ ｐａｃｋａｇｅ）タイプの構成を採用している。このため、ゲートやソースの経路が長くならず、ＭＯＳＦＥＴのオン抵抗を低く抑えることができる。更に、各ＭＯＳＦＥＴのドレインを裏面で接続しているので、表面にドレイン電極を設けて接続する必要がない。そのため、ドレインの経路が長くならず、ＭＯＳＦＥＴのオン抵抗を低く抑えることができる。また、各ＭＯＳＦＥＴのドレイン電極を表面に設ける必要がないので、有効セル面積が大きくできず、チップサイズが大きくなるなどの問題が生じない。
図２は、３端子×２列の６端子のＣＳＰタイプの半導体チップである。充電制御用ＭＯＳＦＥＴ２１および充電電流検出用ＭＯＳＦＥＴ２３に共通のゲート端子１０１と、充電制御用ＭＯＳＦＥＴ２１のソース端子１０３と、充電電流検出用ＭＯＳＦＥＴ２３のソース端子１０５の３端子が一列に配置されている。これに並列に配置されるように、放電制御用ＭＯＳＦＥＴ２０および放電電流検出用ＭＯＳＦＥＴ２２に共通のゲート端子１０２と、放電制御用ＭＯＳＦＥＴ２０のソース端子１０４と、放電電流検出用ＭＯＳＦＥＴ２２のソース端子１０６の３端子が一列に配置されている。図５（後述）の保護基板３ａには、配線が形成されるが、端子配置をこのような配置にすることにより、それぞれの端子に対応する保護基板３ａ側の配線のレイアウトがし易くなる。
次に、本実施の形態に係る電池保護システムを適用した電池パックの動作について説明する。
電池パック１の放電状態は、少なくとも三つのステップを具備している。第１のステップは、放電制御用ＭＯＳＦＥＴ２０、放電電流検出用ＭＯＳＦＥＴ２２および充電制御用ＭＯＳＦＥＴ２１をオンにするステップである。これにより、放電制御用ＭＯＳＦＥＴ２０（電源経路）に放電電流Ｉｄが流れ、放電電流検出用ＭＯＳＦＥＴ２２に放電電流Ｉｄとセル比とに対応した検出電流Ｉｄｒが流れる。第２のステップは、放電電流検出抵抗１６の電圧を計測するステップである。それにより、検出電流Ｉｄｒが得られる。第３のステップは、放電電流検出抵抗１６の電圧に基づいて、二次電池２の放電電流Ｉｄを算出するステップである。それにより、放電電流Ｉｄが得られ、それを積算することにより放電した電気量などが算出される。
また、電池パック１の充電状態は、少なくとも三つのステップを具備している。第１のステップは、充電制御用ＭＯＳＦＥＴ２１、充電電流検出用ＭＯＳＦＥＴ２３および放電制御用ＭＯＳＦＥＴ２０をオンにするステップである。これにより、充電制御用ＭＯＳＦＥＴ２１（電源経路）に充電電流Ｉｃが流れ、充電電流検出用ＭＯＳＦＥＴ２３に充電電流Ｉｃとセル比とに対応した検出電流Ｉｃｒが流れる。第２のステップは、充電電流検出抵抗１９の電圧を計測するステップである。それにより、検出電流Ｉｃｒが得られる。第３のステップは、充電電流検出抵抗１９の電圧に基づいて、二次電池２の充電電流Ｉｃを算出するステップである。それにより、充電電流Ｉｃが得られ、それを積算することにより充電した電気量などが算出される。
このような電池パック１の動作方法では、放電において、放電制御用ＭＯＳＦＥＴ２０の放電電流Ｉｄと両ＭＯＳＦＥＴのセル比とに基づく検出電流Ｉｄｒが放電電流検出用ＭＯＳＦＥＴ２２から放電電流検出抵抗１６に供給される。したがって、セル比を調整することにより、検出電流Ｉｄｒを極めて小さくすることができ、その放電電流検出抵抗１６による無駄な電力消費を抑えることができ、連続使用時間を延ばすことが可能となる。また、充電において、充電制御用ＭＯＳＦＥＴ２１の充電電流Ｉｃと両ＭＯＳＦＥＴのセル比とに基づく検出電流Ｉｃｒが充電電流検出用ＭＯＳＦＥＴ２３から充電電流検出用抵抗（１９）に供給される。したがって、セル比を調整することにより、検出電流Ｉｃｒを極めて小さくすることができ、その充電電流検出用抵抗（１９）による無駄な電力消費を抑えることができ、連続使用時間を延ばすことが可能となる。
以下詳細に電池パック１の放電状態および充電状態について説明する。
まず、電池パック１の放電状態について説明する。端子６および端子７には負荷（図示されず）が接続される。ＣＰＵ９は、ＦＥＴ制御部１１に放電経路の接続を指示する。ＦＥＴ制御部１１は、Ｈレベルのゲート制御信号２６およびゲート制御信号２７を電池保護ＦＥＴ回路５へ出力する。Ｈレベルのゲート制御信号２６によりＭＯＳＦＥＴ２０およびＭＯＳＦＥＴ２２がＯＮとなる。更に、Ｈレベルのゲート制御信号２７によりＭＯＳＦＥＴ２１およびＭＯＳＦＥＴ２３がＯＮとなる。それにより、二次電池２と端子７との間の放電経路がつながり、放電電流Ｉｄが図１の矢印の方向に流れる。すなわち、二次電池２は放電状態となる。
このとき、電流制御回路４３は、ＭＯＳＦＥＴ２０のソース電圧とＭＯＳＦＥＴ２２のソース電圧とが等しくなるように動作する。ＭＯＳＦＥＴ２０とＭＯＳＦＥＴ２２とはドレインとゲートが共通であるため、カレントミラー回路として動作する。ここで、ＭＯＳＦＥＴ２０の単位セル数とＭＯＳＦＥＴ２２の単位セル数の比とを２００００：１とする。その場合、ＭＯＳＦＥＴ２０に流れる放電電流Ｉｄの１／２００００の検出電流Ｉｄｒが、ＭＯＳＦＥＴ２２および電流制御回路４３経由で電流検出抵抗Ｒ１６に流れる。ＡＤＣ１２は、電流検出抵抗Ｒ１６の両端の電圧Ｖｄｒを読み取り（アナログ信号）、その結果をデジタル信号に変換してＣＰＵ９へ出力する。ＣＰＵ９は、放電電流Ｉｄを算出（Ｉｄ＝Ｖｄｒ／Ｒ１６×２００００）し、その放電電流Ｉｄを積算することで、使用された電気量を算出する。そして、ＣＰＵ９は、その使用された電気量を、充電時に蓄えられた電気量（ＣＰＵ９内または外部の記憶部に記憶）から差し引くことで二次電池２の残量を算出する。ＣＰＵ９は、算出された二次電池２の残量の情報を、シリアルＩＦ１０を介して外部機器に出力する。
また、ＣＰＵ９は、放電電流Ｉｄが所定の値（ＣＰＵ９内または外部の記憶部に記憶）以上となった場合、過電流と判断して、ＦＥＴ制御部１１に放電経路の遮断を指示する。ＦＥＴ制御部１１は、Ｌレベルのゲート制御信号２６を電池保護ＦＥＴ回路５へ出力する。Ｌレベルのゲート制御信号２６により、ＭＯＳＦＥＴ２０がＯＦＦとなる。それにより、二次電池２と端子７との間の放電経路が遮断され、放電電流Ｉｄが流れなくなる。すなわち、二次電池２の放電は停止される。
また、ＣＰＵ９は、電池電圧４０が所定の値（ＣＰＵ９内または外部の記憶部に記憶）未満となった場合、二次電池２の残量不足と判断して、ＦＥＴ制御部１１に放電経路の遮断を指示する。ＦＥＴ制御部１１は、Ｌレベルのゲート制御信号２６を電池保護ＦＥＴ回路５へ出力する。Ｌレベルのゲート制御信号２６により、ＭＯＳＦＥＴ２０がＯＦＦとなる。それにより、二次電池２と端子７との間の放電経路が遮断され、放電電流Ｉｄが流れなくなる。すなわち、二次電池２の放電は停止される。
次に、電池パック１の充電状態について説明する。二次電池２の正極側の端子６には充電器（図示されず）の正極側が、二次電池２の負極側の端子７には充電器の負側が接続される。ＣＰＵ９は、ＦＥＴ制御部１１に充電経路の接続を指示する。ＦＥＴ制御部１１は、Ｈレベルのゲート制御信号２６およびゲート制御信号２７を電池保護ＦＥＴ回路５へ出力する。Ｈレベルのゲート制御信号２６によりＭＯＳＦＥＴ２０およびＭＯＳＦＥＴ２２がＯＮとなる。更に、Ｈレベルのゲート制御信号２７によりＭＯＳＦＥＴ２１およびＭＯＳＦＥＴ２３がＯＮとなる。それにより、二次電池２と端子７との間の充電経路がつながり、充電電流Ｉｃが図１の矢印の方向に流れる。すなわち、二次電池２は充電状態となる。
このとき、電流制御回路４４は、ＭＯＳＦＥＴ２１のソース電圧とＭＯＳＦＥＴ２３のソース電圧とが等しくなるように動作する。ＭＯＳＦＥＴ２１とＭＯＳＦＥＴ２３とはドレインとゲートが共通であるため、カレントミラー回路として動作する。ここで、ＭＯＳＦＥＴ２１の単位セル数とＭＯＳＦＥＴ２３の単位セル数の比とを２００００：１とする。その場合、ＭＯＳＦＥＴ２１に流れる充電電流Ｉｃの１／２００００の検出電流Ｉｃｒが、ＭＯＳＦＥＴ２３および電流制御回路４４経由で電流検出抵抗Ｒ１９に流れる。ＡＤＣ１５は、電流検出抵抗Ｒ１９の両端の電圧Ｖｃｒを読み取り（アナログ信号）、その結果をデジタル信号に変換してＣＰＵ９へ出力する。ＣＰＵ９は、充電電流Ｉｃを算出（Ｉｃ＝Ｖｃｒ／Ｒ１９×２００００）し、その充電電流Ｉｃを積算することで、二次電池２に蓄えられた電気量を算出する。そして、ＣＰＵ９は、その蓄えられた電気量を、放電時に残された電気量（ＣＰＵ９内または外部の記憶部に記憶）に加えることで二次電池２の残量を算出する。ＣＰＵ９は、その算出された二次電池２の残量の情報を、シリアルＩＦ１０を介して外部機器に出力する。
また、ＣＰＵ９は、充電電流Ｉｃが所定の値（ＣＰＵ９内または外部の記憶部に記憶）以上となった場合、過電流と判断して、ＦＥＴ制御部１１に充電経路の遮断を指示する。ＦＥＴ制御部１１は、Ｌレベルのゲート制御信号２７を電池保護ＦＥＴ回路５へ出力する。Ｌレベルのゲート制御信号２７により、ＭＯＳＦＥＴ２１がＯＦＦとなる。それにより、二次電池２と端子７との間の充電経路が遮断され、充電電流Ｉｃが流れなくなる。すなわち、二次電池２の充電は停止される。
また、ＣＰＵ９は、電池電圧４０が所定の値（ＣＰＵ９内または外部の記憶部に記憶）以上に達した場合、二次電池２の充電十分（満充電）と判断して、ＦＥＴ制御部１１に充電経路の遮断を指示する。ＦＥＴ制御部１１は、Ｌレベルのゲート制御信号２７を電池保護ＦＥＴ回路５へ出力する。Ｌレベルのゲート制御信号２７により、ＭＯＳＦＥＴ２１がＯＦＦとなる。それにより、二次電池２と端子７との間の充電経路が遮断され、充電電流Ｉｃが流れなくなる。すなわち、二次電池２の充電は停止される。
以上のようにして、本実施の形態に係る電池保護システムを適用した電池パックは動作する。
図４は、図１の電池パックの構成における電流制御回路の具体例を示すブロック図である。電流制御回路４３は、例えば演算増幅器４３ａとＭＯＳＦＥＴ４３ｂとで構成することができる。演算増幅器４３ａは、反転入力部をＭＯＳＦＥＴ２０のソースに、非反転入力部をＭＯＳＦＥＴ２２のソースに、出力部をＭＯＳＦＥＴ４３ｂのゲートにそれぞれ接続される。ＭＯＳＦＥＴ４３ｂは、ソースをＡＤＣ１２および電流検出抵抗１６に、ドレインをＭＯＳＦＥＴ２２のソースにそれぞれ接続されている。これにより、ＭＯＳＦＥＴ２０のソースと、ＭＯＳＦＥＴ２２のソースとが等電位になるように検出電流ＩｄｒをＭＯＳＦＥＴ２２から電流検出抵抗１６へ流すことができる。
電流制御回路４４は、例えば演算増幅器４４ａとＭＯＳＦＥＴ４４ｂとで構成することができる。演算増幅器４４ａは、反転入力部をＭＯＳＦＥＴ２１のソースに、非反転入力部をＭＯＳＦＥＴ２３のソースに、出力部をＭＯＳＦＥＴ４４ｂのゲートにそれぞれ接続される。ＭＯＳＦＥＴ４４ｂは、ソースをＡＤＣ１５および電流検出抵抗１９に、ドレインをＭＯＳＦＥＴ２３のソースにそれぞれ接続されている。これにより、ＭＯＳＦＥＴ２１のソースと、ＭＯＳＦＥＴ２３のソースとが等電位になるように検出電流ＩｃｒをＭＯＳＦＥＴ２３から電流検出抵抗１９へ流すことができる。
図５は、本実施の形態に係る電池保護システムを実装した保護基板の一例を模式的に示す平面図および側面図である。図６は、本実施の形態に係る電池保護システムを実装した電池パックの一例を模式的に示す斜視図である。細長い矩形の保護基板３ａには、端子６と端子７との間に、電池保護システム３として、電池保護ＦＥＴ回路５と、電流検出抵抗１６と、制御回路４と、電流検出抵抗１９とがこの順に配置されている。また、保護基板３ａには、端子６および端子７が設けられている。ただし、各構成間の配線については省略されている。電池パック１は、二次電池２と、その二次電池２の側面に結合された電池保護システム３（保護基板３ａに実装）とを備えている。その二次電池２の側面には、電池の正極および負極が設けられている（図示されず）。電池保護システム３は、保護基板３ａを貫通する配線（図示されず）により保護基板３ａの裏面において、その二次電池２の側面と接続される。すなわち、電池保護システム３の電源配線と二次電池２の正極および負極トが接続される。このように、保護基板３ａは、二次電池２の側面に結合されるため、その側面の形状に対応した形状であることが好ましい。電池パック１をコンパクトに製造することができるからである。図６の例では、二次電池２の細長い矩形の側面に電池保護システム３が搭載されることから、保護基板３ａは、その側面に収まるような形状（この場合、細長い矩形）に形成されている。
前述の特開２００７−６６７４８号公報のパック電池Ａは、電源経路内に電流検出用の検出抵抗を設けて過電流検出と電池残量検出を行っていた。そのため、検出抵抗による消費電力の増大や計測電圧の測定精度の低下を生じていた。しかし、本実施の形態では、電源経路内に電流検出用の検出抵抗を設けず、電源経路とは別の低電流の電流経路を設け、そこに配置した検出抵抗で過電流検出と電池残量検出を行うことができる。そのため、その検出抵抗による無駄な電力消費を抑えることができ、連続使用時間を延ばすことが可能となる。また、その検出抵抗として、比較的大きな抵抗値を有する抵抗を選択できる。そのため、計測電圧の精度を向上できる。加えて、一般的な抵抗を使用することができるので、コスト低減も可能となる。更に、電池保護ＦＥＴ回路５において、ドレイン、ゲートが共通のため、すべてのＭＯＳＦＥＴを同じ構造で構成できる。そのため、ＭＯＳＦＥＴ間で特性の差を生じる要因が少なく、カレントミラー特性が得やすく、正確な電流比を得ることができる。従って、精度の高い電池残量検出機能を実現することができる。
また、携帯電話やノートＰＣやスマートフォンのような様々な電子機器では二次電池（例示：Ｌｉイオン電池）の残量を正確に表示する機能の需要が増加している。そのため、電池パックに電池残量情報の出力機能を搭載することが要求される。現在、一般的には過電流検出用の検出抵抗（センス抵抗）を用いて回路に流れる電流を検出し、制御回路内で積算することにより電池残量を計算し、その情報を外部機器に出力している。本実施の形態では、電源経路とは別の低電流の電流経路を設け、そこに配置した検出抵抗（センス抵抗）で回路に流れる電流を検出し、制御回路内で積算して電池残量検出を行うことができる。そのため、低消費電力で、且つより正確に残量を計測することができる。
（第１の変形例）
本変形例では、本変形例の電池パック１は、図１の電池パック１と比較すると、電流検出抵抗が制御回路に内包されている点で相違している。以下では、相違点について主に説明する。
図７は、第１の実施の形態に係る電池保護システムを適用した電池パックの構成の第１の変形例を示すブロック図である。本変形例の電池保護システム３は制御回路４ａと電池保護ＦＥＴ回路５とを備えている。ただし、電流検出抵抗１６、１９はいずれも単独の素子としては実装されていない。電流検出抵抗１６、１９は、制御回路４ａに内包されている。制御回路４ａを一つの半導体チップとして設けるとき、電流検出抵抗１６、１９を内包することで、電流検出抵抗１６、１９のコストを削減することができる。加えて、電池保護システム３の構成を簡便にすることができ、その製造を容易にすることができる。
図８は、第１の変形例の電池保護システムを実装した保護基板の一例を模式的に示す平面図および側面図である。本変形例の電池保護システム３を実装した保護基板３ａは、保護基板３ａに電流検出抵抗１６、１９がそれぞれ単独の素子としては実装されていない。すなわち、細長い矩形の保護基板３ａには、端子６と端子７との間に、電池保護システム３として、電池保護ＦＥＴ回路５と、制御回路４ａとがこの順に配置されている。部品点数を減らしているので、製造を容易にし、そのコストも下げることができる。
この場合にも、図１〜図６において説明された電池パック１の場合と同様の効果を得ることができる。
（第２の変形例）
本変形例では、本変形例の電池パック１は、図１の電池パック１と比較すると、電流検出抵抗および電池保護ＦＥＴ回路が制御回路に内包されている点で相違している。以下では、相違点について主に説明する。
図９は、第１の実施の形態に係る電池保護システムを適用した電池パックの構成の第２の変形例を示すブロック図である。本変形例の電池保護システム３は制御回路４ｂを備えている。ただし、電流検出抵抗１６、１９と電池保護ＦＥＴ回路５とはいずれも単独の素子としては実装されていない。電流検出抵抗１６、１９および電池保護ＦＥＴ回路５は、制御回路４ｂに内包されている。制御回路４ｂを一つの半導体チップとして設けるとき、電流検出抵抗１６、１９および電池保護ＦＥＴ回路５を内包することで、電流検出抵抗１６、１９および電池保護ＦＥＴ回路５のコストを削減することができる。加えて、電池保護システム３の構成を簡便にすることができ、その製造を容易にすることができる。
図１０は、第２の変形例の電池保護システムを実装した保護基板の一例を模式的に示す平面図および側面図である。本変形例の電池保護システム３を実装した保護基板３ａは、保護基板３ａに電流検出抵抗１６、１９と電池保護ＦＥＴ回路５とがいずれも単独の素子としては実装されていない。すなわち、細長い矩形の保護基板３ａには、端子６と端子７との間に、電池保護システム３として、制御回路４ｂがこの順に配置されている。部品点数を減らしているので、製造を容易にし、そのコストも下げることができる。
この場合にも、図１〜図６において説明された電池パック１の場合と同様の効果を得ることができる。
（第２の実施の形態）
第２の実施の形態に係る電池保護システムを適用した電池パックの構成について説明する。本実施の形態は、第１の実施の形態と比較して、電池保護ＦＥＴ回路の構成およびその制御方法が相違している。以下では、その相違点について主に説明する。
図１１は、第２の実施の形態に係る電池保護システムを適用した電池パックの構成の一例を示すブロック図である。この電池パック１において、電池保護ＦＥＴ回路５ａの構成は、第１の実施の形態の電池保護ＦＥＴ回路５と相違している。
電池保護ＦＥＴ回路５ａは、制御回路４−１の制御に基づいて、二次電池２の充放電を制御し、二次電池２を異常から保護する。電池保護ＦＥＴ回路５ａは、一つの半導体チップとして設けられていてもよい。電池保護ＦＥＴ回路５は、ＭＯＳＦＥＴ２０、ＭＯＳＦＥＴ２１、ＭＯＳＦＥＴ２２、ＭＯＳＦＥＴ２３、ＭＯＳＦＥＴ２４、ＭＯＳＦＥＴ２５を備えている。
ＭＯＳＦＥＴ２０は、放電制御用のＭＯＳＦＥＴであり、放電時に放電電流Ｉｄが流れる電源経路のＯＮ／ＯＦＦを行う。ＭＯＳＦＥＴ２２は、放電電流検出用のＭＯＳＦＥＴであり、放電電流Ｉｄに対応した検出電流Ｉｄｒを出力する。ＭＯＳＦＥＴ２４は、放電電流検出用のＭＯＳＦＥＴであり、ＭＯＳＦＥＴ２２と共に放電電流Ｉｄに対応した検出電流Ｉｄｒを出力する。ただし、放電電流Ｉｄ＞＞ＭＯＳＦＥＴ２４とＭＯＳＦＥＴ２２とによる検出電流Ｉｄｒ＞ＭＯＳＦＥＴ２２のみによる検出電流Ｉｄｒである。ＭＯＳＦＥＴ２０とＭＯＳＦＥＴ２２とＭＯＳＦＥＴ２４とは、ドレインが共通に接続されている。ＭＯＳＦＥＴ２０とＭＯＳＦＥＴ２２とは、更にゲートが共通に接続されている。ＭＯＳＦＥＴ２０とＭＯＳＦＥＴ２２とは、共通のゲートを、端子を介して外部配線と接続可能である。ＭＯＳＦＥＴ２２とＭＯＳＦＥＴ２４とは、更にソースが共通に接続されている。ＭＯＳＦＥＴ２２とＭＯＳＦＥＴ２４とは、共通のソースを、端子を介して外部配線と接続可能である。ＭＯＳＦＥＴ２０は、ソースを、端子を介して外部配線と接続可能である。ＭＯＳＦＥＴ２４は、ゲートを、端子を介して外部配線と接続可能である。ＭＯＳＦＥＴ２０のソースは二次電池２の負極に接続される。ＭＯＳＦＥＴ２２とＭＯＳＦＥＴ２４のソースは、制御回路４−１を介して電流検出抵抗１６に接続される。ＭＯＳＦＥＴ２０とＭＯＳＦＥＴ２２とＭＯＳＦＥＴ２４のゲートは、ＦＥＴ制御部１１に接続される。ＭＯＳＦＥＴ２０の単位セル数とＭＯＳＦＥＴ２４の単位セル数とＭＯＳＦＥＴ２２の単位セル数とは、ＭＯＳＦＥＴ２０の単位セル数＞＞ＭＯＳＦＥＴ２４の単位セル数＞ＭＯＳＦＥＴ２２の単位セル数とする。単位セル数の比でいえば、大：中：小、とする。それは以下の理由による。ＭＯＳＦＥＴ２０には放電電流Ｉｄを流す。一方、ＭＯＳＦＥＴ２２には消費電力を低く抑えるために検出電流Ｉｄｒ（＜＜Ｉｄ）を流す。更に、ＭＯＳＦＥＴ２４には検出電流が低過ぎたときに、状況に応じてＭＯＳＦＥＴ２２だけの検出電流Ｉｄｒよりも大きな検出電流Ｉｄｒ（＜＜Ｉｄ、＞ＭＯＳＦＥＴ２２だけの検出電流Ｉｄｒ）を流す。これにより、検出電流を増加させて、検出精度を高精度に保つことができる。このように、検出電流Ｉｄｒの電流値が状況に応じて適切な大きさになるように、複数の電流値の検出電流Ｉｄｒを設けるべく、単位セル数の比を上記のように設定する。例えば、ＭＯＳＦＥＴ２０の単位セル数とＭＯＳＦＥＴ２４の単位セル数とＭＯＳＦＥＴ２２の単位セル数との比は、２００００対１９９対１とする。なお、単セル数の比に代えて、ゲート幅（またはチャネル幅）の比であっても良い。
ＭＯＳＦＥＴ２１は、充電制御用のＭＯＳＦＥＴであり、充電時に充電電流Ｉｃが流れる電源経路のＯＮ／ＯＦＦを行う。充電電流検出用のＭＯＳＦＥＴであり、ＭＯＳＦＥＴ２３は、充電電流Ｉｃに対応した検出電流Ｉｃｒを出力する。ＭＯＳＦＥＴ２５は、充電電流検出用のＭＯＳＦＥＴであり、ＭＯＳＦＥＴ２３と共に充電電流Ｉｃに対応した検出電流Ｉｃｒを出力する。ただし、充電電流Ｉｃ＞＞ＭＯＳＦＥＴ２３とＭＯＳＦＥＴ２５とによる検出電流Ｉｃｒ＞ＭＯＳＦＥＴ２３のみによる検出電流Ｉｃｒである。ＭＯＳＦＥＴ２１とＭＯＳＦＥＴ２３とＭＯＳＦＥＴ２５とは、ドレインが共通に接続されている。ＭＯＳＦＥＴ２１とＭＯＳＦＥＴ２３とは、更にゲートが共通に接続されている。ＭＯＳＦＥＴ２１とＭＯＳＦＥＴ２３とは、共通のゲートを、端子を介して外部配線と接続可能である。ＭＯＳＦＥＴ２３とＭＯＳＦＥＴ２５とは、更にソースが共通に接続されている。ＭＯＳＦＥＴ２３とＭＯＳＦＥＴ２５とは、共通のソースを、端子を介して外部配線と接続可能である。ＭＯＳＦＥＴ２１は、ソースを、端子を介して外部配線と接続可能である。ＭＯＳＦＥＴ２５は、ゲートを、端子を介して外部配線と接続可能である。ＭＯＳＦＥＴ２１のソースは端子７に接続される。ＭＯＳＦＥＴ２３とＭＯＳＦＥＴ２５のソースは、制御回路４−１を介して電流検出抵抗１９に接続される。ＭＯＳＦＥＴ２１とＭＯＳＦＥＴ２３とＭＯＳＦＥＴ２５のゲートは、ＦＥＴ制御部１１に接続される。ＭＯＳＦＥＴ２１の単位セル数とＭＯＳＦＥＴ２５の単位セル数とＭＯＳＦＥＴ２３の単位セル数とは、ＭＯＳＦＥＴ２１の単位セル数＞＞ＭＯＳＦＥＴ２５の単位セル数＞ＭＯＳＦＥＴ２３の単位セル数とする。単位セル数の比でいえば、大：中：小、とする。それは以下の理由による。ＭＯＳＦＥＴ２１には充電電流Ｉｃを流す。一方、ＭＯＳＦＥＴ２３には消費電力を低く抑えるために検出電流Ｉｃｒ（＜＜Ｉｃ）を流す。更に、ＭＯＳＦＥＴ２５には検出電流が低過ぎたときに、状況に応じてＭＯＳＦＥＴ２３だけの検出電流Ｉｃｒよりも大きな検出電流Ｉｃｒ（＜＜Ｉｃ、＞ＭＯＳＦＥＴ２３だけの検出電流Ｉｃｒ）を流す。これにより、検出電流を増加させて、検出精度を高精度に保つことができる。このように、検出電流Ｉｃｒの電流値が状況に応じて適切な大きさになるように、複数の電流値の検出電流Ｉｃｒを設けるべく、単位セル数の比を上記のように設定する。例えば、ＭＯＳＦＥＴ２１の単位セル数とＭＯＳＦＥＴ２５の単位セル数とＭＯＳＦＥＴ２３の単位セル数との比は、２００００対１９９対１とする。なお、単セル数の比に代えて、ゲート幅（またはチャネル幅）の比であっても良い。
制御回路４−１の電流制御回路４３は、電源経路（ＭＯＳＦＥＴ２０のソース）と、ＭＯＳＦＥＴ２２およびＭＯＳＦＥＴ２４のソースと、電流検出抵抗１６の一端にそれぞれ接続されている。ＭＯＳＦＥＴ２０のソースと、ＭＯＳＦＥＴ２２のソースとが等電位になるように検出電流ＩｄｒをＭＯＳＦＥＴ２２から電流検出抵抗１６へ流す。または、ＭＯＳＦＥＴ２０のソースと、ＭＯＳＦＥＴ２２およびＭＯＳＦＥＴ２４のソースとが等電位になるように検出電流ＩｄｒをＭＯＳＦＥＴ２２およびＭＯＳＦＥＴ２４から電流検出抵抗１６へ流す。電流制御回路４４は、電源経路（ＭＯＳＦＥＴ２１のソース）と、ＭＯＳＦＥＴ２３およびＭＯＳＦＥＴ２５のソースと、電流検出抵抗１９の一端にそれぞれ接続されている。ＭＯＳＦＥＴ２１のソースと、ＭＯＳＦＥＴ２３のソースとが等電位になるように検出電流ＩｃｒをＭＯＳＦＥＴ２３から電流検出抵抗１９へ流す。または、ＭＯＳＦＥＴ２１のソースと、ＭＯＳＦＥＴ２３およびＭＯＳＦＥＴ２５のソースとが等電位になるように検出電流ＩｃｒをＭＯＳＦＥＴ２３およびＭＯＳＦＥＴ２５から電流検出抵抗１９へ流す。
制御回路４−１のＦＥＴ制御部１１は、電池保護ＦＥＴ回路５ａのＭＯＳＦＥＴ２０、ＭＯＳＦＥＴ２２、ＭＯＳＦＥＴ２４、ＭＯＳＦＥＴ２１、ＭＯＳＦＥＴ２３およびＭＯＳＦＥＴ２５のゲートに接続されている。ＣＰＵ９の制御に基づいて、電池保護ＦＥＴ回路５ａの各ＭＯＳＦＥＴのゲート電圧を制御して、それら各ＭＯＳＦＥＴをＯＮ／ＯＦＦする。
電流検出抵抗１６の一端は電流制御回路４３を介して電池保護ＦＥＴ回路５ａのＭＯＳＦＥＴ２２およびＭＯＳＦＥＴ２４のソースに、他端はＧＮＤにそれぞれ接続されている。更に、電流検出抵抗１６の一端および他端はそれぞれＡＤＣ１２に接続されている。電流検出抵抗１６は、放電電流の検出用抵抗であり、放電電流検出用のＭＯＳＦＥＴ２２およびＭＯＳＦＥＴ２４に対応して設けられている。電流検出抵抗１９の一端は電流制御回路４４を介して電池保護ＦＥＴ回路５ａのＭＯＳＦＥＴ２３およびＭＯＳＦＥＴ２５のソースに、他端はＧＮＤにそれぞれ接続されている。更に、電流検出抵抗１９の一端および他端はそれぞれＡＤＣ１５に接続されている。電流検出抵抗１９は、充電電流の検出用抵抗であり、充電電流検出用のＭＯＳＦＥＴ２３およびＭＯＳＦＥＴ２５に対応して設けられている。電流検出抵抗１６、１９はそれぞれ単独の素子として設けられていても良い。
その他の構成については、第１の実施の形態と同様であるのでその説明を省略する。
図１２は、図１１における電池保護ＦＥＴ回路５ａの構成の一例を示す平面図である。ここで、領域１６５は、例えば、充電制御用のＭＯＳＦＥＴ２１および充電電流検出用のＭＯＳＦＥＴ２３、２５に対応している。領域１６６は、放電制御用のＭＯＳＦＥＴ２０および放電電流検出用のＭＯＳＦＥＴ２２、２４に対応している。領域１６５と領域１６６とは、図面の中心に対して点対称で、同じ構成を有しているので、以下では、領域１６５について主に説明する。
領域１６５は、等電位リング１１３で囲まれている。第１の実施の形態と比較して、本実施の形態では、領域１６５には、ゲートの異なるＭＯＳＦＥＴ２５が追加されて、ＭＯＳＦＥＴ２１、２３、２５が設けられている。ゲート配線１１１で囲まれた領域の複数のＭＯＳＦＥＴが、充電制御用のＭＯＳＦＥＴ２１および充電電流検出用のＭＯＳＦＥＴ２３、２５を構成する。例えば、ゲート配線１１１で囲まれた領域内の所定の面積の部分のＭＯＳＦＥＴをＭＯＳＦＥＴ２３とし、ゲート配線１１１で囲まれた領域内におけるＭＯＳＦＥＴ２３より広い所定の面積の部分のＭＯＳＦＥＴをＭＯＳＦＥＴ２５とする。そして、ゲート配線１１１で囲まれた領域内の残りの部分のＭＯＳＦＥＴをＭＯＳＦＥＴ２１とする。ＭＯＳＦＥＴ２１、２３の各単位セルの断面は図３におけるＭＯＳＦＥＴ２１、２３の各単位セルの断面と同じである。ＭＯＳＦＥＴ２５の単位セルの断面は図３におけるＭＯＳＦＥＴ２３の単位セルの断面と同じである。このとき、ＭＯＳＦＥＴ２３の面積（単位セル数に相当）と、ＭＯＳＦＥＴ２５の面積（単位セル数に相当）と、ＭＯＳＦＥＴ２１の面積（単位セル数に相当）との比は、例えば１対１９９対２００００とすることができる。
ＭＯＳＦＥＴ２３およびＭＯＳＦＥＴ２５のソースはコンタクトを介してソース電極１１７に接続されている。そのソース電極１１７は、ソース端子１０５に接続されている。一方、ＭＯＳＦＥＴ２１のソースはコンタクトを介してソース電極１１５に接続されている。そのソース電極１１５は、ソース端子１０３に接続されている。ＭＯＳＦＥＴ２３のゲートおよびＭＯＳＦＥＴ２１のゲートは、コンタクトを介してゲート配線１１１に接続されている。そのゲート配線１１１は、ゲート端子１０１に接続されている。ＭＯＳＦＥＴ２５のゲートはコンタクトを介してゲート配線１１９に接続されている。そのゲート配線１１９は、ゲート端子１０７に接続されている。なお、ドレイン電極は、ＭＯＳＦＥＴ２１、２３、２５に共通であり、半導体チップの裏側に設けられている。
なお、領域１６６は、等電位リング１１４で囲まれている。領域１６６には、放電制御用のＭＯＳＦＥＴ２０および放電電流検出用のＭＯＳＦＥＴ２２に共通なゲート配線１１２およびゲート端子１０２と、放電電流検出用のＭＯＳＦＥＴ２４のゲート配線１２０およびゲート端子１０８とが設けられている。更に、ＭＯＳＦＥＴ２２およびＭＯＳＦＥＴ２４のソース電極１１８およびソース端子１０６と、ＭＯＳＦＥＴ２０のソース電極１１６およびソース端子１０４とが設けられている。なお、ドレイン電極は、ＭＯＳＦＥＴ２０、２２、２４およびＭＯＳＦＥＴ２１、２３、２５に共通であり、半導体チップの裏側に設けられている。
図１２は、８つの端子が等間隔に方形に配置されたＣＳＰタイプの半導体チップである。領域１６５と領域１６６との境界に、ゲートの異なるＭＯＳＦＥＴ２４およびＭＯＳＦＥＴ２５の各ゲート端子を配置することで、８つの端子が半導体チップの４辺に沿って配置されるので、それぞれの端子に対応する保護基板３ａ側の配線のレイアウトがし易くなる。
本実施の形態においても、第１の実施の形態と同様に、ＣＳＰタイプの構成を採用していため、ＭＯＳＦＥＴのオン抵抗を低く抑えることができる。また、各ＭＯＳＦＥＴのドレイン電極を表面に設ける必要がないので、有効セル面積が大きくできず、チップサイズが大きくなるなどの問題が生じない。
次に、本実施の形態に係る電池保護システムを適用した電池パックの動作について説明する。
まず、電池パックの放電状態について説明する。端子６および端子７には負荷（図示されず）が接続される。ＣＰＵ９は、ＦＥＴ制御部１１に放電経路の接続を指示する。ＦＥＴ制御部１１は、Ｈレベルのゲート制御信号２６およびゲート制御信号２７を電池保護ＦＥＴ回路５へ出力する。Ｈレベルのゲート制御信号２６によりＭＯＳＦＥＴ２０およびＭＯＳＦＥＴ２２がＯＮとなる。更に、Ｈレベルのゲート制御信号２７によりＭＯＳＦＥＴ２１およびＭＯＳＦＥＴ２３がＯＮとなる。それにより、二次電池２と端子７との間の放電経路がつながり、放電電流Ｉｄが図１１の矢印の方向に流れる。すなわち、二次電池２は放電状態となる。このとき、ＦＥＴ制御部１１は、Ｌレベルのゲート制御信号３０、３１を電池保護ＦＥＴ回路５へ出力している。そのため、ＭＯＳＦＥＴ２４およびＭＯＳＦＥＴ２５は共にＯＦＦである。
このとき、電流制御回路４３は、ＭＯＳＦＥＴ２０のソース電圧とＭＯＳＦＥＴ２２のソース電圧とが等しくなるように動作する。ＭＯＳＦＥＴ２０とＭＯＳＦＥＴ２２とはドレインとゲートが共通であるため、カレントミラー回路として動作する。ここで、ＭＯＳＦＥＴ２０の単位セル数とＭＯＳＦＥＴ２２の単位セル数の比とを２００００：１とする。その場合、ＭＯＳＦＥＴ２０に流れる放電電流Ｉｄの１／２００００の検出電流Ｉｄｒが、ＭＯＳＦＥＴ２２および電流制御回路４３経由で電流検出抵抗Ｒ１６に流れる。ＡＤＣ１２は、電流検出抵抗Ｒ１６の両端の電圧Ｖｄｒを読み取り（アナログ信号）、その結果をデジタル信号に変換してＣＰＵ９へ出力する。ＣＰＵ９は、放電電流Ｉｄを算出（Ｉｄ＝Ｖｄｒ／Ｒ１６×２００００）し、その放電電流Ｉｄを積算することで、使用された電気量を算出する。そして、ＣＰＵ９は、その使用された電気量を、充電時に蓄えられた電気量（ＣＰＵ９内または外部の記憶部に記憶）から差し引くことで二次電池２の残量を算出する。ＣＰＵ９は、算出された二次電池２の残量の情報を、シリアルＩＦ１０を介して外部機器に出力する。
放電により放電電流Ｉｄが低下した場合、または、スタンバイ状態のような低消費電流モードの場合、ＭＯＳＦＥＴ２２に流れる検出電流Ｉｄｒは非常に小さくなる。そのため、測定精度が低下するおそれがある。したがって、ＣＰＵ９は、放電電流Ｉｄが所定の値（ＣＰＵ９内または外部の記憶部に記憶）以下となった場合、ＦＥＴ制御部１１に検出電流の経路の追加を指示する。ＦＥＴ制御部１１は、Ｈレベルのゲート制御信号３０を電池保護ＦＥＴ回路５ａへ出力する。Ｈレベルのゲート制御信号３０により、ＭＯＳＦＥＴ２４がＯＮとなる。ただし、ゲート制御信号２６とゲート制御信号３０とは同電位とする。それにより、ＭＯＳＦＥＴ２０とＭＯＳＦＥＴ２２とＭＯＳＦＥＴ２４とはドレインとゲートが共通となるため、カレントミラー回路として動作する。ここで、ＭＯＳＦＥＴ２０の単位セル数とＭＯＳＦＥＴ２２の単位セル数とＭＯＳＦＥＴ２４の単位セル数との比とを２００００：１：１９９とする。その場合、ＭＯＳＦＥＴ２０に流れる放電電流Ｉｄの２００／２００００（＝１／２００００＋１９９／２００００）の検出電流Ｉｄｒが、電流制御回路４３経由で電流検出抵抗Ｒ１６に流れる。ＡＤＣ１２は、電流検出抵抗Ｒ１６の両端の電圧Ｖｄｒを読み取り（アナログ信号）、その結果をデジタル信号に変換してＣＰＵ９へ出力する。ＣＰＵ９は、放電電流Ｉｄを算出（Ｉｄ＝Ｖｄｒ／Ｒ１６×２００００／２００）し、その放電電流Ｉｄを積算することで、使用された電気量を算出する。そして、ＣＰＵ９は、その使用された電気量を、充電時に蓄えられた電気量（ＣＰＵ９内または外部の記憶部に記憶）から差し引くことで二次電池２の残量を算出する。ＣＰＵ９は、算出された二次電池２の残量の情報を、シリアルＩＦ１０を介して外部機器に出力する。
このように、本実施の形態では、放電電流検出用のＭＯＳＦＥＴ２２に加えて、放電電流検出用のＭＯＳＦＥＴ２４をＭＯＳＦＥＴ２２と並列に設けている。ＭＯＳＦＥＴ２４の単位セル数とＭＯＳＦＥＴ２２と単位セル数とは異なるように設定されている。その結果、放電電流Ｉｄを検出するとき、放電電流Ｉｄが大きい場合にはＭＯＳＦＥＴ２２のみからの検出電流Ｉｄｒを用いて計測し、放電電流Ｉｄが小さい場合にはＭＯＳＦＥＴ２２およびＭＯＳＦＥＴ２４の両方からの検出電流Ｉｄｒを用いて計測することができる。すなわち、放電電流Ｉｄの大きさに応じて検出電流比率（Ｉｄｒ／Ｉｄ）を変更することにより、その放電電流Ｉｄを検出するための検出範囲を選択することができる。その結果、放電電流Ｉｄの大きさに関わらず、精度の高い検出を行うことが可能となる。
また、過電流や残量不足の動作については、第１の実施の形態と同様であるのでその説明を省略する。
次に、電池パックの充電状態について説明する。二次電池２の正極側の端子６には充電器（図示されず）の正極側が、二次電池２の負極側の端子７には充電器の負側が接続される。ＣＰＵ９は、ＦＥＴ制御部１１に充電経路の接続を指示する。ＦＥＴ制御部１１は、Ｈレベルのゲート制御信号２６およびゲート制御信号２７を電池保護ＦＥＴ回路５へ出力する。Ｈレベルのゲート制御信号２６によりＭＯＳＦＥＴ２０およびＭＯＳＦＥＴ２２がＯＮとなる。更に、Ｈレベルのゲート制御信号２７によりＭＯＳＦＥＴ２１およびＭＯＳＦＥＴ２３がＯＮとなる。それにより、二次電池２と端子７との間の充電経路がつながり、充電電流Ｉｃが図１１の矢印の方向に流れる。すなわち、二次電池２は充電状態となる。このとき、ＦＥＴ制御部１１は、Ｌレベルのゲート制御信号３０、３１を電池保護ＦＥＴ回路５ａへ出力している。そのため、ＭＯＳＦＥＴ２４およびＭＯＳＦＥＴ２５は共にＯＦＦである。
このとき、電流制御回路４４は、ＭＯＳＦＥＴ２１のソース電圧とＭＯＳＦＥＴ２３のソース電圧とが等しくなるように動作する。ＭＯＳＦＥＴ２１とＭＯＳＦＥＴ２３とはドレインとゲートが共通であるため、カレントミラー回路として動作する。ここで、ＭＯＳＦＥＴ２１の単位セル数とＭＯＳＦＥＴ２３の単位セル数の比とを２００００：１とする。その場合、ＭＯＳＦＥＴ２１に流れる充電電流Ｉｃの１／２００００の検出電流Ｉｃｒが、ＭＯＳＦＥＴ２３および電流制御回路４４経由で電流検出抵抗Ｒ１９に流れる。ＡＤＣ１５は、電流検出抵抗Ｒ１９の両端の電圧Ｖｃｒを読み取り（アナログ信号）、その結果をデジタル信号に変換してＣＰＵ９へ出力する。ＣＰＵ９は、充電電流Ｉｃを算出（Ｉｃ＝Ｖｃｒ／Ｒ１９×２００００）し、その充電電流Ｉｃを積算することで、二次電池２に蓄えられた電気量を算出する。そして、ＣＰＵ９は、その蓄えられた電気量の情報を、シリアルＩＦ１０を介して外部機器に出力する。
満充電に近づいて充電電流Ｉｃが低下した場合など、ＭＯＳＦＥＴ２３に流れる検出電流Ｉｃｒが非常に小さくなる。そのため、測定精度が低下するおそれがある。したがって、ＣＰＵ９は、充電電流Ｉｃが所定の値（ＣＰＵ９内または外部の記憶部に記憶）以下となった場合、ＦＥＴ制御部１１に検出電流の経路の追加を指示する。ＦＥＴ制御部１１は、Ｈレベルのゲート制御信号３１を電池保護ＦＥＴ回路５ａへ出力する。Ｈレベルのゲート制御信号３１により、ＭＯＳＦＥＴ２５がＯＮとなる。ただし、ゲート制御信号２７とゲート制御信号３１とは同電位とする。これにより、ＭＯＳＦＥＴ２１とＭＯＳＦＥＴ２３とＭＯＳＦＥＴ２５とはドレインとゲートが共通となるため、カレントミラー回路として動作する。ここで、ＭＯＳＦＥＴ２１の単位セル数とＭＯＳＦＥＴ２３の単位セル数とＭＯＳＦＥＴ２５の単位セル数との比とを２００００：１：１９９とする。その場合、ＭＯＳＦＥＴ２１に流れる充電電流Ｉｃの２００／２００００（＝１／２００００＋１９９／２００００）の検出電流Ｉｃｒが、電流制御回路４４経由で電流検出抵抗Ｒ１９に流れる。ＡＤＣ１５は、電流検出抵抗Ｒ１９の両端の電圧Ｖｃｒを読み取り（アナログ信号）、その結果をデジタル信号に変換してＣＰＵ９へ出力する。ＣＰＵ９は、充電電流Ｉｃを算出（Ｉｃ＝Ｖｃｒ／Ｒ１９×２００００／２００）し、その充電電流Ｉｃを積算することで、二次電池に蓄えられた電気量を算出する。そして、ＣＰＵ９は、その蓄えられた電気量を、放電時に残された電気量（ＣＰＵ９内または外部の記憶部に記憶）に加えることで二次電池２の残量を算出する。ＣＰＵ９は、その算出された二次電池２の残量の情報を、シリアルＩＦ１０を介して外部機器に出力する。
このように、本実施の形態では、充電電流検出用のＭＯＳＦＥＴ２３に加えて、充電電流検出用のＭＯＳＦＥＴ２５をＭＯＳＦＥＴ２３と並列に設けている。ＭＯＳＦＥＴ２５の単位セル数とＭＯＳＦＥＴ２３と単位セル数とは異なるように設定されている。その結果、充電電流Ｉｃを検出するとき、充電電流Ｉｃが大きい場合にはＭＯＳＦＥＴ２３のみからの検出電流Ｉｃｒを用いて計測し、充電電流Ｉｃが小さい場合にはＭＯＳＦＥＴ２３およびＭＯＳＦＥＴ２５の両方からの検出電流Ｉｃｒを用いて計測することができる。すなわち、充電電流Ｉｃの大きさに応じて検出電流比率（Ｉｃｒ／Ｉｃ）を変更することにより（この場合、２通り）、その充電電流Ｉｃを検出するための検出範囲を選択することができる。その結果、充電電流Ｉｃの大きさに関わらず、精度の高い検出を行うことが可能となる。
また、過電流や充電十分（満充電）の動作については、第１の実施の形態と同様であるのでその説明を省略する。
以上のようにして、本実施の形態に係る電池保護システムを適用した電池パックは動作する。
なお、本実施の形態では、放電電流検出用として一つのＭＯＳＦＥＴ２４を追加しているが、更に多くのＭＯＳＦＥＴを追加しても良い。例えば、放電電流検出用にＭＯＳＦＥＴ２６を更に追加する場合、そのＭＯＳＦＥＴ２６は以下のような構成とする。ＭＯＳＦＥＴ２６は、単位セル比がＭＯＳＦＥＴ２２、２４と異なり、ドレインおよびソースがＭＯＳＦＥＴ２２、２４と共通であり、ゲートがＦＥＴ制御部１１に接続している。その場合、ＭＯＳＦＥＴ２２、２４、２６のうち、ＭＯＳＦＥＴ２２のみ、ＭＯＳＦＥＴ２２＋ＭＯＳＦＥＴ２４、ＭＯＳＦＥＴ２２＋ＭＯＳＦＥＴ２６、ＭＯＳＦＥＴ２２＋ＭＯＳＦＥＴ２４＋ＭＯＳＦＥＴ２６のいずれかの組み合わせが可能である。そのようにすることで、更に電流を計測するための計測レンジ（範囲）を増やすことができ、更に精度の高い計測（検出）を行うことが可能となる。
同様に、本実施の形態では、充電電流検出用として一つのＭＯＳＦＥＴ２５を追加しているが、更に多くのＭＯＳＦＥＴを追加しても良い。例えば、充電電流検出用にＭＯＳＦＥＴ２７を更に追加する場合、そのＭＯＳＦＥＴ２７は以下のような構成とする。ＭＯＳＦＥＴ２７は、単位セル比がＭＯＳＦＥＴ２３、２５と異なり、ドレインおよびソースがＭＯＳＦＥＴ２３、２５と共通であり、ゲートがＦＥＴ制御部１１に接続している。その場合、ＭＯＳＦＥＴ２３、２５、２７のうち、ＭＯＳＦＥＴ２３のみ、ＭＯＳＦＥＴ２３＋ＭＯＳＦＥＴ２５、ＭＯＳＦＥＴ２３＋ＭＯＳＦＥＴ２７、ＭＯＳＦＥＴ２３＋ＭＯＳＦＥＴ２５＋ＭＯＳＦＥＴ２７のいずれかの組み合わせが可能である。そのようにすることで、更に電流を計測するための計測レンジ（範囲）を増やすことができ、更に精度の高い計測（検出）を行うことが可能となる。
電流制御回路４３や電流制御回路４４の一例については、第１の実施の形態と同様（図４）であるので、その説明を省略する。また、電池保護システムを実装した保護基板の一例や電池保護システムを実装した電池パックの一例については、第１の実施の形態と同様（図５、図６）であるので、その説明を省略する。
本実施の形態についても第１の実施の形態と同様の効果を得ることができる。
更に、本実施の形態では、検出（計測）する電流の大きさに応じて検出電流比率を切替えることができる。例えば、放電電流Ｉｄや充電電流Ｉｃが大電流の場合には検出電流比率を１／２００００とし、放電電流Ｉｄや充電電流Ｉｃが微少な電流の場合には検出電流比率を１／１００とする、というようにである。それにより、広い検出範囲において、放電電流Ｉｄや充電電流Ｉｃを正確に検出することが可能となる。また、図１１では１組の制御用ＭＯＳＦＥＴと２組の電流検出用ＭＯＳＦＥＴで回路を構成しているが、電流検出用ＭＯＳＦＥＴを２組より多くすることで、より広い範囲の電流検出を行うことができる。
（第１の変形例）
本変形例では、本変形例の電池パック１は、図１１の電池パック１と比較すると、電流検出抵抗が制御回路に内包されている点で相違している。以下では、相違点について主に説明する。
図１３は、第２の実施の形態に係る電池保護システムを適用した電池パックの構成の第１の変形例を示すブロック図である。本変形例の電池保護システム３は制御回路４−１ａと電池保護ＦＥＴ回路５ａとを備えている。ただし、電流検出抵抗１６、１９はいずれも単独の素子としては実装されていない。電流検出抵抗１６、１９は、制御回路４−１ａに内包されている。制御回路４−１ａを一つの半導体チップとして設けるとき、電流検出抵抗１６、１９を内包することで、電流検出抵抗１６、１９のコストを削減することができる。加えて、電池保護システム３の構成を簡便にすることができ、その製造を容易にすることができる。なお、電池保護システム３を実装した保護基板３ａの一例については、基本的に、第１の実施の形態に係る第１の変形例の電池保護システム３を実装した保護基板３ａの一例（図８）と同じである。（ただし、制御回路４ａと電池保護ＦＥＴ回路５の代わりに制御回路４−１ａと電池保護ＦＥＴ回路５ａを用いている。）したがって、その説明を省略する。
この場合にも、図１１〜図１２において説明された電池パック１の場合と同様の効果を得ることができる。
（第２の変形例）
本変形例では、本変形例の電池パック１は、図１１の電池パック１と比較すると、電流検出抵抗および電池保護ＦＥＴ回路が制御回路に内包されている点で相違している。以下では、相違点について主に説明する。
図１４は、第２の実施の形態に係る電池保護システムを適用した電池パックの構成の第２の変形例を示すブロック図である。本変形例の電池保護システム３は制御回路４−１ｂを備えている。ただし、電流検出抵抗１６、１９と電池保護ＦＥＴ回路５ａとはいずれも単独の素子としては実装されていない。電流検出抵抗１６、１９および電池保護ＦＥＴ回路５ａは、制御回路４−１ｂに内包されている。制御回路４−１ｂを一つの半導体チップとして設けるとき、電流検出抵抗１６、１９および電池保護ＦＥＴ回路５ａを内包することで、電流検出抵抗１６、１９および電池保護ＦＥＴ回路５ａのコストを削減することができる。加えて、電池保護システム３の構成を簡便にすることができ、その製造を容易にすることができる。なお、電池保護システム３を実装した保護基板３ａの一例については、基本的に、第１の実施の形態に係る第２の変形例の電池保護システム３を実装した保護基板３ａの一例（図１０）と同じである。（ただし、制御回路４ｂと電池保護ＦＥＴ回路５の代わりに制御回路４−１ｂと電池保護ＦＥＴ回路５ａを用いている。）したがって、その説明を省略する。
この場合にも、図１１〜図１２において説明された電池パック１の場合と同様の効果を得ることができる。
（第３の実施の形態）
第３の実施の形態に係る電池保護システムを適用した電池パックの構成について説明する。本実施の形態は、第１の実施の形態と比較して、電池保護ＦＥＴ回路の構成およびその制御方法が相違している。以下では、その相違点について主に説明する。
図１５は、第３の実施の形態に係る電池保護システムを適用した電池パックの構成の一例を示すブロック図である。この電池パック１において、電池保護ＦＥＴ回路５ｂの構成は、第１の実施の形態の電池保護ＦＥＴ回路５と相違している。
電池保護ＦＥＴ回路５ｂは、制御回路４−２の制御に基づいて、二次電池２の充放電を制御し、二次電池２を異常から保護する。電池保護ＦＥＴ回路５ｃは、一つの半導体チップとして設けられていてもよい。電池保護ＦＥＴ回路５ｂは、ＭＯＳＦＥＴ２０、ＭＯＳＦＥＴ２１、ＭＯＳＦＥＴ２２、ＭＯＳＦＥＴ２３、ＭＯＳＦＥＴ２４、ＭＯＳＦＥＴ２５を備えている。
ＭＯＳＦＥＴ２０は、放電制御用のＭＯＳＦＥＴであり、放電時に放電電流Ｉｄが流れる電源経路のＯＮ／ＯＦＦを行う。ＭＯＳＦＥＴ２２は、放電電流検出用のＭＯＳＦＥＴであり、放電電流Ｉｄに対応した検出電流Ｉｄｒを出力する。ＭＯＳＦＥＴ２４は、放電電流検出用のＭＯＳＦＥＴであり、ＭＯＳＦＥＴ２２と共にまたは単独で放電電流Ｉｄに対応した検出電流Ｉｄｒを出力する。ただし、放電電流Ｉｄ＞＞ＭＯＳＦＥＴ２４とＭＯＳＦＥＴ２２とによる検出電流Ｉｄｒ＞ＭＯＳＦＥＴ２４のみによる検出電流Ｉｄｒ＞ＭＯＳＦＥＴ２２のみによる検出電流Ｉｄｒである。ＭＯＳＦＥＴ２０とＭＯＳＦＥＴ２２とＭＯＳＦＥＴ２４とは、ドレインが共通に接続されている。ＭＯＳＦＥＴ２２とＭＯＳＦＥＴ２４とは、更にソースが共通に接続されている。ＭＯＳＦＥＴ２２とＭＯＳＦＥＴ２４とは、共通のソースを、端子を介して外部配線と接続可能である。ＭＯＳＦＥＴ２０は、ソースを、端子を介して外部配線と接続可能である。ＭＯＳＦＥＴ２０、２２、２４は、それぞれ、ゲートを、端子を介して外部配線と接続可能である。ＭＯＳＦＥＴ２０のソースは二次電池２の負極に接続される。ＭＯＳＦＥＴ２２とＭＯＳＦＥＴ２４のソースは、制御回路４−２を介して電流検出抵抗１６に接続される。ＭＯＳＦＥＴ２０とＭＯＳＦＥＴ２２とＭＯＳＦＥＴ２４のゲートは、ＦＥＴ制御部１１に接続される。ＭＯＳＦＥＴ２０の単位セル数とＭＯＳＦＥＴ２４の単位セル数とＭＯＳＦＥＴ２２の単位セル数とは、ＭＯＳＦＥＴ２０の単位セル数＞＞ＭＯＳＦＥＴ２４の単位セル数＞ＭＯＳＦＥＴ２２の単位セル数とする。単位セル数の比でいれば、大：中：小、とする。その理由は第２の実施の形態と同様である。ＭＯＳＦＥＴ２０の単位セル数とＭＯＳＦＥＴ２４の単位セル数とＭＯＳＦＥＴ２２の単位セル数との比は、例えば、２００００対２００対１００とする。なお、単セル数の比に代えて、ゲート幅（またはチャネル幅）の比であっても良い。
ＭＯＳＦＥＴ２１は、充電制御用のＭＯＳＦＥＴであり、充電時に充電電流Ｉｃが流れる電源経路のＯＮ／ＯＦＦを行う。ＭＯＳＦＥＴ２３は、充電電流検出用のＭＯＳＦＥＴであり、充電電流Ｉｃに対応した検出電流Ｉｃｒを出力する。ＭＯＳＦＥＴ２５は、充電電流検出用のＭＯＳＦＥＴであり、ＭＯＳＦＥＴ２３と共にまたは単独で充電電流Ｉｃに対応した検出電流Ｉｃｒを出力する。ただし、充電電流Ｉｃ＞＞ＭＯＳＦＥＴ２３とＭＯＳＦＥＴ２５とによる検出電流Ｉｃｒ＞ＭＯＳＦＥＴ２５のみによる検出電流Ｉｃｒ＞ＭＯＳＦＥＴ２３のみによる検出電流Ｉｃｒである。ＭＯＳＦＥＴ２１とＭＯＳＦＥＴ２３とＭＯＳＦＥＴ２５とは、ドレインが共通に接続されている。ＭＯＳＦＥＴ２３とＭＯＳＦＥＴ２５とは、更にソースが共通に接続されている。ＭＯＳＦＥＴ２３とＭＯＳＦＥＴ２５とは、共通のソースを、端子を介して外部配線と接続可能である。ＭＯＳＦＥＴ２１は、ソースを、端子を介して外部配線と接続可能である。ＭＯＳＦＥＴ２１、２３、２５は、それぞれ、ゲートを、端子を介して外部配線と接続可能である。ＭＯＳＦＥＴ２１のソースは端子７に接続される。ＭＯＳＦＥＴ２３とＭＯＳＦＥＴ２５のソースは、制御回路４−２を介して電流検出抵抗１９に接続される。ＭＯＳＦＥＴ２１とＭＯＳＦＥＴ２３とＭＯＳＦＥＴ２５のゲートは、ＦＥＴ制御部１１に接続される。ＭＯＳＦＥＴ２１の単位セル数とＭＯＳＦＥＴ２５の単位セル数とＭＯＳＦＥＴ２３の単位セル数とは、ＭＯＳＦＥＴ２１の単位セル数＞＞ＭＯＳＦＥＴ２５の単位セル数＞ＭＯＳＦＥＴ２３の単位セル数とする。単位セル数の比でいれば、大：中：小、とする。それの理由は第２の実施の形態と同様である。ＭＯＳＦＥＴ２１の単位セル数とＭＯＳＦＥＴ２５の単位セル数とＭＯＳＦＥＴ２３の単位セル数との比は、例えば、２００００対２００対１００とする。なお、単セル数の比に代えて、ゲート幅（またはチャネル幅）の比であっても良い。
制御回路４−２の電流制御回路４３は、電源経路（ＭＯＳＦＥＴ２０のソース）と、ＭＯＳＦＥＴ２２およびＭＯＳＦＥＴ２４のソースと、電流検出抵抗１６の一端にそれぞれ接続されている。ＭＯＳＦＥＴ２０のソースと、ＭＯＳＦＥＴ２２および／またはＭＯＳＦＥＴ２４のソースとが等電位になるように、検出電流ＩｄｒをＭＯＳＦＥＴ２２および／またはＭＯＳＦＥＴ２４から電流検出抵抗１６へ流す。電流制御回路４４は、電源経路（ＭＯＳＦＥＴ２１のソース）と、ＭＯＳＦＥＴ２３およびＭＯＳＦＥＴ２５のソースと、電流検出抵抗１９の一端にそれぞれ接続されている。ＭＯＳＦＥＴ２１のソースと、ＭＯＳＦＥＴ２３および／またはＭＯＳＦＥＴ２５のソースとが等電位になるように、検出電流ＩｃｒをＭＯＳＦＥＴ２３および／またはＭＯＳＦＥＴ２５から電流検出抵抗１９へ流す。
制御回路４−２のＦＥＴ制御部１１は、電池保護ＦＥＴ回路５ｂのＭＯＳＦＥＴ２０、ＭＯＳＦＥＴ２２、ＭＯＳＦＥＴ２４、ＭＯＳＦＥＴ２１、ＭＯＳＦＥＴ２３およびＭＯＳＦＥＴ２５のゲートに接続されている。ＣＰＵ９の制御に基づいて、電池保護ＦＥＴ回路５ｂの各ＭＯＳＦＥＴのゲート電圧を制御して、それら各ＭＯＳＦＥＴをＯＮ／ＯＦＦする。
電流検出抵抗１６の一端は電流制御回路４３を介して電池保護ＦＥＴ回路５ｂのＭＯＳＦＥＴ２２およびＭＯＳＦＥＴ２４のソースに、他端はＧＮＤにそれぞれ接続されている。更に、電流検出抵抗１６の一端および他端はそれぞれＡＤＣ１２に接続されている。電流検出抵抗１６は、放電電流の検出用抵抗であり、放電電流検出用のＭＯＳＦＥＴ２２およびＭＯＳＦＥＴ２４に対応して設けられている。電流検出抵抗１９の一端は電流制御回路４４を介して電池保護ＦＥＴ回路５ｂのＭＯＳＦＥＴ２３およびＭＯＳＦＥＴ２５のソースに、他端はＧＮＤにそれぞれ接続されている。更に、電流検出抵抗１９の一端および他端はそれぞれＡＤＣ１５に接続されている。電流検出抵抗１９は、充電電流の検出用抵抗であり、充電電流検出用のＭＯＳＦＥＴ２３およびＭＯＳＦＥＴ２５に対応して設けられている。電流検出抵抗１６、１９はそれぞれ単独の素子として設けられていても良い。
その他の構成については、第１の実施の形態と同様であるのでその説明を省略する。
図１６は、図１５における電池保護ＦＥＴ回路５ｂの構成の一例を示す平面図である。ここで、領域１６５は、例えば、充電制御用のＭＯＳＦＥＴ２１および充電電流検出用のＭＯＳＦＥＴ２３、２５に対応している。領域１６６は、放電制御用のＭＯＳＦＥＴ２０および放電電流検出用のＭＯＳＦＥＴ２２、２４に対応している。領域１６５と領域１６６とは、図面の中心に対して点対称で、同じ構成を有しているので、以下では、領域１６５について主に説明する。
領域１６５は、等電位リング１１３で囲まれている。第１の実施の形態と比較して、本実施の形態では、領域１６５には、ゲートの異なるＭＯＳＦＥＴ２５が追加され、ＭＯＳＦＥＴ２３のゲートがＭＯＳＦＥＴ２１のゲートと分離されて、ＭＯＳＦＥＴ２１、２３、２５が設けられている。ゲート配線１１１で囲まれた領域の複数のＭＯＳＦＥＴが、充電制御用のＭＯＳＦＥＴ２１および充電電流検出用のＭＯＳＦＥＴ２３、２５を構成する。例えば、ゲート配線１１１で囲まれた領域内の所定の面積の部分のＭＯＳＦＥＴをＭＯＳＦＥＴ２３とし、ゲート配線１１１で囲まれた領域内におけるＭＯＳＦＥＴ２３より広い所定の面積の部分のＭＯＳＦＥＴをＭＯＳＦＥＴ２５とする。そして、ゲート配線１１１で囲まれた領域内の残りの部分のＭＯＳＦＥＴをＭＯＳＦＥＴ２１とする。ＭＯＳＦＥＴ２１、２３の各単位セルの断面は図３におけるＭＯＳＦＥＴ２１、２３の各単位セルの断面と同じである。ＭＯＳＦＥＴ２５の単位セルの断面は図３におけるＭＯＳＦＥＴ２３の単位セルの断面と同じである。このとき、ＭＯＳＦＥＴ２３の面積（単位セル数に相当）と、ＭＯＳＦＥＴ２５の面積（単位セル数に相当）と、ＭＯＳＦＥＴ２１の面積（単位セル数に相当）との比が、例えば１００対２００対２００００とすることができる。
ＭＯＳＦＥＴ２３およびＭＯＳＦＥＴ２５のソースはコンタクトを介してソース電極１１７に接続されている。そのソース電極１１７は、ソース端子１０５に接続されている。一方、ＭＯＳＦＥＴ２１のソースはコンタクトを介してソース電極１１５に接続されている。そのソース電極１１５は、ソース端子１０３に接続されている。ＭＯＳＦＥＴ２１のゲートは、コンタクトを介してゲート配線１１１に接続されている。そのゲート配線１１１は、ゲート端子１０１に接続されている。ＭＯＳＦＥＴ２３のゲートは、コンタクトを介してゲート配線１１９ａに接続されている。そのゲート配線１１９ａは、ゲート端子１０７ａに接続されている。ＭＯＳＦＥＴ２５のゲートは、コンタクトを介してゲート配線１１９ｂに接続されている。そのゲート配線１１９ｂは、ゲート端子１０７ｂに接続されている。なお、ドレイン電極は、ＭＯＳＦＥＴ２１、２３、２５に共通であり、半導体チップの裏側に設けられている。
なお、領域１６６は、等電位リング１１４で囲まれている。領域１６６には、放電制御用ＭＯＳＦＥＴ２０のゲート配線１１２およびゲート端子１０２と、放電電流検出用ＭＯＳＦＥＴ２２のゲート配線１２０ａおよびゲート端子１０８ａと、放電電流検出用ＭＯＳＦＥＴ２４のゲート配線１２０ｂおよびゲート端子１０８ｂとが設けられている。更に、ＭＯＳＦＥＴ２２およびＭＯＳＦＥＴ２４のソース電極１１８およびソース端子１０６と、ＭＯＳＦＥＴ２０のソース電極１１６およびソース端子１０４とが設けられている。なお、ドレイン電極は、ＭＯＳＦＥＴ２０、２２、２４およびＭＯＳＦＥＴ２１、２３、２５に共通であり、半導体チップの裏側に設けられている。
本実施の形態においても、第１の実施の形態と同様に、ＣＳＰタイプの構成を採用していため、ＭＯＳＦＥＴのオン抵抗を低く抑えることができる。また、各ＭＯＳＦＥＴのドレイン電極を表面に設ける必要がないので、有効セル面積が大きくできず、チップサイズが大きくなるなどの問題が生じない。
また、本実施の形態は、１０端子が等間隔に方形に配置されたＣＳＰタイプの半導体チップとなっている。図１２との端子配置の違いは、２つのゲート端子が増加したので、２列の４端子の列になっている点である。この配置においても、１０端子が半導体チップの４辺に沿って配置されるので、それぞれの端子に対応する保護基板３ａ側の配線のレイアウトがし易くなる。
次に、本実施の形態に係る電池保護システムを適用した電池パックの動作について説明する。
まず、電池パックの放電状態について説明する。端子６および端子７には負荷（図示されず）が接続される。ＣＰＵ９は、ＦＥＴ制御部１１に放電経路の接続を指示する。ＦＥＴ制御部１１は、Ｈレベルのゲート制御信号２６およびゲート制御信号２７を電池保護ＦＥＴ回路５ｂへ出力する。Ｈレベルのゲート制御信号２６によりＭＯＳＦＥＴ２０がＯＮとなる。更に、Ｈレベルのゲート制御信号２７によりＭＯＳＦＥＴ２１がＯＮとなる。それにより、二次電池２と端子７との間の放電経路がつながり、放電電流Ｉｄが図１５の矢印の方向に流れる。すなわち、二次電池２は放電状態となる。また、ＦＥＴ制御部１１は、Ｈレベルのゲート制御信号２８およびゲート制御信号２９を電池保護ＦＥＴ回路５ｂへ出力する。Ｈレベルのゲート制御信号２８によりＭＯＳＦＥＴ２２がＯＮとなる。更に、Ｈレベルのゲート制御信号２９によりＭＯＳＦＥＴ２３がＯＮとなる。ただし、ゲート制御信号２６，２７とゲート制御信号２８、２９とは同電位とする。このとき、ＦＥＴ制御部１１は、Ｌレベルのゲート制御信号３０、３１を電池保護ＦＥＴ回路５ｂへ出力している。そのため、ＭＯＳＦＥＴ２４およびＭＯＳＦＥＴ２５は共にＯＦＦである。
このとき、電流制御回路４３は、ＭＯＳＦＥＴ２０のソース電圧とＭＯＳＦＥＴ２２のソース電圧とが等しくなるように動作する。ＭＯＳＦＥＴ２０とＭＯＳＦＥＴ２２とはドレインとゲートが共通となるため、カレントミラー回路として動作する。ここで、ＭＯＳＦＥＴ２０の単位セル数とＭＯＳＦＥＴ２２の単位セル数の比とを２００００：１００とする。その場合、ＭＯＳＦＥＴ２０に流れる放電電流Ｉｄの１００／２００００の検出電流Ｉｄｒが、ＭＯＳＦＥＴ２２および電流制御回路４３経由で電流検出抵抗Ｒ１６に流れる。ＡＤＣ１２は、電流検出抵抗Ｒ１６の両端の電圧Ｖｄｒを読み取り（アナログ信号）、その結果をデジタル信号に変換してＣＰＵ９へ出力する。ＣＰＵ９は、放電電流Ｉｄを算出（Ｉｄ＝Ｖｄｒ／Ｒ１６×２００００／１００）し、その放電電流Ｉｄを積算することで、使用された電気量を算出する。そして、ＣＰＵ９は、その使用された電気量を、充電時に蓄えられた電気量（ＣＰＵ９内または外部の記憶部に記憶）から差し引くことで二次電池２の残量を算出する。ＣＰＵ９は、算出された二次電池２の残量の情報を、シリアルＩＦ１０を介して外部機器に出力する。
放電により放電電流Ｉｄが低下した場合、または、スタンバイ状態のような低消費電流モードの場合、ＭＯＳＦＥＴ２２に流れる検出電流Ｉｄｒは非常に小さくなる。そのため、測定精度が低下するおそれがある。したがって、ＣＰＵ９は、放電電流Ｉｄが所定の値（ＣＰＵ９内または外部の記憶部に記憶）以下となった場合、ＦＥＴ制御部１１に検出電流の経路の変更を指示する。ＦＥＴ制御部１１は、Ｈレベルのゲート制御信号３０とＬレベルのゲート制御信号２８を電池保護ＦＥＴ回路５ｂへ出力する。Ｈレベルのゲート制御信号３０により、ＭＯＳＦＥＴ２４がＯＮとなる。Ｌレベルのゲート制御信号２８により、ＭＯＳＦＥＴ２２がＯＦＦとなる。ただし、ゲート制御信号２６とゲート制御信号３０とは同電位とする。それにより、ＭＯＳＦＥＴ２０とＭＯＳＦＥＴ２４とはドレインとゲートが共通となるため、カレントミラー回路として動作する。ここで、ＭＯＳＦＥＴ２０の単位セル数とＭＯＳＦＥＴ２４の単位セル数との比とを２００００：２００とする。その場合、ＭＯＳＦＥＴ２０に流れる放電電流Ｉｄの２００／２００００の検出電流Ｉｄｒが、電流制御回路４３経由で電流検出抵抗Ｒ１６に流れる。ＡＤＣ１２は、電流検出抵抗Ｒ１６の両端の電圧Ｖｄｒを読み取り（アナログ信号）、その結果をデジタル信号に変換してＣＰＵ９へ出力する。ＣＰＵ９は、放電電流Ｉｄを算出（Ｉｄ＝Ｖｄｒ／Ｒ１６×２００００／２００）し、その放電電流Ｉｄを積算することで、使用された電気量を算出する。そして、ＣＰＵ９は、その使用された電気量を、充電時に蓄えられた電気量（ＣＰＵ９内または外部の記憶部に記憶）から差し引くことで二次電池２の残量を算出する。ＣＰＵ９は、算出された二次電池２の残量の情報を、シリアルＩＦ１０を介して外部機器に出力する。
放電電流Ｉｄが更に低下して他の所定の値（ＣＰＵ９内または外部の記憶部に記憶）以下となった場合、ＣＰＵ９は、ＦＥＴ制御部１１に検出電流の経路の追加を指示する。ＦＥＴ制御部１１は、Ｈレベルのゲート制御信号２８およびゲート制御信号３０を電池保護ＦＥＴ回路５ｂへ出力する。Ｈレベルのゲート制御信号２８により、ＭＯＳＦＥＴ２２がＯＮとなる。Ｈレベルのゲート制御信号３０により、ＭＯＳＦＥＴ２４がＯＮとなる。ただし、ゲート制御信号２６とゲート制御信号２８とゲート制御信号３０とは同電位とする。それにより、ＭＯＳＦＥＴ２０とＭＯＳＦＥＴ２２とＭＯＳＦＥＴ２４とはドレインとゲートが共通となるため、カレントミラー回路として動作する。ここで、ＭＯＳＦＥＴ２０の単位セル数とＭＯＳＦＥＴ２２の単位セル数とＭＯＳＦＥＴ２４の単位セル数との比は、２００００：１００：２００である。その場合、ＭＯＳＦＥＴ２０に流れる放電電流Ｉｄの３００／２００００の検出電流Ｉｄｒが、電流制御回路４３経由で電流検出抵抗Ｒ１６に流れる。ＡＤＣ１２は、電流検出抵抗Ｒ１６の両端の電圧Ｖｄｒを読み取り（アナログ信号）、その結果をデジタル信号に変換してＣＰＵ９へ出力する。ＣＰＵ９は、放電電流Ｉｄを算出（Ｉｄ＝Ｖｄｒ／Ｒ１６×２００００／（１００＋２００））し、その放電電流Ｉｄを積算することで、使用された電気量を算出する。そして、ＣＰＵ９は、その使用された電気量を、充電時に蓄えられた電気量（ＣＰＵ９内または外部の記憶部に記憶）から差し引くことで二次電池２の残量を算出する。ＣＰＵ９は、算出された二次電池２の残量の情報を、シリアルＩＦ１０を介して外部機器に出力する。
このように、本実施の形態では、放電電流検出用のＭＯＳＦＥＴ２２に加えて、放電電流検出用のＭＯＳＦＥＴ２４をＭＯＳＦＥＴ２２と並列に設けている。ＭＯＳＦＥＴ２４の単位セル数とＭＯＳＦＥＴ２２と単位セル数とは異なるように設定されている。その結果、放電電流Ｉｄを検出するとき、放電電流Ｉｄが大きい場合にはＭＯＳＦＥＴ２２のみからの検出電流Ｉｄｒを用いて計測し、放電電流Ｉｄが小さい場合にはＭＯＳＦＥＴ２２および／またはＭＯＳＦＥＴ２４からの検出電流Ｉｄｒを用いて計測することができる。すなわち、放電電流Ｉｄの大きさに応じて検出電流比率（Ｉｄｒ／Ｉｄ）を変更することにより（この場合、２２−１＝３通り）、その放電電流Ｉｄを検出するための検出範囲を選択することができる。その結果、放電電流Ｉｄの大きさに関わらず、精度の高い検出を行うことが可能となる。
また、過電流や残量不足の動作については、第１の実施の形態と同様であるのでその説明を省略する。
次に、電池パックの充電状態について説明する。二次電池２の正極側の端子６には充電器（図示されず）の正極側が、二次電池２の負極側の端子７には充電器の負側が接続される。ＣＰＵ９は、ＦＥＴ制御部１１に充電経路の接続を指示する。ＦＥＴ制御部１１は、Ｈレベルのゲート制御信号２６およびゲート制御信号２７を電池保護ＦＥＴ回路５ｂへ出力する。Ｈレベルのゲート制御信号２６によりＭＯＳＦＥＴ２０がＯＮとなる。更に、Ｈレベルのゲート制御信号２７によりＭＯＳＦＥＴ２１がＯＮとなる。それにより、二次電池２と端子７との間の充電経路がつながり、充電電流Ｉｃが図１５の矢印の方向に流れる。すなわち、二次電池２は充電状態となる。また、ＦＥＴ制御部１１は、Ｈレベルのゲート制御信号２８およびゲート制御信号２９を電池保護ＦＥＴ回路５ｂへ出力する。Ｈレベルのゲート制御信号２８によりＭＯＳＦＥＴ２２がＯＮとなる。更に、Ｈレベルのゲート制御信号２９によりＭＯＳＦＥＴ２３がＯＮとなる。ただし、ゲート制御信号２６，２７とゲート制御信号２８、２９とは同電位とする。このとき、ＦＥＴ制御部１１は、Ｌレベルのゲート制御信号３０、３１を電池保護ＦＥＴ回路５ｂへ出力している。そのため、ＭＯＳＦＥＴ２４およびＭＯＳＦＥＴ２５は共にＯＦＦである。
このとき、電流制御回路４４は、ＭＯＳＦＥＴ２１のソース電圧とＭＯＳＦＥＴ２３のソース電圧とが等しくなるように動作する。ＭＯＳＦＥＴ２１とＭＯＳＦＥＴ２３とはドレインとゲートが共通であるため、カレントミラー回路として動作する。ここで、ＭＯＳＦＥＴ２１の単位セル数とＭＯＳＦＥＴ２３の単位セル数の比とを２００００：１００とする。その場合、ＭＯＳＦＥＴ２１に流れる充電電流Ｉｃの１００／２００００の検出電流Ｉｃｒが、ＭＯＳＦＥＴ２３および電流制御回路４４経由で電流検出抵抗Ｒ１９に流れる。ＡＤＣ１５は、電流検出抵抗Ｒ１９の両端の電圧Ｖｃｒを読み取り（アナログ信号）、その結果をデジタル信号に変換してＣＰＵ９へ出力する。ＣＰＵ９は、充電電流Ｉｃを算出（Ｉｃ＝Ｖｃｒ／Ｒ１９×２００００／１００）し、その充電電流Ｉｃを積算することで、二次電池２に蓄えられた電気量を算出する。そして、ＣＰＵ９は、その蓄えられた電気量の情報を、シリアルＩＦ１０を介して外部機器に出力する。
満充電に近づいて充電電流Ｉｃが低下した場合など、ＭＯＳＦＥＴ２３に流れる検出電流Ｉｃｒが非常に小さくなる。そのため、測定精度が低下するおそれがある。したがって、ＣＰＵ９は、充電電流Ｉｃが所定の値（ＣＰＵ９内または外部の記憶部に記憶）以下となった場合、ＦＥＴ制御部１１に検出電流の経路の変更を指示する。ＦＥＴ制御部１１は、Ｈレベルのゲート制御信号３１とＬレベルのゲート制御信号２９を電池保護ＦＥＴ回路５ｂへ出力する。Ｈレベルのゲート制御信号３１により、ＭＯＳＦＥＴ２５がＯＮとなる。Ｌレベルのゲート制御信号２９により、ＭＯＳＦＥＴ２３がＯＦＦとなる。ただし、ゲート制御信号２７とゲート制御信号３１とは同電位とする。これにより、ＭＯＳＦＥＴ２１とＭＯＳＦＥＴ２５とはドレインとゲートが共通となるため、カレントミラー回路として動作する。ここで、ＭＯＳＦＥＴ２１の単位セル数とＭＯＳＦＥＴ２５の単位セル数との比を２００００：２００とする。その場合、ＭＯＳＦＥＴ２１に流れる充電電流Ｉｃの２００／２００００の検出電流Ｉｃｒが、電流制御回路４４経由で電流検出抵抗Ｒ１９に流れる。ＡＤＣ１５は、電流検出抵抗Ｒ１９の両端の電圧Ｖｃｒを読み取り（アナログ信号）、その結果をデジタル信号に変換してＣＰＵ９へ出力する。ＣＰＵ９は、充電電流Ｉｃを算出（Ｉｃ＝Ｖｃｒ／Ｒ１９×２００００／２００）し、その充電電流Ｉｃを積算することで、二次電池に蓄えられた電気量を算出する。そして、ＣＰＵ９は、その蓄えられた電気量を、放電時に残された電気量（ＣＰＵ９内または外部の記憶部に記憶）に加えることで二次電池２の残量を算出する。ＣＰＵ９は、その算出された二次電池２の残量の情報を、シリアルＩＦ１０を介して外部機器に出力する。
充電電流Ｉｃが更に低下して他の所定の値（ＣＰＵ９内または外部の記憶部に記憶）以下となった場合、ＣＰＵ９は、ＦＥＴ制御部１１に検出電流の経路の追加を指示する。ＦＥＴ制御部１１は、Ｈレベルのゲート制御信号２９およびゲート制御信号３１を電池保護ＦＥＴ回路５ｂへ出力する。Ｈレベルのゲート制御信号２９により、ＭＯＳＦＥＴ２３がＯＮとなる。Ｈレベルのゲート制御信号３１により、ＭＯＳＦＥＴ２５がＯＮとなる。ただし、ゲート制御信号２７とゲート制御信号２８とゲート制御信号３１とは同電位とする。これにより、ＭＯＳＦＥＴ２１とＭＯＳＦＥＴ２３とＭＯＳＦＥＴ２５とはドレインとゲートが共通となるため、カレントミラー回路として動作する。ここで、ＭＯＳＦＥＴ２１の単位セル数とＭＯＳＦＥＴ２３の単位セル数とＭＯＳＦＥＴ２５の単位セル数との比は２００００：１００：２００である。その場合、ＭＯＳＦＥＴ２１に流れる充電電流Ｉｃの３００／２００００の検出電流Ｉｃｒが、電流制御回路４４経由で電流検出抵抗Ｒ１９に流れる。ＡＤＣ１５は、電流検出抵抗Ｒ１９の両端の電圧Ｖｃｒを読み取り（アナログ信号）、その結果をデジタル信号に変換してＣＰＵ９へ出力する。ＣＰＵ９は、充電電流Ｉｃを算出（Ｉｃ＝Ｖｃｒ／Ｒ１９×２００００／（２００＋１００））し、その充電電流Ｉｃを積算することで、二次電池に蓄えられた電気量を算出する。そして、ＣＰＵ９は、その蓄えられた電気量を、放電時に残された電気量（ＣＰＵ９内または外部の記憶部に記憶）に加えることで二次電池２の残量を算出する。ＣＰＵ９は、その算出された二次電池２の残量の情報を、シリアルＩＦ１０を介して外部機器に出力する。
このように、本実施の形態では、充電電流検出用のＭＯＳＦＥＴ２３に加えて、充電電流検出用のＭＯＳＦＥＴ２５をＭＯＳＦＥＴ２３と並列に設けている。ＭＯＳＦＥＴ２５の単位セル数とＭＯＳＦＥＴ２３と単位セル数とは異なるように設定されている。その結果、充電電流Ｉｃを検出するとき、充電電流Ｉｃが大きい場合にはＭＯＳＦＥＴ２３のみからの検出電流Ｉｃｒを用いて計測し、充電電流Ｉｃが小さい場合にはＭＯＳＦＥＴ２３および／またはＭＯＳＦＥＴ２５からの検出電流Ｉｃｒを用いて計測することができる。すなわち、充電電流Ｉｃの大きさに応じて検出電流比率（Ｉｃｒ／Ｉｃ）を変更することにより（この場合、２２−１＝３通り）、その充電電流Ｉｃを検出するための検出範囲を選択することができる。その結果、充電電流Ｉｃの大きさに関わらず、精度の高い検出を行うことが可能となる。
また、過電流や充電十分（満充電）の動作については、第１の実施の形態と同様であるのでその説明を省略する。
以上のようにして、本実施の形態に係る電池保護システムを適用した電池パックは動作する。
なお、本実施の形態では、放電電流検出用として一つのＭＯＳＦＥＴ２４を追加しているが、更に多くのＭＯＳＦＥＴを追加しても良い。例えば、放電電流検出用にＭＯＳＦＥＴ２６を更に追加する場合、そのＭＯＳＦＥＴ２６は以下のような構成とする。ＭＯＳＦＥＴ２６は、単位セル比がＭＯＳＦＥＴ２２、２４と異なり、ドレインはＭＯＳＦＥＴ２２、２４と共通であり、ソースは電流制御回路４３に接続し、ゲートがＦＥＴ制御部１１に接続している。その場合、ＭＯＳＦＥＴ２２、２４、２６のうち、ＭＯＳＦＥＴ２２のみ、ＭＯＳＦＥＴ２４のみ、ＭＯＳＦＥＴ２６のみのいずれかを用いることができる。更に、ＭＯＳＦＥＴ２２＋ＭＯＳＦＥＴ２４、ＭＯＳＦＥＴ２２＋ＭＯＳＦＥＴ２６、ＭＯＳＦＥＴ２４＋ＭＯＳＦＥＴ２６、ＭＯＳＦＥＴ２２＋ＭＯＳＦＥＴ２４＋ＭＯＳＦＥＴ２６のいずれかの組み合わせを用いることもできる。合計すると（２３−１＝）７通りである。すなわち、（２ｍ−１）通り（ｍは放電電流検出用のＭＯＳＦＥＴの個数）の組み合わせが可能となる。そのようにすることで、更に電流を計測するための計測レンジ（範囲）を増やすことができ、更に精度の高い計測（検出）を行うことが可能となる。
同様に、本実施の形態では、充電電流検出用として一つのＭＯＳＦＥＴ２５を追加しているが、更に多くのＭＯＳＦＥＴを追加しても良い。例えば、充電電流検出用にＭＯＳＦＥＴ２７を更に追加する場合、そのＭＯＳＦＥＴ２７は以下のような構成とする。ＭＯＳＦＥＴ２７は、単位セル比がＭＯＳＦＥＴ２３、２５と異なり、ドレインはＭＯＳＦＥＴ２３、２５と共通であり、ソースは電流制御回路４４に接続し、ゲートがＦＥＴ制御部１１に接続している。その場合、ＭＯＳＦＥＴ２３、２５、２７のうち、ＭＯＳＦＥＴ２３のみ、ＭＯＳＦＥＴ２５のみ、ＭＯＳＦＥＴ２７のみのいずれかを用いることができる。更に、ＭＯＳＦＥＴ２３＋ＭＯＳＦＥＴ２５、ＭＯＳＦＥＴ２３＋ＭＯＳＦＥＴ２７、ＭＯＳＦＥＴ２５＋ＭＯＳＦＥＴ２７、ＭＯＳＦＥＴ２３＋ＭＯＳＦＥＴ２５＋ＭＯＳＦＥＴ２７のいずれかの組み合わせを用いることもできる。合計すると（２３−１＝）７通りである。すなわち、（２ｎ−１）通り（ｎは充電電流検出用のＭＯＳＦＥＴの個数）の組み合わせが可能となる。そのようにすることで、更に電流を計測するための計測レンジ（範囲）を増やすことができ、更に精度の高い計測（検出）を行うことが可能となる。
電流制御回路４３や電流制御回路４４の一例については、第１の実施の形態と同様（図４）であるので、その説明を省略する。また、電池保護システムを実装した保護基板の一例や電池保護システムを実装した電池パックの一例については、第１の実施の形態と同様（図５、図６）であるので、その説明を省略する。
本実施の形態についても第１の実施の形態と同様の効果を得ることができる。
更に、本実施の形態では、検出（計測）する電流の大きさに応じて検出電流比率を切替えることができる。例えば、放電電流Ｉｄや充電電流Ｉｃが大電流の場合には検出電流比率を１／２００とする。放電電流Ｉｄや充電電流Ｉｃが微少な電流の場合には検出電流比率を２／２００とする。放電電流Ｉｄや充電電流Ｉｃが更に微少な電流の場合には検出電流比率を３／２００とする。それにより、広い検出範囲において、放電電流Ｉｄや充電電流Ｉｃを正確に検出することが可能となる。また、図１５では１組の制御用ＭＯＳＦＥＴと２組の電流検出用ＭＯＳＦＥＴで回路を構成しているが、電流検出用ＭＯＳＦＥＴを２組より多いＮ組用いることで、（２Ｎ−１）通りの電流比率が可能となり、より広い範囲の電流検出を行うことができる。この場合、第２の実施の形態と比較して、より狭い範囲を細かく切り替えて検出したい場合に有効である。
（第１の変形例）
本変形例では、本変形例の電池パック１は、図１５の電池パック１と比較すると、電流検出抵抗が制御回路に内包されている点で相違している。以下では、相違点について主に説明する。
図１７は、第３の実施の形態に係る電池保護システムを適用した電池パックの構成の第１の変形例を示すブロック図である。本変形例の電池保護システム３は制御回路４−２ａと電池保護ＦＥＴ回路５ｂとを備えている。ただし、電流検出抵抗１６、１９はいずれも単独の素子としては実装されていない。電流検出抵抗１６、１９は、制御回路４−２ａに内包されている。制御回路４−２ａを一つの半導体チップとして設けるとき、電流検出抵抗１６、１９を内包することで、電流検出抵抗１６、１９のコストを削減することができる。加えて、電池保護システム３の構成を簡便にすることができ、その製造を容易にすることができる。なお、電池保護システム３を実装した保護基板３ａの一例については、基本的に、第１の実施の形態に係る第１の変形例の電池保護システム３を実装した保護基板３ａの一例（図８）と同じである。（ただし、制御回路４ａと電池保護ＦＥＴ回路５の代わりに制御回路４−２ａと電池保護ＦＥＴ回路５ｂを用いている）。したがって、その説明を省略する。
この場合にも、図１５〜図１６において説明された電池パック１の場合と同様の効果を得ることができる。
（第２の変形例）
本変形例では、本変形例の電池パック１は、図１５の電池パック１と比較すると、電流検出抵抗および電池保護ＦＥＴ回路が制御回路に内包されている点で相違している。以下では、相違点について主に説明する。
図１８は、第３の実施の形態に係る電池保護システムを適用した電池パックの構成の第２の変形例を示すブロック図である。本変形例の電池保護システム３は制御回路４−２ｂを備えている。ただし、電流検出抵抗１６、１９と電池保護ＦＥＴ回路５ｂとはいずれも単独の素子としては実装されていない。電流検出抵抗１６、１９および電池保護ＦＥＴ回路５ｂは、制御回路４−２ｂに内包されている。制御回路４−２ｂを一つの半導体チップとして設けるとき、電流検出抵抗１６、１９および電池保護ＦＥＴ回路５ｂを内包することで、電流検出抵抗１６、１９および電池保護ＦＥＴ回路５ｂのコストを削減することができる。加えて、電池保護システム３の構成を簡便にすることができ、その製造を容易にすることができる。なお、電池保護システム３を実装した保護基板３ａの一例については、基本的に、第１の実施の形態に係る第２の変形例の電池保護システム３を実装した保護基板３ａの一例（図１０）と同じである。（ただし、制御回路４ｂと電池保護ＦＥＴ回路５の代わりに制御回路４−２ｂと電池保護ＦＥＴ回路５ｂを用いている。）したがって、その説明を省略する。
この場合にも、図１５〜図１６において説明された電池パック１の場合と同様の効果を得ることができる。
（第４の実施の形態）
第４の実施の形態に係る電池保護システムを適用した電池パックの構成について説明する。本実施の形態は、第１の実施の形態と比較して、電池保護ＦＥＴ回路、電流制限回路、ＡＤＣの構成およびその制御方法が相違している。以下では、その相違点について主に説明する。
図１９は、第４の実施の形態に係る電池保護システムを適用した電池パックの構成の一例を示すブロック図である。この電池パック１において、電池保護ＦＥＴ回路５ｃの構成は、第１の実施の形態の電池保護ＦＥＴ回路５と相違している。
電池保護ＦＥＴ回路５ｃは、制御回路４−３の制御に基づいて、二次電池２の充放電を制御し、二次電池２を異常から保護する。電池保護ＦＥＴ回路５ｃは、一つの半導体チップとして設けられていてもよい。電池保護ＦＥＴ回路５ｃは、ＭＯＳＦＥＴ２０、ＭＯＳＦＥＴ２１、ＭＯＳＦＥＴ２２、ＭＯＳＦＥＴ２３、ＭＯＳＦＥＴ２４、ＭＯＳＦＥＴ２５を備えている。
ＭＯＳＦＥＴ２０は、放電制御用のＭＯＳＦＥＴであり、放電時に放電電流Ｉｄが流れる電源経路のＯＮ／ＯＦＦを行う。ＭＯＳＦＥＴ２２は、放電電流検出用のＭＯＳＦＥＴであり、放電電流Ｉｄに対応した検出電流Ｉｄｒ１を出力する。ＭＯＳＦＥＴ２４は、放電電流検出用のＭＯＳＦＥＴであり、放電電流Ｉｄに対応した検出電流Ｉｄｒ２を出力する。ただし、放電電流Ｉｄ＞＞ＭＯＳＦＥＴ２４による検出電流Ｉｄｒ２＞ＭＯＳＦＥＴ２２による検出電流Ｉｄｒ１である。ＭＯＳＦＥＴ２０とＭＯＳＦＥＴ２２とＭＯＳＦＥＴ２４とは、ドレインおよびゲートが共通に接続されている。ＭＯＳＦＥＴ２０、２２、２４は、それぞれ、ソースを、端子を介して外部配線と接続可能である。ＭＯＳＦＥＴ２０、２２、２４は、ゲートを、端子を介して外部配線と接続可能である。ＭＯＳＦＥＴ２０のソースは二次電池２の負極に接続される。ＭＯＳＦＥＴ２２のソースは、制御回路４−３を介して電流検出抵抗１６に接続される。ＭＯＳＦＥＴ２４のソースは、制御回路４−３を介して電流検出抵抗１７に接続される。ＭＯＳＦＥＴ２０とＭＯＳＦＥＴ２２とＭＯＳＦＥＴ２４のゲートは、ＦＥＴ制御部１１に接続される。ＭＯＳＦＥＴ２０の単位セル数とＭＯＳＦＥＴ２４の単位セル数とＭＯＳＦＥＴ２２の単位セル数とは、ＭＯＳＦＥＴ２０の単位セル数＞＞ＭＯＳＦＥＴ２４の単位セル数＞ＭＯＳＦＥＴ２２の単位セル数とする。単位セル数の比でいれば、大：中：小、とする。その理由は第２の実施の形態と同様である。ＭＯＳＦＥＴ２０の単位セル数とＭＯＳＦＥＴ２４の単位セル数とＭＯＳＦＥＴ２２の単位セル数との比は、例えば、２００００対２００対１とする。なお、単セル数の比に代えて、ゲート幅（またはチャネル幅）の比であっても良い。
ＭＯＳＦＥＴ２１は、充電制御用のＭＯＳＦＥＴであり、充電時に充電電流Ｉｃが流れる電源経路のＯＮ／ＯＦＦを行う。ＭＯＳＦＥＴ２３は、充電電流検出用のＭＯＳＦＥＴであり、充電電流Ｉｃに対応した検出電流Ｉｃｒ１を出力する。ＭＯＳＦＥＴ２５は、充電電流検出用のＭＯＳＦＥＴであり、充電電流Ｉｃに対応した検出電流Ｉｃｒ２を出力する。ただし、充電電流Ｉｃ＞＞ＭＯＳＦＥＴ２５による検出電流Ｉｃｒ２＞ＭＯＳＦＥＴ２３による検出電流Ｉｃｒ１である。ＭＯＳＦＥＴ２１とＭＯＳＦＥＴ２３とＭＯＳＦＥＴ２５とは、ドレインおよびゲートが共通に接続されている。ＭＯＳＦＥＴ２１、２３、２５は、それぞれ、ソースを、端子を介して外部配線と接続可能である。ＭＯＳＦＥＴ２１、２３、２５は、ゲートを、端子を介して外部配線と接続可能である。ＭＯＳＦＥＴ２１のソースは端子７に接続される。ＭＯＳＦＥＴ２３のソースは、制御回路４−３を介して電流検出抵抗１９に接続される。ＭＯＳＦＥＴ２５のソースは、制御回路４−３を介して電流検出抵抗１８に接続される。ＭＯＳＦＥＴ２１とＭＯＳＦＥＴ２３とＭＯＳＦＥＴ２５のゲートは、ＦＥＴ制御部１１に接続される。ＭＯＳＦＥＴ２１の単位セル数とＭＯＳＦＥＴ２５の単位セル数とＭＯＳＦＥＴ２３の単位セル数とは、ＭＯＳＦＥＴ２１の単位セル数＞＞ＭＯＳＦＥＴ２５の単位セル数＞ＭＯＳＦＥＴ２３の単位セル数とする。単位セル数の比でいれば、大：中：小、とする。その理由は第２の実施の形態と同様である。ＭＯＳＦＥＴ２１の単位セル数とＭＯＳＦＥＴ２５の単位セル数とＭＯＳＦＥＴ２３の単位セル数との比は、例えば、２００００対２００対１とする。なお、単セル数の比に代えて、ゲート幅（またはチャネル幅）の比であっても良い。
制御回路４−３は、電流制御回路４３−１および電流制御回路４３−２と、電流制御回路４４−１および電流制御回路４４−２と、ＡＤＣ１２、１３、１４、１５を備えている。
電流制御回路４３−１は、電源経路（ＭＯＳＦＥＴ２０のソース）と、ＭＯＳＦＥＴ２２のソースと、電流検出抵抗１６の一端にそれぞれ接続されている。ＭＯＳＦＥＴ２０のソースと、ＭＯＳＦＥＴ２２のソースとが等電位になるように、検出電流Ｉｄｒ１をＭＯＳＦＥＴ２２から電流検出抵抗１６へ流す。電流制御回路４３−２は、電源経路（ＭＯＳＦＥＴ２０のソース）と、ＭＯＳＦＥＴ２４のソースと、電流検出抵抗１７の一端にそれぞれ接続されている。ＭＯＳＦＥＴ２０のソースと、ＭＯＳＦＥＴ２４のソースとが等電位になるように、検出電流Ｉｄｒ２をＭＯＳＦＥＴ２４から電流検出抵抗１７へ流す。
電流制御回路４４−１は、電源経路（ＭＯＳＦＥＴ２１のソース）と、ＭＯＳＦＥＴ２３のソースと、電流検出抵抗１９の一端にそれぞれ接続されている。ＭＯＳＦＥＴ２１のソースと、ＭＯＳＦＥＴ２３のソースとが等電位になるように、検出電流Ｉｃｒ１をＭＯＳＦＥＴ２３から電流検出抵抗１９へ流す。電流制御回路４４−２は、電源経路（ＭＯＳＦＥＴ２１のソース）と、ＭＯＳＦＥＴ２５のソースと、電流検出抵抗１８の一端にそれぞれ接続されている。ＭＯＳＦＥＴ２１のソースと、ＭＯＳＦＥＴ２５のソースとが等電位になるように、検出電流Ｉｃｒ２をＭＯＳＦＥＴ２５から電流検出抵抗１８へ流す。
ＡＤＣ１２は、検出電流Ｉｄｒ１が流れたときの電流検出抵抗１６の電位（アナログ）をデジタルへ変換し、ＣＰＵ９へ出力する。ＡＤＣ１２は、放電電流の検出用ＡＤＣであり、放電電流検出用のＭＯＳＦＥＴ２２に対応して設けられている。電流検出抵抗１６に対応して設けられている。ＡＤＣ１３は、検出電流Ｉｄｒ２が流れたときの電流検出抵抗１７の電位（アナログ）をデジタルへ変換し、ＣＰＵ９へ出力する。ＡＤＣ１３は、放電電流の検出用ＡＤＣであり、放電電流検出用のＭＯＳＦＥＴ２４に対応して設けられている。電流検出抵抗１７に対応して設けられている。
ＡＤＣ１５は、検出電流Ｉｃｒ１が流れたときの電流検出抵抗１９の電位（アナログ）をデジタルへ変換し、ＣＰＵ９へ出力する。ＡＤＣ１５は、充電電流の検出用ＡＤＣであり、充電電流検出用のＭＯＳＦＥＴ２３に対応して設けられている。電流検出抵抗１９に対応して設けられている。ＡＤＣ１４は、検出電流Ｉｃｒ２が流れたときの電流検出抵抗１８の電位（アナログ）をデジタルへ変換し、ＣＰＵ９へ出力する。ＡＤＣ１４は、充電電流の検出用ＡＤＣであり、充電電流検出用のＭＯＳＦＥＴ２５に対応して設けられている。電流検出抵抗１８に対応して設けられている。
制御回路４−３のＦＥＴ制御部１１は、電池保護ＦＥＴ回路５ｃのＭＯＳＦＥＴ２０、ＭＯＳＦＥＴ２２、ＭＯＳＦＥＴ２４、ＭＯＳＦＥＴ２１、ＭＯＳＦＥＴ２３およびＭＯＳＦＥＴ２５のゲートに接続されている。ＣＰＵ９の制御に基づいて、電池保護ＦＥＴ回路５ｃの各ＭＯＳＦＥＴのゲート電圧を制御して、それら各ＭＯＳＦＥＴをＯＮ／ＯＦＦする。
電流検出抵抗１６の一端は、電流制御回路４３−１を介して電池保護ＦＥＴ回路５ｃのＭＯＳＦＥＴ２２のソースに、他端はＧＮＤにそれぞれ接続されている。更に、電流検出抵抗１６の一端および他端はそれぞれＡＤＣ１２に接続されている。電流検出抵抗１６は、放電電流の検出用抵抗であり、放電電流検出用のＭＯＳＦＥＴ２２に対応して設けられている。電流検出抵抗１７の一端は、電流制御回路４３−２を介して電池保護ＦＥＴ回路５ｃのＭＯＳＦＥＴ２４のソースに、他端はＧＮＤにそれぞれ接続されている。更に、電流検出抵抗１７の一端および他端はそれぞれＡＤＣ１３に接続されている。電流検出抵抗１７は、放電電流の検出用抵抗であり、放電電流検出用のＭＯＳＦＥＴ２４に対応して設けられている。
電流検出抵抗１９の一端は制御回路４−３の電流制御回路４４−１を介して電池保護ＦＥＴ回路５ｃのＭＯＳＦＥＴ２３のソースに、他端はＧＮＤにそれぞれ接続されている。更に、電流検出抵抗１９の一端および他端はそれぞれＡＤＣ１５に接続されている。電流検出抵抗１９は、充電電流の検出用抵抗であり、充電電流検出用のＭＯＳＦＥＴ２３に対応して設けられている。電流検出抵抗１８の一端は制御回路４−３の電流制御回路４４−２を介して電池保護ＦＥＴ回路５ｃのＭＯＳＦＥＴ２５のソースに、他端はＧＮＤにそれぞれ接続されている。更に、電流検出抵抗１８の一端および他端はそれぞれＡＤＣ１４に接続されている。電流検出抵抗１８は、充電電流の検出用抵抗であり、充電電流検出用のＭＯＳＦＥＴ２５に対応して設けられている。
電流検出抵抗１６〜１９はそれぞれ単独の素子として設けられていても良い。
その他の構成については、第１の実施の形態と同様であるのでその説明を省略する。
図２０は、図１９における電池保護ＦＥＴ回路５ｃの構成の一例を示す平面図である。ここで、領域１６５は、例えば、充電制御用のＭＯＳＦＥＴ２１および充電電流検出用のＭＯＳＦＥＴ２３、２５に対応している。領域１６６は、放電制御用のＭＯＳＦＥＴ２０および放電電流検出用のＭＯＳＦＥＴ２２、２４に対応している。領域１６５と領域１６６とは、図面の中心に対して点対称で、同じ構成を有しているので、以下では、領域１６５について主に説明する。
領域１６５は、等電位リング１１３で囲まれている。第１の実施の形態と比較して、本実施の形態では、領域１６５には、ゲートの共通なＭＯＳＦＥＴ２５が追加されて、ＭＯＳＦＥＴ２１、２３、２５が設けられている。ゲート配線１１１で囲まれた領域の複数のＭＯＳＦＥＴが、充電制御用のＭＯＳＦＥＴ２１および充電電流検出用のＭＯＳＦＥＴ２３、２５を構成する。例えば、ゲート配線１１１で囲まれた領域内の所定の面積の部分のＭＯＳＦＥＴをＭＯＳＦＥＴ２３とし、ゲート配線１１１で囲まれた領域内におけるＭＯＳＦＥＴ２３より広い所定の面積の部分のＭＯＳＦＥＴをＭＯＳＦＥＴ２５とする。そして、ゲート配線１１１で囲まれた領域内の残りの部分のＭＯＳＦＥＴをＭＯＳＦＥＴ２１とする。ＭＯＳＦＥＴ２１、２３の各単位セルの断面は図３におけるＭＯＳＦＥＴ２１、２３の各単位セルの断面と同じである。ＭＯＳＦＥＴ２５の単位セルの断面は図３におけるＭＯＳＦＥＴ２３の単位セルの断面と同じである。このとき、ＭＯＳＦＥＴ２３の面積（単位セル数に相当）と、ＭＯＳＦＥＴ２５の面積（単位セル数に相当）と、ＭＯＳＦＥＴ２１の面積（単位セル数に相当）との比が、例えば１００対２００対２００００とすることができる。
ＭＯＳＦＥＴ２３のソースはコンタクトを介してソース電極１１７ａに接続されている。そのソース電極１１７ａは、ソース端子１０５ａに接続されている。ＭＯＳＦＥＴ２５のソースはコンタクトを介してソース電極１１７ｂに接続されている。そのソース電極１１７ｂは、ソース端子１０５ｂに接続されている。一方、ＭＯＳＦＥＴ２１のソースはコンタクトを介してソース電極１１５に接続されている。そのソース電極１１５は、ソース端子１０３に接続されている。ＭＯＳＦＥＴ２１、ＭＯＳＦＥＴ２３およびＭＯＳＦＥＴ２５のゲートは、コンタクトを介してゲート配線１１１に接続されている。そのゲート配線１１１は、ゲート端子１０１に接続されている。なお、ドレイン電極は、ＭＯＳＦＥＴ２１、２３、２５に共通であり、半導体チップの裏側に設けられている。
なお、領域１６６は、等電位リング１１４で囲まれている。領域１６６には、放電制御用のＭＯＳＦＥＴ２０および放電電流検出用のＭＯＳＦＥＴ２２、２４のゲート配線１１２およびゲート端子１０２が設けられている。更に、ＭＯＳＦＥＴ２０のソース電極１１６およびソース端子１０４と、ＭＯＳＦＥＴ２２のソース電極１１８ａおよびソース端子１０６ａと、ＭＯＳＦＥＴ２４のソース電極１１８ｂおよびソース端子１０６ｂとが設けられている。なお、ドレイン電極は、ＭＯＳＦＥＴ２０、２２、２４およびＭＯＳＦＥＴ２１、２３、２５に共通であり、半導体チップの裏側に設けられている。
本実施の形態においても、第１の実施の形態と同様に、ＣＳＰタイプの構成を採用していため、ＭＯＳＦＥＴのオン抵抗を低く抑えることができる。また、各ＭＯＳＦＥＴのドレイン電極を表面に設ける必要がないので、有効セル面積が大きくできず、チップサイズが大きくなるなどの問題が生じない。
また、本実施の形態は、８端子が等間隔に方形に配置されたＣＳＰタイプの半導体チップとなっている。図１２と同様、８端子が半導体チップの４辺に沿って配置されるので、それぞれの端子に対応する保護基板３ａ側の配線のレイアウトがし易くなる。
次に、本実施の形態に係る電池保護システムを適用した電池パックの動作について説明する。
まず、電池パックの放電状態について説明する。端子６および端子７には負荷（図示されず）が接続される。ＣＰＵ９は、ＦＥＴ制御部１１に放電経路の接続を指示する。ＦＥＴ制御部１１は、Ｈレベルのゲート制御信号２６を電池保護ＦＥＴ回路５ｃへ出力する。Ｈレベルのゲート制御信号２６によりＭＯＳＦＥＴ２０、２２、２４がＯＮとなる。更に、Ｈレベルのゲート制御信号２７によりＭＯＳＦＥＴ２１、２３、２５がＯＮとなる。それにより、二次電池２と端子７との間の放電経路がつながり、放電電流Ｉｄが図１９の矢印の方向に流れる。すなわち、二次電池２は放電状態となる。
このとき、電流制御回路４３−１は、ＭＯＳＦＥＴ２０のソース電圧とＭＯＳＦＥＴ２２のソース電圧とが等しくなるように動作する。ＭＯＳＦＥＴ２０とＭＯＳＦＥＴ２２とはドレインとゲートが共通となるため、カレントミラー回路として動作する。ここで、ＭＯＳＦＥＴ２０の単位セル数とＭＯＳＦＥＴ２２の単位セル数の比とを２００００：１とする。その場合、ＭＯＳＦＥＴ２０に流れる放電電流Ｉｄの１／２００００の検出電流Ｉｄｒ１が、ＭＯＳＦＥＴ２２および電流制御回路４３−１経由で電流検出抵抗Ｒ１６に流れる。ＡＤＣ１２は、電流検出抵抗Ｒ１６の両端の電圧Ｖｄｒ１を読み取り（アナログ信号）、その結果をデジタル信号に変換してＣＰＵ９へ出力する。ＣＰＵ９は、放電電流Ｉｄを算出（Ｉｄ＝Ｖｄｒ１／Ｒ１６×２００００）する。一方、電流制御回路４３−２は、ＭＯＳＦＥＴ２０のソース電圧とＭＯＳＦＥＴ２４のソース電圧とが等しくなるように動作する。ＭＯＳＦＥＴ２０とＭＯＳＦＥＴ２４とはドレインとゲートが共通となるため、カレントミラー回路として動作する。ここで、ＭＯＳＦＥＴ２０の単位セル数とＭＯＳＦＥＴ２４の単位セル数の比とを２００００：２００とする。その場合、ＭＯＳＦＥＴ２０に流れる放電電流Ｉｄの１／１００の検出電流Ｉｄｒ２が、ＭＯＳＦＥＴ２４および電流制御回路４３−２経由で電流検出抵抗Ｒ１７に流れる。ＡＤＣ１３は、電流検出抵抗Ｒ１７の両端の電圧Ｖｄｒ２を読み取り（アナログ信号）、その結果をデジタル信号に変換してＣＰＵ９へ出力する。ＣＰＵ９は、放電電流Ｉｄを算出（Ｉｄ＝Ｖｄｒ２／Ｒ１７×２００００／２００）する。ＡＤＣ１２の値に基づく放電電流ＩｄとＡＤＣ１３の値に基づく放電電流Ｉｄとは、誤差の大小はあるが概ね同じ値となる。ＣＰＵ９は、それら放電電流Ｉｄに基づいて、放電電流Ｉｄが大電流の場合（所定の値（ＣＰＵ９内または外部の記憶部に記憶）よりも大きい場合）、ＡＤＣ１２の値に基づく放電電流Ｉｄを採用する。一方、放電電流Ｉｄが小電流の場合（その所定の値よりも小さい場合）、ＡＤＣ１３の値に基づく放電電流Ｉｄを採用する。ＣＰＵ９は、その放電電流Ｉｄを積算することで、使用された電気量を算出する。そして、ＣＰＵ９は、その使用された電気量を、充電時に蓄えられた電気量（ＣＰＵ９内または外部の記憶部に記憶）から差し引くことで二次電池２の残量を算出する。ＣＰＵ９は、算出された二次電池２の残量の情報を、シリアルＩＦ１０を介して外部機器に出力する。
このように、本実施の形態では、放電電流検出用のＭＯＳＦＥＴ２２に加えて、放電電流検出用のＭＯＳＦＥＴ２４をＭＯＳＦＥＴ２２と並列に設けている。ＭＯＳＦＥＴ２４の単位セル数とＭＯＳＦＥＴ２２と単位セル数とは異なるように設定されている。その結果、放電電流Ｉｄを検出するとき、放電電流Ｉｄが大きい場合にはＭＯＳＦＥＴ２２からの検出電流Ｉｄｒ１を用いて計測し、放電電流Ｉｄが小さい場合にはＭＯＳＦＥＴ２４からの検出電流Ｉｄｒ２を用いて計測することができる。すなわち、放電電流Ｉｄの大きさに応じて検出電流比率（Ｉｄｒ／Ｉｄ）を変更することにより、その放電電流Ｉｄを検出するための検出範囲を選択することができる。その結果、放電電流Ｉｄの大きさに関わらず、精度の高い検出を行うことが可能となる。
また、過電流や残量不足の動作については、第１の実施の形態と同様であるのでその説明を省略する。
次に、電池パックの充電状態について説明する。二次電池２の正極側の端子６には充電器（図示されず）の正極側が、二次電池２の負極側の端子７には充電器の負側が接続される。ＣＰＵ９は、ＦＥＴ制御部１１に充電経路の接続を指示する。ＦＥＴ制御部１１は、Ｈレベルのゲート制御信号２６およびゲート制御信号２７を電池保護ＦＥＴ回路５ｃへ出力する。Ｈレベルのゲート制御信号２６によりＭＯＳＦＥＴ２０、２２、２４がＯＮとなる。更に、Ｈレベルのゲート制御信号２７によりＭＯＳＦＥＴ２１、２３、２５がＯＮとなる。それにより、二次電池２と端子７との間の充電経路がつながり、充電電流Ｉｃが図１９の矢印の方向に流れる。すなわち、二次電池２は充電状態となる。
このとき、電流制御回路４４−１は、ＭＯＳＦＥＴ２１のソース電圧とＭＯＳＦＥＴ２３のソース電圧とが等しくなるように動作する。ＭＯＳＦＥＴ２１とＭＯＳＦＥＴ２３とはドレインとゲートが共通であるため、カレントミラー回路として動作する。ここで、ＭＯＳＦＥＴ２１の単位セル数とＭＯＳＦＥＴ２３の単位セル数の比とを２００００：１とする。その場合、ＭＯＳＦＥＴ２１に流れる充電電流Ｉｃの１／２００００の検出電流Ｉｃｒ１が、ＭＯＳＦＥＴ２３および電流制御回路４４−１経由で電流検出抵抗Ｒ１９に流れる。ＡＤＣ１５は、電流検出抵抗Ｒ１９の両端の電圧Ｖｃｒ１を読み取り（アナログ信号）、その結果をデジタル信号に変換してＣＰＵ９へ出力する。ＣＰＵ９は、充電電流Ｉｃを算出（Ｉｃ＝Ｖｃｒ１／Ｒ１９×２００００）する。一方、電流制御回路４４−２は、ＭＯＳＦＥＴ２１のソース電圧とＭＯＳＦＥＴ２５のソース電圧とが等しくなるように動作する。ＭＯＳＦＥＴ２１とＭＯＳＦＥＴ２５とはドレインとゲートが共通であるため、カレントミラー回路として動作する。ここで、ＭＯＳＦＥＴ２１の単位セル数とＭＯＳＦＥＴ２５の単位セル数の比とを２００００：２００とする。その場合、ＭＯＳＦＥＴ２１に流れる充電電流Ｉｃの１／１００の検出電流Ｉｃｒ２が、ＭＯＳＦＥＴ２５および電流制御回路４４−２経由で電流検出抵抗Ｒ１８に流れる。ＡＤＣ１４は、電流検出抵抗Ｒ１８の両端の電圧Ｖｃｒ２を読み取り（アナログ信号）、その結果をデジタル信号に変換してＣＰＵ９へ出力する。ＣＰＵ９は、充電電流Ｉｃを算出（Ｉｃ＝Ｖｃｒ２／Ｒ１８×２００００／２００）する。ＡＤＣ１５の値に基づく充電電流ＩｃとＡＤＣ１４の値に基づく充電電流Ｉｃとは、誤差の大小はあるが概ね同じ値となる。ＣＰＵ９は、それら充電電流Ｉｃに基づいて、充電電流Ｉｃが大電流の場合（所定の値（ＣＰＵ９内または外部の記憶部に記憶）よりも大きい場合）、ＡＤＣ１５の値に基づく充電電流Ｉｃを採用する。一方、充電電流Ｉｃが小電流の場合（その所定の値よりも小さい場合）、ＡＤＣ１４の値に基づく充電電流Ｉｃを採用する。ＣＰＵ９は、その充電電流Ｉｃを積算することで、蓄えられた電気量を算出する。そして、ＣＰＵ９は、その蓄えられた電気量を、放電時に残された電気量（ＣＰＵ９内または外部の記憶部に記憶）に加えることで二次電池２の残量を算出する。ＣＰＵ９は、その算出された二次電池２の残量の情報を、シリアルＩＦ１０を介して外部機器に出力する。
このように、本実施の形態では、充電電流検出用のＭＯＳＦＥＴ２３に加えて、充電電流検出用のＭＯＳＦＥＴ２５をＭＯＳＦＥＴ２３と並列に設けている。ＭＯＳＦＥＴ２５の単位セル数とＭＯＳＦＥＴ２３と単位セル数とは異なるように設定されている。その結果、充電電流Ｉｃを検出するとき、充電電流Ｉｃが大きい場合にはＭＯＳＦＥＴ２３からの検出電流Ｉｃｒ１を用いて計測し、充電電流Ｉｃが小さい場合にはＭＯＳＦＥＴ２５からの検出電流Ｉｃｒ２を用いて計測することができる。すなわち、充電電流Ｉｃの大きさに応じて検出電流比率（Ｉｃｒ／Ｉｃ）を変更することにより、その充電電流Ｉｃを検出するための検出範囲を選択することができる。その結果、充電電流Ｉｃの大きさに関わらず、精度の高い検出を行うことが可能となる。
また、過電流や充電十分（満充電）の動作については、第１の実施の形態と同様であるのでその説明を省略する。
以上のようにして、本実施の形態に係る電池保護システムを適用した電池パックは動作する。
なお、本実施の形態では、放電電流検出用として一つのＭＯＳＦＥＴ２４を追加しているが、更に多くのＭＯＳＦＥＴを追加しても良い。例えば、放電電流検出用にＭＯＳＦＥＴ２６を更に追加する場合、そのＭＯＳＦＥＴ２６は以下のような構成とする。ＭＯＳＦＥＴ２６は、単位セル比がＭＯＳＦＥＴ２２、２４と異なり、ドレインおよびゲートはＭＯＳＦＥＴ２２、２４と共通であり、ソースは新規に追加の電流制御回路４３−３経由で新規に追加の電流検出抵抗Ｒに接続している。その場合、ＭＯＳＦＥＴ２２、２４、２６のうち、ＭＯＳＦＥＴ２２のみ、ＭＯＳＦＥＴ２４のみ、ＭＯＳＦＥＴ２６のみのいずれかを用いることができる。そのようにすることで、放電電流Ｉｄの大きさに応じて検出電流比率（Ｉｄｒ／Ｉｄ）を変更することができ、更に電流を計測するための計測レンジ（範囲）を増やすことができ、更に精度の高い計測（検出）を行うことが可能となる。
同様に、本実施の形態では、充電電流検出用として一つのＭＯＳＦＥＴ２５を追加しているが、更に多くのＭＯＳＦＥＴを追加しても良い。例えば、充電電流検出用にＭＯＳＦＥＴ２７を更に追加する場合、そのＭＯＳＦＥＴ２７は以下のような構成とする。ＭＯＳＦＥＴ２７は、単位セル比がＭＯＳＦＥＴ２３、２５と異なり、ドレインおよびゲートはＭＯＳＦＥＴ２３、２５と共通であり、ソースは新規に追加の電流制御回路４４−３経由で新規に追加の電流検出抵抗Ｒに接続している。その場合、ＭＯＳＦＥＴ２３、２５、２７のうち、ＭＯＳＦＥＴ２３のみ、ＭＯＳＦＥＴ２５のみ、ＭＯＳＦＥＴ２７のみのいずれかを用いることができる。そのようにすることで、充電電流Ｉｃの大きさに応じて検出電流比率（Ｉｃｒ／Ｉｃ）を変更することができ、更に電流を計測するための計測レンジ（範囲）を増やすことができ、更に精度の高い計測（検出）を行うことが可能となる。
電流制御回路４３や電流制御回路４４の一例については、第１の実施の形態と同様（図４）であるので、その説明を省略する。また、電池保護システムを実装した保護基板の一例や電池保護システムを実装した電池パックの一例については、第１の実施の形態と同様（図５、図６）であるので、その説明を省略する。
本実施の形態についても第１の実施の形態と同様の効果を得ることができる。
更に、本実施の形態では、第２の実施の形態と同様の効果を得ることができる。特に、第２の実施の形態において、電流比率を切り替える際に電流検出用ＭＯＳＦＥＴのＯＮ／ＯＦＦ動作による電流積算量の誤差の影響が考えられる場合、本実施の形態を用いることが好ましい。本実施の形態では、電流検出用のＭＯＳＦＥＴ２２、２４、２３、２５が常にＯＮしているので、電流比率を切り替える際にそれら電流検出用ＭＯＳＦＥＴのＯＮ／ＯＦＦ動作がなく、電流積算量の誤差が生じないからである。
（第１の変形例）
本変形例では、本変形例の電池パック１は、図１９の電池パック１と比較すると、電流検出抵抗が制御回路に内包されている点で相違している。以下では、相違点について主に説明する。
図２１は、第４の実施の形態に係る電池保護システムを適用した電池パックの構成の第１の変形例を示すブロック図である。本変形例の電池保護システム３は制御回路４−３ａと電池保護ＦＥＴ回路５ｃとを備えている。ただし、電流検出抵抗１６〜１９はいずれも単独の素子としては実装されていない。電流検出抵抗１６〜１９は、制御回路４−３ａに内包されている。制御回路４−３ａを一つの半導体チップとして設けるとき、電流検出抵抗１６〜１９を内包することで、電流検出抵抗１６〜１９のコストを削減することができる。加えて、電池保護システム３の構成を簡便にすることができ、その製造を容易にすることができる。なお、電池保護システム３を実装した保護基板３ａの一例については、基本的に、第１の実施の形態に係る第１の変形例の電池保護システム３を実装した保護基板３ａの一例（図８）と同じである。（ただし、制御回路４ａと電池保護ＦＥＴ回路５の代わりに制御回路４−３ａと電池保護ＦＥＴ回路５ｃを用いている）。したがって、その説明を省略する。
この場合にも、図１９〜図２０において説明された電池パック１の場合と同様の効果を得ることができる。
（第２の変形例）
本変形例では、本変形例の電池パック１は、図１９の電池パック１と比較すると、電流検出抵抗および電池保護ＦＥＴ回路が制御回路に内包されている点で相違している。以下では、相違点について主に説明する。
図２２は、第４の実施の形態に係る電池保護システムを適用した電池パックの構成の第２の変形例を示すブロック図である。本変形例の電池保護システム３は制御回路４−３ｂを備えている。ただし、電流検出抵抗１６〜１９と電池保護ＦＥＴ回路５ｃとはいずれも単独の素子としては実装されていない。電流検出抵抗１６〜１９および電池保護ＦＥＴ回路５ｃは、制御回路４−３ｂに内包されている。制御回路４−３ｂを一つの半導体チップとして設けるとき、電流検出抵抗１６〜１９および電池保護ＦＥＴ回路５ｃを内包することで、電流検出抵抗１６〜１９および電池保護ＦＥＴ回路５ｃのコストを削減することができる。加えて、電池保護システム３の構成を簡便にすることができ、その製造を容易にすることができる。なお、電池保護システム３を実装した保護基板３ａの一例については、基本的に、第１の実施の形態に係る第２の変形例の電池保護システム３を実装した保護基板３ａの一例（図１０）と同じである。（ただし、制御回路４ｂと電池保護ＦＥＴ回路５の代わりに制御回路４−３ｂと電池保護ＦＥＴ回路５ｃを用いている。）したがって、その説明を省略する。
この場合にも、図１９〜図２０において説明された電池パック１の場合と同様の効果を得ることができる。
上記の実施の形態や実施例の一部または全部は、以下の付記のようにも記載され得るが、以下には限定されない。
（付記１）
充電制御用ＭＯＳＦＥＴと、
前記充電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、前記充電制御用ＭＯＳＦＥＴとセル比の異なる充電電流検出用ＭＯＳＦＥＴと、
前記充電制御用ＭＯＳＦＥＴとドレインを共通にした放電制御用ＭＯＳＦＥＴと、
前記放電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、前記放電制御用ＭＯＳＦＥＴとセル比の異なる放電電流検出用ＭＯＳＦＥＴと、
前記充電電流検出用ＭＯＳＦＥＴに対応して設けられた充電電流検出用抵抗と、
前記放電電流検出用ＭＯＳＦＥＴに対応して設けられた放電電流検出用抵抗と、
前記充電電流検出用抵抗の電圧値に基づくデジタル信号処理により、前記充電制御用ＭＯＳＦＥＴおよび前記充電電流検出用ＭＯＳＦＥＴのゲートに入力する制御信号を生成し、前記放電電流検出用抵抗の電圧値に基づくデジタル信号処理により、前記放電制御用ＭＯＳＦＥＴおよび前記放電電流検出用ＭＯＳＦＥＴのゲートに入力する制御信号を生成する制御回路と
を具備する
電池保護システム。
（付記２）
付記１に記載の電池保護システムにおいて、
前記制御回路は、
前記充電電流検出用ＭＯＳＦＥＴに対応して設けられ、前記充電電流検出用抵抗に接続された充電電流検出用ＡＤＣ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）と、
前記放電電流検出用ＭＯＳＦＥＴに対応して設けられ、前記放電電流検出用抵抗に接続された放電電流検出用ＡＤＣと
を備える
電池保護システム。
（付記３）
付記２に記載の電池保護システムにおいて、
前記制御回路は、
前記充電電流検出用ＡＤＣおよび前記放電電流検出用ＡＤＣに接続された制御部を更に備え、
前記制御部は、前記充電制御用ＭＯＳＦＥＴ、前記充電電流検出用ＭＯＳＦＥＴ、前記放電制御用ＭＯＳＦＥＴおよび前記放電電流検出用ＭＯＳＦＥＴのゲートに接続されている
電池保護システム。
（付記４）
付記１に記載の電池保護システムにおいて、
前記充電制御用ＭＯＳＦＥＴと前記充電電流検出用ＭＯＳＦＥＴと前記放電制御用ＭＯＳＦＥＴと前記放電電流検出用ＭＯＳＦＥＴとが１チップに搭載されている
電池保護システム。
（付記５）
付記４に記載の電池保護システムにおいて、
前記１チップがＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）の構成である
電池保護システム。
（付記６）
付記３に記載の電池保護システムにおいて、
前記制御部と前記充電電流検出用ＡＤＣと前記放電電流検出用ＡＤＣと前記充電電流検出用抵抗と前記放電電流検出用抵抗とが１チップに搭載されている
電池保護システム。
（付記７）
付記３に記載の電池保護システムにおいて、
前記制御部と前記充電電流検出用ＡＤＣと前記放電電流検出用ＡＤＣと前記充電電流検出用抵抗と前記放電電流検出用抵抗と前記充電制御用ＭＯＳＦＥＴと前記充電電流検出用ＭＯＳＦＥＴと前記放電制御用ＭＯＳＦＥＴと前記放電電流検出用ＭＯＳＦＥＴとが１チップに搭載されている
電池保護システム。
（付記８）
付記１に記載の電池保護システムにおいて、
前記充電電流検出用ＭＯＳＦＥＴは、前記充電制御用ＭＯＳＦＥＴとセル比の異なる複数のＭＯＳＦＥＴを備え、
前記放電電流検出用ＭＯＳＦＥＴは、前記放電制御用ＭＯＳＦＥＴとセル比の異なる複数のＭＯＳＦＥＴを備える
電池保護システム。
（付記９）
付記８に記載の電池保護システムにおいて、
前記充電電流検出用抵抗は、前記充電電流検出用ＭＯＳＦＥＴの複数のＭＯＳＦＥＴに対応して設けられ、
前記放電電流検出用抵抗は、前記放電電流検出用ＭＯＳＦＥＴの複数のＭＯＳＦＥＴに対応して設けられている
電池保護システム。
（付記１０）
付記９に記載の電池保護システムにおいて、
前記制御回路は、
前記充電電流検出用ＭＯＳＦＥＴの複数のＭＯＳＦＥＴに対応して設けられ、前記充電電流検出用抵抗に接続された充電電流検出用ＡＤＣ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）と、
前記放電電流検出用ＭＯＳＦＥＴの複数のＭＯＳＦＥＴに対応して設けられ、前記放電電流検出用抵抗に接続された放電電流検出用ＡＤＣと
を更に備え、
前記充電電流検出用抵抗および前記充電電流検出用ＡＤＣの組は１組であり、
前記放電電流検出用抵抗および前記放電電流検出用ＡＤＣの組は１組である
電池保護システム。
（付記１１）
付記８に記載の電池保護システムにおいて、
前記充電電流検出用ＭＯＳＦＥＴは、第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとを含み、
前記第１ＭＯＳＦＥＴは、前記充電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、
前記第２ＭＯＳＦＥＴは、前記充電制御用ＭＯＳＦＥＴとドレインを共通にし、前記第１ＭＯＳＦＥＴとドレインおよびソースを共通にし、
前記放電電流検出用ＭＯＳＦＥＴは、第３ＭＯＳＦＥＴと第４ＭＯＳＦＥＴとを含み、
前記第３ＭＯＳＦＥＴは、前記放電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、
前記第４ＭＯＳＦＥＴは、前記放電制御用ＭＯＳＦＥＴとドレインを共通にし、前記第３ＭＯＳＦＥＴとドレインおよびソースを共通にしている
電池保護システム。
（付記１２）
付記８に記載の電池保護システムにおいて、
前記充電電流検出用ＭＯＳＦＥＴは、第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとを含み、
前記第１ＭＯＳＦＥＴは、前記充電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、
前記第２ＭＯＳＦＥＴは、前記充電制御用ＭＯＳＦＥＴとドレインを共通にし、前記第１ＭＯＳＦＥＴとドレインおよびソースを共通にし、
前記放電電流検出用ＭＯＳＦＥＴは、第３ＭＯＳＦＥＴと第４ＭＯＳＦＥＴとを含み、
前記第３ＭＯＳＦＥＴは、前記放電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、
前記第４ＭＯＳＦＥＴは、前記放電制御用ＭＯＳＦＥＴとドレインを共通にし、前記第３ＭＯＳＦＥＴとドレインおよびソースを共通にしている
電池保護システム。
（付記１３）
付記８に記載の電池保護システムにおいて、
前記充電電流検出用抵抗は、複数の抵抗を備え、
前記放電電流検出用抵抗は、複数の抵抗を備え、
前記充電電流検出用抵抗の複数の抵抗は、前記充電電流検出用ＭＯＳＦＥＴの複数のＭＯＳＦＥＴに対応して設けられ、
前記放電電流検出用抵抗の複数の抵抗は、前記放電電流検出用ＭＯＳＦＥＴの複数のＭＯＳＦＥＴに対応して設けられている
電池保護システム。
（付記１４）
付記１３に記載の電池保護システムにおいて、
前記制御回路は、
前記充電電流検出用ＭＯＳＦＥＴの複数のＭＯＳＦＥＴに対応して設けられ、前記充電電流検出用抵抗の複数の抵抗に接続された複数の充電電流検出用ＡＤＣ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）と、
前記放電電流検出用ＭＯＳＦＥＴの複数のＭＯＳＦＥＴに対応して設けられ、前記放電電流検出用抵抗の複数の抵抗に接続された複数の放電電流検出用ＡＤＣと
を更に備え、
前記充電電流検出用抵抗および前記充電電流検出用ＡＤＣの組は複数組であり、
前記放電電流検出用抵抗および前記放電電流検出用ＡＤＣの組は複数組である
電池保護システム。
（付記１５）
付記８に記載の電池保護システムにおいて、
前記充電電流検出用ＭＯＳＦＥＴは、第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとを含み、
前記第１ＭＯＳＦＥＴは、前記充電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、
前記第２ＭＯＳＦＥＴは、前記充電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、前記第１ＭＯＳＦＥＴとドレインおよびゲートを共通にし、
前記放電電流検出用ＭＯＳＦＥＴは、第３ＭＯＳＦＥＴと第４ＭＯＳＦＥＴとを含み、
前記第３ＭＯＳＦＥＴは、前記放電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、
前記第４ＭＯＳＦＥＴは、前記放電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、前記第３ＭＯＳＦＥＴとドレインおよびソースを共通にしている
電池保護システム。
（付記１６）
第１端子および第２端子に配線で接続された二次電池と、
前記配線の途中に設けられた電池保護システムと
を具備し、
前記電池保護システムは、
前記第１端子にソースを接続された充電制御用ＭＯＳＦＥＴと、
前記充電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、前記充電制御用ＭＯＳＦＥＴとセル比の異なる充電電流検出用ＭＯＳＦＥＴと、
前記二次電池にソースを接続され、前記充電制御用ＭＯＳＦＥＴとドレインを共通にした放電制御用ＭＯＳＦＥＴと、
前記放電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、前記放電制御用ＭＯＳＦＥＴとセル比の異なる放電電流検出用ＭＯＳＦＥＴと、
前記充電電流検出用ＭＯＳＦＥＴに対応して設けられた充電電流検出用抵抗と、
前記放電電流検出用ＭＯＳＦＥＴに対応して設けられた放電電流検出用抵抗と
前記充電電流検出用抵抗の電圧値に基づくデジタル信号処理により、前記充電制御用ＭＯＳＦＥＴおよび前記充電電流検出用ＭＯＳＦＥＴのゲートに入力する制御信号を生成し、前記放電電流検出用抵抗の電圧値に基づくデジタル信号処理により、前記放電制御用ＭＯＳＦＥＴおよび前記放電電流検出用ＭＯＳＦＥＴのゲートに入力する制御信号を生成する制御回路と
を備える
電池パック。
（付記１７）
付記１６に記載の電池パックにおいて、
前記電池保護システムは、前記制御回路が、
前記充電電流検出用ＭＯＳＦＥＴに対応して設けられ、前記充電電流検出用抵抗に接続された充電電流検出用ＡＤＣ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）と、
前記放電電流検出用ＭＯＳＦＥＴに対応して設けられ、前記放電電流検出用抵抗に接続された放電電流検出用ＡＤＣと
を更に備える
電池パック。
（付記１８）
付記１７に記載の電池パックにおいて、
前記電池保護システムは、
前記充電電流検出用ＡＤＣおよび前記放電電流検出用ＡＤＣに接続された制御部を更に備え、
前記制御部は、前記充電制御用ＭＯＳＦＥＴ、前記充電電流検出用ＭＯＳＦＥＴ、前記放電制御用ＭＯＳＦＥＴおよび前記放電電流検出用ＭＯＳＦＥＴのゲートに接続されている
電池パック。
（付記１９）
付記１６に記載の電池パックにおいて、
前記充電電流検出用ＭＯＳＦＥＴは、前記充電制御用ＭＯＳＦＥＴとセル比の異なる複数のＭＯＳＦＥＴを備え、
前記放電電流検出用ＭＯＳＦＥＴは、前記放電制御用ＭＯＳＦＥＴとセル比の異なる複数のＭＯＳＦＥＴを備える
電池パック。
（付記２０）
付記１９に記載の電池パックにおいて、
前記充電電流検出用抵抗は、前記充電電流検出用ＭＯＳＦＥＴの複数のＭＯＳＦＥＴに対応して設けられ、
前記放電電流検出用抵抗は、前記放電電流検出用ＭＯＳＦＥＴの複数のＭＯＳＦＥＴに対応して設けられている
電池パック。
（付記２１）
付記２０に記載の電池パックにおいて、
前記電池保護システムは、前記制御回路が、
前記充電電流検出用ＭＯＳＦＥＴの複数のＭＯＳＦＥＴに対応して設けられ、前記充電電流検出用抵抗に接続された充電電流検出用ＡＤＣ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）と、
前記放電電流検出用ＭＯＳＦＥＴの複数のＭＯＳＦＥＴに対応して設けられ、前記放電電流検出用抵抗に接続された放電電流検出用ＡＤＣと
を更に備え、
前記充電電流検出用抵抗および前記充電電流検出用ＡＤＣの組は１組であり、
前記放電電流検出用抵抗および前記放電電流検出用ＡＤＣの組は１組である
電池パック。
（付記２２）
付記１９に記載の電池パックにおいて、
前記充電電流検出用ＭＯＳＦＥＴは、第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとを含み、
前記第１ＭＯＳＦＥＴは、前記充電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、
前記第２ＭＯＳＦＥＴは、前記充電制御用ＭＯＳＦＥＴとドレインを共通にし、前記第１ＭＯＳＦＥＴとドレインおよびソースを共通にし、
前記放電電流検出用ＭＯＳＦＥＴは、第３ＭＯＳＦＥＴと第４ＭＯＳＦＥＴとを含み、
前記第３ＭＯＳＦＥＴは、前記放電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、
前記第４ＭＯＳＦＥＴは、前記放電制御用ＭＯＳＦＥＴとドレインを共通にし、前記第３ＭＯＳＦＥＴとドレインおよびソースを共通にしている
電池パック。
（付記２３）
付記１９に記載の電池パックにおいて、
前記充電電流検出用ＭＯＳＦＥＴは、第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとを含み、
前記第１ＭＯＳＦＥＴは、前記充電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、
前記第２ＭＯＳＦＥＴは、前記充電制御用ＭＯＳＦＥＴとドレインを共通にし、前記第１ＭＯＳＦＥＴとドレインおよびソースを共通にし、
前記放電電流検出用ＭＯＳＦＥＴは、第３ＭＯＳＦＥＴと第４ＭＯＳＦＥＴとを含み、
前記第３ＭＯＳＦＥＴは、前記放電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、
前記第４ＭＯＳＦＥＴは、前記放電制御用ＭＯＳＦＥＴとドレインを共通にし、前記第３ＭＯＳＦＥＴとドレインおよびソースを共通にしている
電池パック。
（付記２４）
付記１９に記載の電池パックにおいて、
前記充電電流検出用抵抗は、複数の抵抗を備え、
前記放電電流検出用抵抗は、複数の抵抗を備え、
前記充電電流検出用抵抗の複数の抵抗は、前記充電電流検出用ＭＯＳＦＥＴの複数のＭＯＳＦＥＴに対応して設けられ、
前記放電電流検出用抵抗の複数の抵抗は、前記放電電流検出用ＭＯＳＦＥＴの複数のＭＯＳＦＥＴに対応して設けられたている
電池パック。
（付記２５）
付記２４に記載の電池パックにおいて、
前記電池保護システムは、前記制御回路が、
前記充電電流検出用ＭＯＳＦＥＴの複数のＭＯＳＦＥＴに対応して設けられ、前記充電電流検出用抵抗の複数の抵抗に接続された複数の充電電流検出用ＡＤＣ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）と、
前記放電電流検出用ＭＯＳＦＥＴの複数のＭＯＳＦＥＴに対応して設けられ、前記放電電流検出用抵抗の複数の抵抗に接続された複数の放電電流検出用ＡＤＣと
を更に備え、
前記充電電流検出用抵抗および前記充電電流検出用ＡＤＣの組は複数組であり、
前記放電電流検出用抵抗および前記放電電流検出用ＡＤＣの組は複数組である
電池パック。
（付記２６）
付記１９に記載の電池パックにおいて、
前記充電電流検出用ＭＯＳＦＥＴは、第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとを含み、
前記第１ＭＯＳＦＥＴは、前記充電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、
前記第２ＭＯＳＦＥＴは、前記充電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、前記第１ＭＯＳＦＥＴとドレインおよびゲートを共通にし、
前記放電電流検出用ＭＯＳＦＥＴは、第３ＭＯＳＦＥＴと第４ＭＯＳＦＥＴとを含み、
前記第３ＭＯＳＦＥＴは、前記放電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、
前記第４ＭＯＳＦＥＴは、前記放電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、前記第３ＭＯＳＦＥＴとドレインおよびソースを共通にしている
電池パック。
（付記２７）
電池パックを準備するステップと、
前記電池パックは、
第１端子および第２端子に配線で接続された二次電池と、
前記配線の途中に設けられた電池保護システムと
を備え、
前記電池保護システムは、
前記第１端子にソースを接続された充電制御用ＭＯＳＦＥＴと、
前記充電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、前記充電制御用ＭＯＳＦＥＴとセル比の異なる充電電流検出用ＭＯＳＦＥＴと、
前記二次電池にソースを接続され、前記充電制御用ＭＯＳＦＥＴとドレインを共通にした放電制御用ＭＯＳＦＥＴと、
前記放電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、前記放電制御用ＭＯＳＦＥＴとセル比の異なる放電電流検出用ＭＯＳＦＥＴと、
前記充電電流検出用ＭＯＳＦＥＴして設けられた充電電流検出用抵抗と、
前記放電電流検出用ＭＯＳＦＥＴして設けられた放電電流検出用抵抗と
を含み、
前記充電制御用ＭＯＳＦＥＴ、前記充電電流検出用ＭＯＳＦＥＴおよび前記放電制御用ＭＯＳＦＥＴをオンにするステップと、
前記充電電流検出用抵抗の第１電圧を計測するステップと、
前記第１電圧に基づいて、前記二次電池の充電電流を算出するステップと、
前記充電電流に基づいて、前記充電制御用ＭＯＳＦＥＴおよび前記充電電流検出用ＭＯＳＦＥＴのゲートに入力する制御信号を生成するステップと
を具備する
電池パックの動作方法。
（付記２８）
付記２７に記載の電池パックの動作方法において、
前記放電制御用ＭＯＳＦＥＴ、前記放電電流検出用ＭＯＳＦＥＴおよび前記充電制御用ＭＯＳＦＥＴをオンにするステップと、
前記放電電流検出用抵抗の第２電圧を計測するステップと、
前記第２電圧に基づいて、前記二次電池の放電電流を算出するステップと、
前記放電電流に基づいて、前記放電制御用ＭＯＳＦＥＴおよび前記放電電流検出用ＭＯＳＦＥＴのゲートに入力する制御信号を生成するステップと
を更に具備する
電池パックの動作方法。
以上、本発明者によってなされた発明を実施の形態および変形例に基づき具体的に説明したが、本発明は前記実施の形態および変形例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、各実施の形態および変形例の技術は、矛盾の発生しない限り他の実施の形態および変形例に適用可能である。
１ ：電池パック
２ ：電池
３ ：電池保護システム
３ａ：保護基板
４、４ａ、４ｂ、４−１、４−１ａ、４−１ｂ、４−２、４−２ａ、４−２ｂ、４−３ ：制御回路
５、５ａ、５ｂ、５ｃ ：電池保護ＦＥＴ回路
６ ：端子
７ ：端子
８ ：インターフェース入出力
９ ：ＣＰＵ
１１：ＦＥＴ制御部
１２、１３、１４、１５：ＡＤＣ
１６、１７、１８、１９：電流検出抵抗
２０、２１、２２、２３、２４、２５：ＭＯＳＦＥＴ
２６、２７、２８、２９、３０、３１：ゲート制御信号
４０：電池電圧
４３、４３−１、４３−２：電流制御回路
４３ａ：演算増幅器
４３ｂ：ＭＯＦＥＴ
４４、４４−１、４４−２：電流制御回路
４４ａ：演算増幅器
４４ｂ：ＭＯＳＦＥＴ
１０１、１０２、１０７、１０７ａ、１０７ｂ、１０８、１０８ａ、１０８ｂ：ゲート端子
１０３、１０４、１０５、１０５ａ、１０５ｂ、１０６、１０６ａ、１０６ｂ：ソース端子
１１１、１１２、１１９、１１９ａ、１１９ｂ、１２０、１２０ａ、１２０ｂ：ゲート配線
１１３、１１４：等電位リング
１１５，１１６、１１７，１１７ａ、１１７ｂ、１１８、１１８ａ、１１８ｂ：ソース電極
１５０：裏面電極
１５１：Ｎ＋型半導体基板
１５２：Ｎ型エピタキシャル層
１５３：ゲート絶縁膜
１５４：Ｐ層
１５５：ゲート電極
１５６：Ｎ＋層
１５７：層間絶縁層
１５８：コンタクト
１５９：コンタクト
１６５：領域
１６６：領域

Claims (20)

  1. 充電制御用ＭＯＳＦＥＴと、
    前記充電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、前記充電制御用ＭＯＳＦＥＴとセル比の異なる充電電流検出用ＭＯＳＦＥＴと、
    前記充電制御用ＭＯＳＦＥＴとドレインを共通にした放電制御用ＭＯＳＦＥＴと、
    前記放電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、前記放電制御用ＭＯＳＦＥＴとセル比の異なる放電電流検出用ＭＯＳＦＥＴと、
    前記充電電流検出用ＭＯＳＦＥＴに対応して設けられた充電電流検出用抵抗と、
    前記放電電流検出用ＭＯＳＦＥＴに対応して設けられた放電電流検出用抵抗と、
    前記充電電流検出用抵抗の電圧値に基づくデジタル信号処理により、前記充電制御用ＭＯＳＦＥＴおよび前記充電電流検出用ＭＯＳＦＥＴのゲートに入力する制御信号を生成し、前記放電電流検出用抵抗の電圧値に基づくデジタル信号処理により、前記放電制御用ＭＯＳＦＥＴおよび前記放電電流検出用ＭＯＳＦＥＴのゲートに入力する制御信号を生成する制御回路と
    を具備する
    電池保護システム。
  2. 請求項１に記載の電池保護システムにおいて、
    前記制御回路は、
    前記充電電流検出用ＭＯＳＦＥＴに対応して設けられ、前記充電電流検出用抵抗に接続された充電電流検出用ＡＤＣ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）と、
    前記放電電流検出用ＭＯＳＦＥＴに対応して設けられ、前記放電電流検出用抵抗に接続された放電電流検出用ＡＤＣと
    を備える
    電池保護システム。
  3. 請求項２に記載の電池保護システムにおいて、
    前記制御回路は、
    前記充電電流検出用ＡＤＣおよび前記放電電流検出用ＡＤＣに接続された制御部を更に備え、
    前記制御部は、前記充電制御用ＭＯＳＦＥＴ、前記充電電流検出用ＭＯＳＦＥＴ、前記放電制御用ＭＯＳＦＥＴおよび前記放電電流検出用ＭＯＳＦＥＴのゲートに接続されている
    電池保護システム。
  4. 請求項１に記載の電池保護システムにおいて、
    前記充電制御用ＭＯＳＦＥＴと前記充電電流検出用ＭＯＳＦＥＴと前記放電制御用ＭＯＳＦＥＴと前記放電電流検出用ＭＯＳＦＥＴとが１チップに搭載されている
    電池保護システム。
  5. 請求項４に記載の電池保護システムにおいて、
    前記１チップがＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）の構成である
    電池保護システム。
  6. 請求項３に記載の電池保護システムにおいて、
    前記制御部と前記充電電流検出用ＡＤＣと前記放電電流検出用ＡＤＣと前記充電電流検出用抵抗と前記放電電流検出用抵抗とが１チップに搭載されている
    電池保護システム。
  7. 請求項３に記載の電池保護システムにおいて、
    前記制御部と前記充電電流検出用ＡＤＣと前記放電電流検出用ＡＤＣと前記充電電流検出用抵抗と前記放電電流検出用抵抗と前記充電制御用ＭＯＳＦＥＴと前記充電電流検出用ＭＯＳＦＥＴと前記放電制御用ＭＯＳＦＥＴと前記放電電流検出用ＭＯＳＦＥＴとが１チップに搭載されている
    電池保護システム。
  8. 請求項１に記載の電池保護システムにおいて、
    前記充電電流検出用ＭＯＳＦＥＴは、前記充電制御用ＭＯＳＦＥＴとセル比の異なる複数のＭＯＳＦＥＴを備え、
    前記放電電流検出用ＭＯＳＦＥＴは、前記放電制御用ＭＯＳＦＥＴとセル比の異なる複数のＭＯＳＦＥＴを備える
    電池保護システム。
  9. 請求項８に記載の電池保護システムにおいて、
    前記充電電流検出用抵抗は、前記充電電流検出用ＭＯＳＦＥＴの複数のＭＯＳＦＥＴに対応して設けられ、
    前記放電電流検出用抵抗は、前記放電電流検出用ＭＯＳＦＥＴの複数のＭＯＳＦＥＴに対応して設けられている
    電池保護システム。
  10. 請求項９に記載の電池保護システムにおいて、
    前記制御回路は、
    前記充電電流検出用ＭＯＳＦＥＴの複数のＭＯＳＦＥＴに対応して設けられ、前記充電電流検出用抵抗に接続された充電電流検出用ＡＤＣ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）と、
    前記放電電流検出用ＭＯＳＦＥＴの複数のＭＯＳＦＥＴに対応して設けられ、前記放電電流検出用抵抗に接続された放電電流検出用ＡＤＣと
    を更に備え、
    前記充電電流検出用抵抗および前記充電電流検出用ＡＤＣの組は１組であり、
    前記放電電流検出用抵抗および前記放電電流検出用ＡＤＣの組は１組である
    電池保護システム。
  11. 請求項８に記載の電池保護システムにおいて、
    前記充電電流検出用ＭＯＳＦＥＴは、第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとを含み、
    前記第１ＭＯＳＦＥＴは、前記充電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、
    前記第２ＭＯＳＦＥＴは、前記充電制御用ＭＯＳＦＥＴとドレインを共通にし、前記第１ＭＯＳＦＥＴとドレインおよびソースを共通にし、
    前記放電電流検出用ＭＯＳＦＥＴは、第３ＭＯＳＦＥＴと第４ＭＯＳＦＥＴとを含み、
    前記第３ＭＯＳＦＥＴは、前記放電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、
    前記第４ＭＯＳＦＥＴは、前記放電制御用ＭＯＳＦＥＴとドレインを共通にし、前記第３ＭＯＳＦＥＴとドレインおよびソースを共通にしている
    電池保護システム。
  12. 請求項８に記載の電池保護システムにおいて、
    前記充電電流検出用ＭＯＳＦＥＴは、第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとを含み、
    前記第１ＭＯＳＦＥＴは、前記充電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、
    前記第２ＭＯＳＦＥＴは、前記充電制御用ＭＯＳＦＥＴとドレインを共通にし、前記第１ＭＯＳＦＥＴとドレインおよびソースを共通にし、
    前記放電電流検出用ＭＯＳＦＥＴは、第３ＭＯＳＦＥＴと第４ＭＯＳＦＥＴとを含み、
    前記第３ＭＯＳＦＥＴは、前記放電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、
    前記第４ＭＯＳＦＥＴは、前記放電制御用ＭＯＳＦＥＴとドレインを共通にし、前記第３ＭＯＳＦＥＴとドレインおよびソースを共通にしている
    電池保護システム。
  13. 請求項８に記載の電池保護システムにおいて、
    前記充電電流検出用抵抗は、複数の抵抗を備え、
    前記放電電流検出用抵抗は、複数の抵抗を備え、
    前記充電電流検出用抵抗の複数の抵抗は、前記充電電流検出用ＭＯＳＦＥＴの複数のＭＯＳＦＥＴに対応して設けられ、
    前記放電電流検出用抵抗の複数の抵抗は、前記放電電流検出用ＭＯＳＦＥＴの複数のＭＯＳＦＥＴに対応して設けられている
    電池保護システム。
  14. 請求項１３に記載の電池保護システムにおいて、
    前記制御回路は、
    前記充電電流検出用ＭＯＳＦＥＴの複数のＭＯＳＦＥＴに対応して設けられ、前記充電電流検出用抵抗の複数の抵抗に接続された複数の充電電流検出用ＡＤＣ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）と、
    前記放電電流検出用ＭＯＳＦＥＴの複数のＭＯＳＦＥＴに対応して設けられ、前記放電電流検出用抵抗の複数の抵抗に接続された複数の放電電流検出用ＡＤＣと
    を更に備え、
    前記充電電流検出用抵抗および前記充電電流検出用ＡＤＣの組は複数組であり、
    前記放電電流検出用抵抗および前記放電電流検出用ＡＤＣの組は複数組である
    電池保護システム。
  15. 請求項８に記載の電池保護システムにおいて、
    前記充電電流検出用ＭＯＳＦＥＴは、第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとを含み、
    前記第１ＭＯＳＦＥＴは、前記充電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、
    前記第２ＭＯＳＦＥＴは、前記充電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、前記第１ＭＯＳＦＥＴとドレインおよびゲートを共通にし、
    前記放電電流検出用ＭＯＳＦＥＴは、第３ＭＯＳＦＥＴと第４ＭＯＳＦＥＴとを含み、
    前記第３ＭＯＳＦＥＴは、前記放電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、
    前記第４ＭＯＳＦＥＴは、前記放電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、前記第３ＭＯＳＦＥＴとドレインおよびソースを共通にしている
    電池保護システム。
  16. 第１端子および第２端子に配線で接続された二次電池と、
    前記配線の途中に設けられた電池保護システムと
    を具備し、
    前記電池保護システムは、
    前記第１端子にソースを接続された充電制御用ＭＯＳＦＥＴと、
    前記充電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、前記充電制御用ＭＯＳＦＥＴとセル比の異なる充電電流検出用ＭＯＳＦＥＴと、
    前記二次電池にソースを接続され、前記充電制御用ＭＯＳＦＥＴとドレインを共通にした放電制御用ＭＯＳＦＥＴと、
    前記放電制御用ＭＯＳＦＥＴとドレインおよびゲートを共通にし、前記放電制御用ＭＯＳＦＥＴとセル比の異なる放電電流検出用ＭＯＳＦＥＴと、
    前記充電電流検出用ＭＯＳＦＥＴに対応して設けられた充電電流検出用抵抗と、
    前記放電電流検出用ＭＯＳＦＥＴに対応して設けられた放電電流検出用抵抗と、
    前記充電電流検出用抵抗の電圧値に基づくデジタル信号処理により、前記充電制御用ＭＯＳＦＥＴおよび前記充電電流検出用ＭＯＳＦＥＴのゲートに入力する制御信号を生成し、前記放電電流検出用抵抗の電圧値に基づくデジタル信号処理により、前記放電制御用ＭＯＳＦＥＴおよび前記放電電流検出用ＭＯＳＦＥＴのゲートに入力する制御信号を生成する制御回路と
    を備える
    電池パック。
  17. 請求項１６に記載の電池パックにおいて、
    前記電池保護システムは、前記制御回路が、
    前記充電電流検出用ＭＯＳＦＥＴに対応して設けられ、前記充電電流検出用抵抗に接続された充電電流検出用ＡＤＣ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）と、
    前記放電電流検出用ＭＯＳＦＥＴに対応して設けられ、前記放電電流検出用抵抗に接続された放電電流検出用ＡＤＣと
    を更に備える
    電池パック。
  18. 請求項１６に記載の電池パックにおいて、
    前記充電電流検出用ＭＯＳＦＥＴは、前記充電制御用ＭＯＳＦＥＴとセル比の異なる複数のＭＯＳＦＥＴを備え、
    前記放電電流検出用ＭＯＳＦＥＴは、前記放電制御用ＭＯＳＦＥＴとセル比の異なる複数のＭＯＳＦＥＴを備える
    電池パック。
  19. 請求項１８に記載の電池パックにおいて、
    前記充電電流検出用抵抗は、前記充電電流検出用ＭＯＳＦＥＴの複数のＭＯＳＦＥＴに対応して設けられ、
    前記放電電流検出用抵抗は、前記放電電流検出用ＭＯＳＦＥＴの複数のＭＯＳＦＥＴに対応して設けられている
    電池パック。
  20. 請求項１８に記載の電池パックにおいて、
    前記充電電流検出用抵抗は、複数の抵抗を備え、
    前記放電電流検出用抵抗は、複数の抵抗を備え、
    前記充電電流検出用抵抗の複数の抵抗は、前記充電電流検出用ＭＯＳＦＥＴの複数のＭＯＳＦＥＴに対応して設けられ、
    前記放電電流検出用抵抗の複数の抵抗は、前記放電電流検出用ＭＯＳＦＥＴの複数のＭＯＳＦＥＴに対応して設けられている
    電池パック。
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