JP2014090625A - スイッチング電源装置 - Google Patents

Abstract

【課題】負荷急変によって出力された電圧低下信号を１次側で簡単に検出することができ、確実に負荷急変に対して高速応答することができるスイッチング電源装置を提供する。
【解決手段】出力電圧Ｖｏｕｔの低下を検出すると、パルス信号を電圧低下信号として２次巻線Ｓ１に出力する電圧低下検出回路３と、２次巻線Ｓ１から１次巻線Ｐ１に伝達された電圧低下信号を検出するパルス検出回路４と、パルス検出回路４によって電圧低下信号が検出されると、スイッチング素子をターンオンさせるトリガ信号を出力するトリガ回路とを備えている。
【選択図】図１

Description

本発明は、スイッチング動作によって出力電圧制御を行うスイッチング電源装置に関し、特に、出力電圧を１次側の補助巻線電圧で間接的に制御する１次検出（ＰＳＲ; Primary-Side Regulated）方式のスイッチング電源装置に関する。

１次検出方式のスイッチング電源装置では、スイッチング動作を実行していないと出力電圧を１次側の補助巻線電圧で検出することができない。これは、軽負荷や無負荷時の低待機電力を目的とした間欠発振モードにおいて、間欠的にスイッチング動作が行われタイミングでしか出力電圧の変動を検出できないことを意味する。従って、スイッチング動作のオフ期間において、軽負荷や無負荷時からの負荷急変に対して高速応答することができず、電源として大きな欠点となっていた。

そこで、軽負荷や無負荷時からの負荷急変による出力電圧の低下を検出し、出力電圧の低下を知らせる電圧低下信号を２次巻線に出力する回路を設け、２次巻線から補助巻線に伝達された電圧低下信号に基づいて、スイッチング動作を開始させるスイッチング電源装置が提案されている（例えば、特許文献１、２参照）。

ＵＳ８，１２５，７９９Ｂ２ ＵＳ２０１２／０１３４１８２Ａ１

しかしながら、一般的に補助巻線は、２次巻線よりも巻数が少なく、電圧信号として２次巻線に印加された電圧低下信号は、大きく減衰されて補助巻線に伝達されることになる。従って、１次側で電圧低下信号を検出することが難しく、負荷急変によって出力された電圧低下信号の１次側での検出に失敗し、負荷急変に対して高速応答することができない虞があるという問題点があった。

本発明の目的は、上記問題点に鑑みて従来技術の上記問題を解決し、負荷急変によって出力された電圧低下信号を１次側で簡単に検出することができ、確実に負荷急変に対して高速応答することができるスイッチング電源装置を提供することにある。

本発明のスイッチング電源装置は、１次巻線、２次巻線及び補助巻線を有するトランスと、前記１次巻線に直列に接続されたスイッチング素子と、前記スイッチング素子をターンオンさせる信号を出力する発振回路と、前記２次巻線に発生する電圧から出力電圧を生成する出力電圧生成回路と、前記補助巻線に発生する電圧から制御回路用電源電圧を生成する制御回路用電源電圧生成回路と、前記スイッチング素子のオンオフ動作に伴って前記補助巻線に発生する電圧をフィードバック信号として前記スイッチング素子のオン幅を制御するフィードバック制御回路とを備えるスイッチング電源装置であって、前記出力電圧の低下を検出すると、パルス信号を電圧低下信号として前記２次巻線に出力する電圧低下検出回路と、前記２次巻線から前記１次巻線に伝達された前記電圧低下信号を検出する電圧低下信号検出回路と、該電圧低下信号検出回路によって前記電圧低下信号が検出されると、前記スイッチング素子をターンオンさせるトリガ信号を出力するトリガ回路とを具備することを特徴とする。
さらに、本発明のスイッチング電源装置において、前記電圧低下信号検出回路は、前記１次巻線と前記スイッチング素子との接続点にＡＣ結合されているようにしても良い。
さらに、本発明のスイッチング電源装置において、前記発振回路、前記フィードバック制御回路及び前記トリガ回路は、前記スイッチング素子のスイッチング動作を制御する制御回路に内蔵されており、前記電圧低下信号検出回路によって検出された前記電圧低下信号は、前記制御回路用電源電圧の入力端子を介して前記トリガ回路に入力されるようにしても良い。
さらに、本発明のスイッチング電源装置において、前記１次巻線間に接続されたスナバ回路を具備し、前記スナバ回路のコンデンサを用いて、前記１次巻線と前記スイッチング素子との接続点と前記電圧低下信号検出回路とがＡＣ結合されているように構成しても良い。
さらに、本発明のスイッチング電源装置において、前記スイッチング素子、前記発振回路、前記フィードバック制御回路、前記電圧低下信号検出回路及び前記トリガ回路は、前記スイッチング素子のスイッチング動作を制御する制御回路に内蔵されており、前記電圧低下信号検出回路は、前記１次巻線と前記スイッチング素子のドレインとの接続点にＡＣ結合されているように構成しても良い。

本発明によれば、負荷急変によって出力された電圧低下信号を１次巻線の電圧変動として簡単に検出することができ、確実に負荷急変に対して高速応答することができるという効果を奏する。

本発明に係るスイッチング電源装置の第１の実施の形態の回路構成を示す回路構成図である。 図１に示す制御回路の回路構成を示す回路構成図である。 図２の各部の信号波形及び動作波形を示す波形図である。 図１の各部の信号波形及び動作波形を示す波形図である。 本発明に係るスイッチング電源装置の第２の実施の形態の回路構成を示す回路構成図である。 図５に示す制御回路の回路構成を示す回路構成図である。 本発明に係るスイッチング電源装置の第３の実施の形態の回路構成を示す回路構成図である。 本発明に係るスイッチング電源装置の第４の実施の形態の回路構成を示す回路構成図である。 図８に示す制御回路の回路構成を示す回路構成図である。

（第１の実施の形態）
第１の実施の形態のスイッチング電源装置は、図１を参照すると、整流回路ＤＢと、電解コンデンサＣ１、Ｃ２、Ｃ３と、トランスＴと、整流ダイオードＤ１、Ｄ２と、抵抗Ｒ１、Ｒ２と、コンデンサＣ４と、スイッチング素子を内蔵した制御回路１と、スナバ回路２と、電圧低下検出回路３と、パルス検出回路４とを備えている。

ダイオードがブリッジ構成された整流回路ＤＢの交流入力端子ＡＣｉｎ１、ＡＣｉｎ２には交流電源ＡＣが接続され、交流電源ＡＣから入力された交流電圧が全波整流されて整流回路ＤＢから出力される。整流回路ＤＢの整流出力正極端子と整流出力負極端子との間には、電解コンデンサＣ１が接続されている。これにより、交流電源ＡＣを整流回路ＤＢと電解コンデンサＣ１とで整流平滑した直流電源が得られる。

トランスＴは、１次巻線Ｐ１と、２次巻き線Ｓ１と、補助巻線Ｐ２とを備え、１次巻線Ｐ１の極性と、２次巻き線Ｓ１及び補助巻線Ｐ２の極性とは、逆に設定されている。トランスＴの１次巻線Ｐ１は、電解コンデンサＣ１の正極端子と制御回路１（スイッチング素子）のドレイン（Ｄ／ＳＴ）端子との間に接続されている。これにより、整流平滑された直流電源が入力電圧としてトランスＴの１次巻線Ｐ１に印加される。また、制御回路１（スイッチング素子）のソース（Ｓ／ＧＮＤ）端子は、電解コンデンサＣ１の負極端子に接続されている。

制御回路１は、内蔵のスイッチング素子Ｑ１を発振（オンオフ）動作させるスイッチング制御を行うための回路であり、図２を参照すると、スイッチング素子Ｑ１がＤ／ＳＴ端子とＳ／ＧＮＤ端子との間に接続されている。スイッチング素子Ｑ１は、Ｎ型のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）からなり、スイッチング素子Ｑ１のドレインは、制御回路１のＤ／ＳＴ端子を介してトランスＴの１次巻線Ｐ１に接続されていると共に、スイッチング素子Ｑ１のソースは、制御回路１のＳ／ＧＮＤ端子を介して電解コンデンサＣ１の負極端子に接続されている。これにより、交流電源ＡＣを整流回路ＤＢと電解コンデンサＣ１により整流平滑した直流電源（入力電圧）は、トランスＴの１次巻線Ｐ１を介して接続されたスイッチング素子Ｑ１のオンオフ動作により、オフ期間にトランスＴの２次巻線Ｓ１に出力される。トランスＴの２次巻き線Ｓ１の両端子間には、整流ダイオードＤ１を介して電解コンデンサＣ２が接続され、トランスＴの２次巻き線Ｓ１に誘起される交流電圧は、整流ダイオードＤ１と電解コンデンサＣ２とからなる２次整流平滑回路により整流平滑され、正極出力端子ＯＵＴ＋とグランド出力端子ＯＵＴ−との間に接続される図示しない負荷に直流の出力電圧Ｖｏｕｔとして供給される。すなわち、整流ダイオードＤ１及び電解コンデンサＣ２は、２次巻線Ｓ１に発生する電圧から出力電圧Ｖｏｕｔを生成する出力電圧生成回路として機能する。なお、正極出力端子ＯＵＴ＋に接続されているラインが電源ラインとなり、グランド出力端子ＯＵＴ−が接続されたラインがＧＮＤラインとなる。

トランスＴの補助巻線Ｐ２の両端子間には、整流ダイオードＤ２を介して電解コンデンサＣ３が接続され、整流ダイオードＤ２と電解コンデンサＣ３との接続点が制御回路１の制御回路用電源電圧入力（ＶＣＣ）端子に接続されている。これにより、補助巻線Ｐ２に発生した電圧は、整流ダイオードＤ２と電解コンデンサＣ３とで整流平滑された後に、制御回路１のＶＣＣ端子に供給され、制御回路１を駆動する制御回路用電源電圧として用いられる。すなわち、整流ダイオードＤ２及び電解コンデンサＣ３は、補助巻線Ｐ２に発生する電圧から制御回路用電源電圧を生成する制御回路用電源電圧生成回路として機能する。

また、トランスＴの補助巻線Ｐ２の両端子間には、抵抗Ｒ１と抵抗Ｒ２とが直列に接続され、抵抗Ｒ１と抵抗Ｒ２との接続点が制御回路１のフィードバック（ＦＢ）端子に接続されている。これにより、補助巻線Ｐ２に発生する交流電圧を抵抗Ｒ１と抵抗Ｒ２とで分圧した電圧信号が２次電圧検出信号Ｖ_ＦＢとして制御回路１のＦＢ端子に入力される。なお、補助巻線Ｐ２と２次巻き線Ｓ１とは、同じ極性になっており、補助巻線Ｐ２に発生する交流電圧は、２次巻き線Ｓ１に発生する交流電圧と比例したものになる。従って、制御回路１のＦＢ端子に入力される２次電圧検出信号Ｖ_ＦＢは、２次巻き線Ｓ１に発生する交流電圧と比例している。

スナバ回路２は、トランスＴの１次巻線Ｐ１間に接続され、スイッチング素子Ｑ１の遮断時に生じる過渡的な高電圧を吸収する保護回路である。スナバ回路２は、抵抗Ｒ３、Ｒ４と、ダイオードＤ３と、コンデンサＣ５とで構成されている。トランスＴの１次巻線Ｐ１間に、抵抗Ｒ３、Ｒ４と、ダイオードＤ３とが直列に接続されていると共に、抵抗Ｒ３と並列にコンデンサＣ５が接続されている。ダイオードＤ３は、スイッチング素子Ｑ１がターンオフした時にトランスＴの１次巻線Ｐ１に発生する電圧で順方向バイアスされる向きに接続されている。

電圧低下検出回路３は、出力電圧Ｖｏｕｔが予め設定された電圧低下検出用閾電圧Ｖ_ＴＨ以下になると、電圧低下信号Ｖｅを出力する。電圧低下信号Ｖｅは、トランスＴの２次巻線Ｓ１に印加される単発パルスの電圧信号であり、トランスＴの１次側に伝達される。電圧低下検出回路３としては、例えば、出力電圧Ｖｏｕｔと電圧低下検出用閾電圧Ｖ_ＴＨとを比較するコンパレータと、ダイオードＤ１を短絡するライン状に接続され、コンパレータの出力に応じてオンオフされるスイッチ素子とで構成することができる。なお、本実施の形態では、電圧低下信号Ｖｅとして単発パルスの電圧信号を出力するように構成したが、出力するタイミング等やノイズ等の影響を考慮し、複数発のパルス信号を電圧低下信号Ｖｅとして出力するようにしても良い。

パルス検出回路４は、トランスＴの１次巻線Ｐ１に伝達された電圧低下信号Ｖｅを検出するための電圧低下信号検出回路であり、抵抗Ｒ５と、コンデンサＣ６、Ｃ７と、ツェナーダイオードＺＤ１とを備えている。トランスＴの１次巻線Ｐ１と制御回路１のＤ／ＳＴ端子との接続点にコンデンサＣ６の一端が接続されていると共に、コンデンサＣ６の他端がツェナーダイオードＺＤ１のカソードに接続され、ツェナーダイオードＺＤ１のアノードにトランスＴの補助巻線Ｐ２と制御回路１のＳ／ＧＮＤ端子との接続点が接続されている。また、抵抗Ｒ５がツェナーダイオードＺＤ１と並列に接続され、コンデンサＣ６とツェナーダイオードＺＤ１のカソードとの接続点が、コンデンサＣ７を介して制御回路１のトリガ（ＴＲＩＧ）端子に接続されている。これにより、パルス検出回路４は、トランスＴの１次巻線Ｐ１と制御回路１のＤ／ＳＴ端子との接続点と、制御回路１のＴＲＩＧ端子とを接続するＡＣ結合となり、トランスＴの１次巻線Ｐ１に伝達された電圧低下信号Ｖｅの立ち下がりを検出して制御回路１のＴＲＩＧ端子に入力する。

制御回路１は、ＶＣＣ端子の電圧（電解コンデンサＣ３の電圧）を電源電圧として、スイッチング素子Ｑ１のゲート端子に印加するドライブ信号を生成して、スイッチング素子Ｑ１のスイッチング動作を制御するための回路である。制御回路１は、図２を参照すると、スイッチング素子Ｑ１と、起動回路１１と、定電圧回路１２と、発振回路１３と、フリップフロップＦＦ１と、アンド回路ＡＮＤ１と、ドライブ回路１４と、センス用スイッチ素子Ｑｓと、抵抗Ｒ６と、リーデングエッジブランキング（ＬＥＢ）回路１５と、過電流保護（ＯＣＰ）回路１６と、オア回路ＯＲ１と、サンプルホールド（Ｓ／Ｈ）回路１７と、エラーアンプ１８と、基準電圧Ｖｒｅｆと、フィードバック（ＦＢ）制御回路１９と、トリガ回路２０とを備えている。

起動回路１１は、電解コンデンサＣ１の正極端子に接続されているＤ／ＳＴ端子と、電解コンデンサＣ３の正極端子に接続されているＶＣＣ端子との間に接続されている。起動回路１１は、スイッチング制御が開始される前の起動時に動作し、ＶＣＣ端子に接続されている電解コンデンサＣ３に対して定電流を供給する定電流回路である。また、定電圧回路１２は、電解コンデンサＣ３の電圧を制御回路１の各部が動作するための電源電圧にそれぞれ変換して供給する。

発振回路１３は、図３（ａ）に示すように、スイッチング素子Ｑ１をターンオンさせるためのクロック信号を一定周期で発振する。発振回路１３は、通常発振モードと、通常発振モードよりも周期が長い間欠発振モードとのいずれかに設定され、通常発振モードと間欠発振モードとは、ＦＢ制御回路１９からのモード切換信号によって切り換えられる。

発振回路１３から出力されるクロック信号は、フリップフロップＦＦ１のセット端子Ｓへ入力されると共に、アンド回路ＡＮＤ１の一方の反転入力端子に入力される。また、図３（ｂ）に示すフリップフロップＦＦ１の反転出力Ｑ￣は、アンド回路ＡＮＤ１の他方の反転入力端子に入力され、アンド回路ＡＮＤ１の出力は、スイッチング素子Ｑ１を駆動するドライブ（ＤＲＶ）信号を出力するドライブ回路１４に入力される。これにより、クロック信号の立ち下がりで、図３（ｃ）に示すように、スイッチング素子Ｑ１がターンオンされる。

センス用スイッチ素子Ｑｓと抵抗Ｒ６とは、スイッチング素子Ｑ１に流れるドレイン電流を検出するための電流検出回路である。センス用スイッチ素子Ｑｓのドレインは、制御回路１のＤ／ＳＴ端子に接続されていると共に、センス用スイッチ素子Ｑｓのソースは、抵抗Ｒ６を介して制御回路１のＳ／ＧＮＤ端子に接続されている。センス用スイッチ素子Ｑｓは、スイッチング素子Ｑ１と同期してオンオフされ、センス用スイッチ素子Ｑｓのソースと抵抗Ｒ６との接続点に生じる電圧信号がドレイン電流検出信号としてＬＥＢ回路１５に入力される。

ＬＥＢ回路１５は、ドレイン電流検出信号の内、センス用スイッチ素子Ｑｓがターンオン時のサージ電圧が発生する期間を無効化（ブランキング）する回路であり、ドレイン電流検出信号は、ＬＥＢ回路１５を経由してＯＣＰ回路１６及びＦＢ制御回路１９にそれぞれ入力される。

ＯＣＰ回路１６は、ドレイン電流検出信号と、過電流検出しきい電圧Ｖｏｃｐとを比較し、ドレイン電流検出信号、すなわちＳ／ＧＮＤ端子電圧に対する抵抗Ｒ６の電圧降下が過電流検出しきい電圧Ｖｏｃｐに達すると、過電流検出信号を出力する。過電流検出信号は、オア回路ＯＲ１を介してフリップフロップＦＦ１のリセット端子に入力され、図３（ｄ）に示すように、ターンオフ信号が出力され、スイッチング素子Ｑ１がターンオフされる。

Ｓ／Ｈ回路１７は、ＦＢ端子に入力される２次電圧検出信号Ｖ_ＦＢの立ち下がりを検出して、立ち下がり直前の電圧を保持する。サンプルホールド（Ｓ／Ｈ）回路１７によって保持された電圧は、出力電圧Ｖｏｕｔに応じたフィードバック信号となり、エラーアンプ１８の反転入力端子に入力される。なお、Ｓ／Ｈ回路１７によって保持されたフィードバック信号は、次回の２次電圧検出信号Ｖ_ＦＢの立ち下がりの検出による新たなフィードバック信号によって更新される。

エラーアンプ１８の非反転入力端子には、基準電圧Ｖｒｅｆが印加され、エラーアンプ１８は、Ｓ／Ｈ回路１７によって保持されたフィードバック信号と基準電圧Ｖｒｅｆとの差を増幅した信号を誤差増幅信号Ｖ_ＥＡＯとしてＦＢ制御回路１９に出力する。

ＦＢ制御回路１９には、ＬＥＢ回路１５を経由してドレイン電流検出信号が入力されると共に、エラーアンプ１８からの誤差増幅信号Ｖ_ＥＡＯが入力される。また、ＦＢ制御回路１９は、位相補正用のコンデンサＣ４が電解コンデンサＣ１の負極端子との間に接続されているフィードバック位相補正（ＣＯＭＰ）端子に接続されている。そして、ＦＢ制御回路１９は、ドレイン電流検出信号と、位相補正された誤差増幅信号Ｖ_ＥＡＯとを比較して、ドレイン電流検出信号が誤差増幅信号Ｖ_ＥＡＯを上回ると、図３（ｄ）に示すターンオフ信号を出力する。ターンオフ信号は、オア回路ＯＲ１を介してフリップフロップＦＦ１のリセット端子に入力され、図３（ｃ）に示すように、スイッチング素子Ｑ１がターンオフされる。すなわち、ＦＢ制御回路１９は、ドレイン電流検出信号と、位相補正された誤差増幅信号Ｖ_ＥＡＯとに基づいてスイッチング素子Ｑ１のオン幅を制御する回路として機能し、出力電圧Ｖｏｕｔが低く誤差増幅信号Ｖ_ＥＡＯが大きいほどオン幅が長くなるように制御する。

また、ＦＢ制御回路１９は、誤差増幅信号Ｖ_ＥＡＯに基づくモード切換信号を出力して、発振回路１３の発振モードを切り換える。モード切換信号は、誤差増幅信号Ｖ_ＥＡＯが発振モード決定用閾値以上である場合には、Ｌｏｗレベルになって、発振回路１３が通常発振モードに設定され、誤差増幅信号Ｖ_ＥＡＯが発振モード決定用閾値未満である場合には、Ｈｉｇｈレベルになって、発振回路１３が間欠発振モードに設定される。

トリガ回路２０は、パルス検出回路４によってトランスＴの１次巻線Ｐ１に伝達された電圧低下信号Ｖｅの立ち下がりが検出されると、発振回路１３にトリガ信号を出力し、発振回路１３から単発のクロック信号を出力させる。なお、スイッチング素子Ｑ１のターンオン時にも１次巻線Ｐ１の電圧が立ち下り、この電圧の立ち下りがパルス検出回路４によって検出されてトリガ信号がトリガ回路２０に入力される。従って、トリガ回路２０は、アンド回路ＡＮＤ１の出力に基づき、スイッチング素子Ｑ１のターンオン時のトリガ信号を無効化することで、電圧低下信号Ｖｅと、スイッチング素子Ｑ１のターンオンとを選別する。

図４は、図１に示す制御回路１の各部の信号を示すタイミングチャートであり、（ａ）は出力電流Ｉｏ、（ｂ）は出力電圧Ｖｏｕｔ、（ｃ）はスイッチング素子Ｑ１のドレイン−ソース電圧Ｖｄｓ、（ｄ）はＤＲＶ信号Ｄｏｕｔ、（ｅ）は１次巻線Ｐ１に流れる電流Ｉｐ、（ｆ）は２次巻線Ｓ１に流れる電流Ｉｓ、（ｇ）は電圧低下信号Ｖｅ、（ｈ）は１次巻線Ｐ１の電圧Ｖｐ１をそれぞれ示している。

図４（ａ）に示す出力電流Ｉｏがほぼ「０」の軽負荷状態や無負荷状態では、図４（ｂ）に示すように、出力電圧Ｖｏｕｔは、電圧低下検出用閾電圧Ｖ_ＴＨ以上で、且つ定格電圧にほぼ維持される。この場合には、誤差増幅信号Ｖ_ＥＡＯが発振モード決定用閾値未満になるように、抵抗Ｒ１、Ｒ２の分圧比、エラーアンプ１８の増幅率、発振モード決定用閾値等が設定されている。これにより、ＦＢ制御回路１９から発振回路１３にＨｉｇｈレベルのモード切換信号が出力され、発振回路１３が間欠発振モードに設定される。

間欠発振モードにおけるスイッチング素子Ｑ１のオフ期間の時刻ｔ１において、負荷急変があり、図４（ａ）に示すように、出力電流Ｉｏが流れ始めると、１次側からの電力の供給がないため、図４（ｂ）に示すように、出力電圧Ｖｏｕｔが低下していく。

時刻ｔ２で、出力電圧Ｖｏｕｔが予め設定された電圧低下検出用閾電圧Ｖ_ＴＨ以下になると、電圧低下検出回路３は、図４（ｇ）に示すように、電圧低下信号Ｖｅを出力する。電圧低下信号Ｖｅは、トランスＴの２次巻線Ｓ１を経由して、図４（ｈ）に示すように、トランスTの巻線比Ｐ１／Ｓ１倍の電圧となってトランスＴの１次巻線Ｐ１に伝達される。トランスＴの１次巻線Ｐ１に伝達された電圧低下信号Ｖｅは、パルス検出回路４によって、その立ち下がり（時刻ｔ３）が検出され、制御回路１のＴＲＩＧ端子に入力される。なお、トランスＴの１次巻線Ｐ１に伝達された電圧低下信号Ｖｅの立ち下がりには、図４（ｈ）に示すように、１次巻線Ｐ１のインダクタンスとコンデンサＣ６の静電容量による共振現象が起こる。従って、電圧低下信号Ｖｅの立ち下がりは、パルス検出回路４によって、大きな電圧変動として確実に検出することができる。

次に、トリガ回路２０は、パルス検出回路４によってトランスＴの１次巻線Ｐ１に伝達された電圧低下信号Ｖｅの立ち下がりが検出されると、発振回路１３にトリガ信号を出力する。トリガ回路２０からトリガ信号が入力された発振回路１３は、単発のクロック信号を出力する。これにより、単発のクロック信号の立ち下がりでスイッチング素子Ｑ１がターンオンする（時刻ｔ４）。この時点では、前回の時刻ｔ０に検出されたフィードバック信号がＳ／Ｈ回路１７に保持されているため、時刻ｔ０に検出されたフィードバック信号に基づいてスイッチング素子Ｑ１のオン幅が制御される。

次に、Ｓ／Ｈ回路１７は、時刻ｔ５でＦＢ端子に入力される２次電圧検出信号Ｖ_ＦＢの立ち下がりを検出して、新たなフィードバック信号を保持する。この時刻ｔ５で保持されるフィードバック信号は、負荷急変によって出力電圧Ｖｏｕｔが電圧低下検出用閾電圧Ｖ_ＴＨ以下に低下したものになる。これにより、エラーアンプ１８から出力された誤差増幅信号Ｖ_ＥＡＯは、発振モード決定用閾値以上となり、ＦＢ制御回路１９から出力されるモード切換信号がＬｏｗレベルに反転する。モード切換信号がＬｏｗレベルに反転することで、発振回路１３は、通常発振モードに設定され、以降、負荷電流に応じた１次側から２次側に電力が供給される。従って、図４（ｂ）に示すように、電圧低下検出用閾電圧Ｖ_ＴＨ以下に低下した出力電圧Ｖｏｕｔが回復する。なお、本実施の形態のように、トリガ回路２０からの単発のクロック信号によってスイッチング素子Ｑ１がターンオンさせることなく、間欠発振モードにおける次回のスイッチング素子Ｑ１がターンオンまで待つ場合には、１次側から２次側に電力が供給され図４（ｂ）に点線で示すように、出力電圧Ｖｏｕｔが徐々に低下し、許容される電圧精度を下回ってしまう虞がある。

以上説明したように、第１の実施の形態によれば、出力電圧Ｖｏｕｔの低下を検出すると、パルス信号を電圧低下信号Ｖｅとして２次巻線Ｓ１に出力する電圧低下検出回路３と、２次巻線Ｓ１から１次巻線Ｐ１に伝達された電圧低下信号Ｖｅを検出するパルス検出回路４と、パルス検出回路４によって電圧低下信号Ｖｅが検出されると、スイッチング素子Ｑ１をターンオンさせるトリガ信号を出力するトリガ回路２０とを備えている。この構成により、電圧信号として２次巻線に印加された電圧低下信号は、大きく減衰されることなく１次巻線に伝達されるため、負荷急変によって出力された電圧低下信号を１次巻線の電圧変動として簡単に検出することができ、確実に負荷急変に対して高速応答することができるという効果を奏する。

さらに、第１の実施の形態によれば、パルス検出回路４は、１次巻線Ｓ１とスイッチング素子Ｑ１（Ｄ／ＳＴ端子）との接続点にコンデンサＣ６を用いてＡＣ結合されている。この構成により、１次巻線に発生する電圧の極性に左右されることなく、電圧低下信号Ｖｅを検出することができる。

さらに、第１の実施の形態によれば、電圧低下信号Ｖｅの立ち下がりを検出するように構成されている。この構成により、１次巻線Ｐ１のインダクタンスとコンデンサＣ６の静電容量による共振現象によって、大きな電圧変動となる電圧低下信号Ｖｅの立ち下がりを検出することで、さらに確実に負荷急変によって出力された電圧低下信号を検出することができる。

（第２の実施の形態）
第２の実施の形態のスイッチング電源装置は、図５及び図６を参照すると、ＴＲＩＧ端子を備えていない制御回路１ａを用い、パルス検出回路４によって検出された電圧低下信号Ｖｅの立ち下がりが制御回路１ａのＶＣＣ端子に入力され、ＶＣＣ端子からトリガ回路２０に入力されるように構成されている。また、ツェナーダイオードＺＤ２を備え、整流ダイオードＤ２と電解コンデンサＣ３との接続点はツェナーダイオードＺＤ２のアノードに接続されている。さらに、ツェナーダイオードＺＤ２のカソードが制御回路１ａのＶＣＣ端子に接続され、制御回路１ａ内ではＶＣＣ端子がトリガ回路２０に接続されている。これにより、ツェナーダイオードＺＤ２のツェナー電圧分の電圧低下信号Ｖｅがトリガ回路２０に入力されることになる。

以上説明したように、第２の実施の形態によれば、発振回路１３、ＦＢ制御回路１９及びトリガ回路３０は、スイッチング素子Ｑ１のスイッチング動作を制御する制御回路１ａに内蔵されており、パルス検出回路４によって検出された電圧低下信号Ｖｅは、ＶＣＣ端子を介してトリガ回路２０に入力されるように構成されている。この構成により、第１の実施の形態の効果に加え、２次側から伝達された電圧低下信号Ｖｅが入力される新たなＴＲＩＧ端子を制御回路１ａに備える必要がない。従って、制御回路１ａをＩＣ化する場合に、端子数を少なくすることができ、コストを削減することができる。

（第３の実施の形態）
第３の実施の形態のスイッチング電源装置は、図７を参照すると、第１の実施の形態におけるスナバ回路２のコンデンサＣ５と、パルス検出回路４のコンデンサＣ６との機能を、一つのコンデンサＣ８によって実現させるように構成されている。抵抗Ｒ３と抵抗Ｒ４との接続と、ツェナーダイオードＺＤ１のカソードとコンデンサＣ７との接続点とがコンデンサＣ８を介して接続されている。この構成により、コンデンサＣ８が第１の実施の形態におけるスナバ回路２のコンデンサＣ５として機能し、抵抗Ｒ３、Ｒ４と、ダイオードＤ３と、コンデンサＣ８とでスナバ回路２ａが構成される。また、コンデンサＣ８が第１の実施の形態におけるパルス検出回路４のコンデンサＣ６として機能し、抵抗Ｒ５と、コンデンサＣ７、Ｃ８と、ツェナーダイオードＺＤ１とでパルス検出回路４ａが構成される。

以上説明したように、第３の実施の形態によれば、１次巻線Ｓ１間に接続されたスナバ回路２ａを具備し、スナバ回路２ａのコンデンサＣ８を用いて、１次巻線Ｓ１とスイッチング素子Ｑ１（Ｄ／ＳＴ端子）との接続点とパルス検出回路４とがＡＣ結合されている。この構成により、第１の実施の形態の効果に加え、部品点数及びコストの削減を実現することができる。すなわち、第１の実施の形態におけるスナバ回路２のコンデンサＣ５と、パルス検出回路４のコンデンサＣ７とは、比較的大きな静電容量が必要され、コストも高い。従って、このコンデンサＣ５とコンデンサＣ７との機能を一つのコンデンサＣ８によって実現させることで、上述の大きな効果を得ることができる。

（第４の実施の形態）
第４の実施の形態のスイッチング電源装置は、図８及び図９を参照すると、第１の実施の形態におけるパルス検出回路４が、パルス検出回路４ｂとして制御回路１ｂに取り込まれている。パルス検出回路４ｂは、抵抗Ｒ５と、コンデンサＣ７と、ツェナーダイオードＺＤ１と、スイッチ素子Ｑ２とを備えている。スイッチ素子Ｑ２としては、ＦＥＴ等が用いられ、そのドレイン‐ゲート間、ドレイン‐ソース間の浮遊容量によって、第１の実施の形態におけるパルス検出回路４のコンデンサＣ６の機能を実現する。ゲートとソースとが短絡されたスイッチ素子Ｑ２とツェナーダイオードＺＤ１とが、Ｄ／ＳＴ端子とＳ／ＧＮＤ端子との間に接続されている。また、抵抗Ｒ５がツェナーダイオードＺＤ１と並列に接続され、スイッチ素子Ｑ２のソースとツェナーダイオードＺＤ１のカソードとの接続点がコンデンサＣ７を介してトリガ回路２０に接続されている。

以上説明したように、第４の実施の形態によれば、スイッチング素子Ｑ１、発振回路１３、フィードバック制御回路１９、パルス検出回路４ｂ及びトリガ回路２０は、スイッチング素子Ｑ１のスイッチング動作を制御する制御回路１に内蔵されており、パルス検出回路４ｂは、１次巻線Ｓ１とスイッチング素子Ｑ１とを接続するＤ／ＳＴ端子にＡＣ結合されている。この構成により、第１の実施の形態の効果に加え、２次側から伝達された電圧低下信号Ｖｅが入力される新たなＴＲＩＧ端子を制御回路１ａに備える必要がない。従って、制御回路１ｂをＩＣ化する場合に、端子数を少なくすることができ、コストを削減することができる。さらに、パルス検出回路４ｂを制御回路１ａ内に取り込まれているため、ＩＣ化された制御回路１ｂを従来の１次側回路に取り付けるだけで、本発明を実施することが可能になる。

以上、本発明を具体的な実施形態で説明したが、上記実施形態は一例であって、本発明の趣旨を逸脱しない範囲で変更して実施できることは言うまでも無い。

１、１ａ、１ｂ 制御回路
２、２ａ スナバ回路
３ 電圧低下検出回路
４、４ａ、４ｂ パルス検出回路
１１ 起動回路
１２ 定電圧回路
１３ 発振回路
１４ ドライブ回路
１５ リーデングエッジブランキング（ＬＥＢ）回路
１６ 過電流保護（ＯＣＰ）回路
１７ サンプルホールド（Ｓ／Ｈ）回路
１８ エラーアンプ
１９ フィードバック（ＦＢ）制御回路
２０ トリガ回路
ＡＣ 交流電源
ＡＮＤ１ アンド回路
Ｃ１、Ｃ２、Ｃ３ 電解コンデンサ
Ｃ４、Ｃ５、Ｃ６、Ｃ７ コンデンサ
Ｄ１、Ｄ２ 整流ダイオード
Ｄ３ ダイオード
ＤＢ 整流回路
ＦＦ１ フリップフロップ
Ｔ トランス
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６ 抵抗
ＯＲ１ オア回路
Ｑ１ スイッチング素子
Ｑ２ スイッチ素子
Ｑｓ センス用スイッチ素子
Ｖｒｅｆ 基準電圧
ＺＤ１、ＺＤ２ ツェナーダイオード

Claims (5)

1. １次巻線、２次巻線及び補助巻線を有するトランスと、
   前記１次巻線に直列に接続されたスイッチング素子と、
   前記スイッチング素子をターンオンさせる信号を出力する発振回路と、
   前記２次巻線に発生する電圧から出力電圧を生成する出力電圧生成回路と、
   前記補助巻線に発生する電圧から制御回路用電源電圧を生成する制御回路用電源電圧生成回路と、
   前記スイッチング素子のオンオフ動作に伴って前記補助巻線に発生する電圧をフィードバック信号として前記スイッチング素子のオン幅を制御するフィードバック制御回路とを備えるスイッチング電源装置であって、
   前記出力電圧の低下を検出すると、パルス信号を電圧低下信号として前記２次巻線に出力する電圧低下検出回路と、
   前記２次巻線から前記１次巻線に伝達された前記電圧低下信号を検出する電圧低下信号検出回路と、
   該電圧低下信号検出回路によって前記電圧低下信号が検出されると、前記スイッチング素子をターンオンさせるトリガ信号を出力するトリガ回路とを具備することを特徴とするスイッチング電源装置。
2. 前記電圧低下信号検出回路は、前記１次巻線と前記スイッチング素子との接続点にＡＣ結合されていることを特徴とする請求項１記載のスイッチング電源装置。
3. 前記発振回路、前記フィードバック制御回路及び前記トリガ回路は、前記スイッチング素子のスイッチング動作を制御する制御回路に内蔵されており、
   前記電圧低下信号検出回路によって検出された前記電圧低下信号は、前記制御回路用電源電圧の入力端子を介して前記トリガ回路に入力されることを特徴とする請求項１又は２記載のスイッチング電源装置。
4. 前記１次巻線間に接続されたスナバ回路を具備し、
   前記スナバ回路のコンデンサを用いて、前記１次巻線と前記スイッチング素子との接続点と前記電圧低下信号検出回路とがＡＣ結合されていることを特徴とする請求項１乃至３のいずれかに記載のスイッチング電源装置。
5. 前記スイッチング素子、前記発振回路、前記フィードバック制御回路、前記電圧低下信号検出回路及び前記トリガ回路は、前記スイッチング素子のスイッチング動作を制御する制御回路に内蔵されており、
   前記電圧低下信号検出回路は、前記１次巻線と前記スイッチング素子のドレインとの接続点にＡＣ結合されていることを特徴とする請求項１又は２記載のスイッチング電源装置。

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