JP2014075829A

JP2014075829A - 同期処理システム及び半導体集積回路

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Publication number: JP2014075829A
Application number: JP2013252037A
Authority: JP
Inventors: Daisuke Kadota; 大輔門田
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2013-12-05
Filing date: 2013-12-05
Publication date: 2014-04-24
Anticipated expiration: 2029-12-18
Also published as: JP5671601B2

Abstract

【課題】半導体集積回路が処理動作の開始及び停止を効率よく行うことができる同期処理システム及びその半導体集積回路を提供する。
【解決手段】外部からの処理動作開始指令に応答して一定時間幅の同期制御信号を生成すると共に、カウンタが所定値に達すると同期制御信号を生成し、処理動作停止指令に応答して同期制御信号の生成を停止する第１同期制御手段と、クロックパルスに同期してマスターチップ内のカウンタに計数動作を実行させる第１カウンタ制御手段とを備え、スレーブチップの半導体集積回路は、マスターチップから同期制御信号を受信する第２同期制御手段と、その受信された同期制御信号の供給に応答してクロックパルスに同期して計数動作を実行させる第２カウンタ制御手段とを備え、マスターチップ内のカウンタの計数値が所定値に達した時点において同期制御信号の供給があるときにはスレーブチップ内のカウンタの計数値に関係無くスレーブチップ内のカウンタにその計数値を初期値に戻してから計数動作を実行させる。
【選択図】図１

Description

本発明は、複数の半導体集積回路を備え、その半導体集積回路各々の処理動作の同期制御する同期処理システム及びその半導体集積回路に関する。

複数のチップ（半導体集積回路）間の同期制御により液晶表示パネル等の処理対象物の処理を行う同期処理システムが知られている（特許文献１参照）。

特許文献１には、複数の２つのチップのうちの一方をマスターチップとし、他方をスレーブチップとしてそのマスターチップの動作に同期してスレーブチップが動作する表示同期ための同期処理システムが示されている。このシステムではマスターチップはスレーブチップに対して１フレームに相当する周期信号（fsync信号）を供給してチップ間の処理動作の同期がとれるようにしている。

特開２００９−７１３６７号公報

しかしながら、かかる従来のシステムにおいては、各チップが効率よく表示処理等の処理動作を開始して停止することが考慮されておらず、外部信号等からその開始／停止の制御を行う場合、別途端子や制御回路を必要としていた。

そこで、本発明の目的は、半導体集積回路が処理動作の開始及び停止を効率よく行うことができる同期処理システム及びその半導体集積回路を提供することである。

本発明の同期処理システムは、各々がカウンタを内部に有する複数の半導体集積回路を有し、外部手段からの処理動作開始指令に応じて共通のクロックパルスを初期値から所定値まで計数する計数動作を前記複数の半導体集積回路内の前記カウンタに同期して繰り返し実行させ、前記外部手段からの処理動作停止指令に応じて前記カウンタに前記計数動作を停止させる同期処理システムであって、前記複数の半導体集積回路のうちのいずれか１をマスターチップとし、前記マスターチップ以外の半導体集積回路をスレーブチップとし、前記マスターチップは、前記処理動作開始指令に応答して前記クロックパルスに同期して一定時間幅の同期制御信号を生成すると共に、前記マスターチップ内の前記カウンタが前記所定値に達するときの前記クロックパルスに同期して前記同期制御信号を生成し、前記処理動作停止指令に応答して前記同期制御信号の生成を停止する第１同期制御手段と、前記第１同期制御手段からの前記同期制御信号の供給に応答して前記クロックパルスに同期して前記マスターチップ内のカウンタに前記計数動作を実行させる第１カウンタ制御手段と、を備え、前記スレーブチップは、前記マスターチップから前記同期制御信号を受信する第２同期制御手段と、前記第２同期制御手段で受信された前記同期制御信号の供給に応答して前記クロックパルスに同期して前記スレーブチップ内の前記カウンタに前記計数動作を実行させる第２カウンタ制御手段と、を備え、前記第２カウンタ制御手段は、前記マスターチップ内の前記カウンタの計数値が前記所定値に達した時点において前記同期制御信号の供給があるときには前記スレーブチップ内の前記カウンタの計数値に関係無く前記スレーブチップ内の前記カウンタにその計数値を初期値に戻してから前記計数動作を実行させることを特徴としている。

本発明の半導体集積回路は、カウンタと、同期制御手段と、カウンタ制御手段とを備え、前記同期制御手段及び前記カウンタ制御手段各々の制御によって前記カウンタがクロックパルスを初期値から所定値まで計数する計数動作を実行する半導体集積回路であって、前記半導体集積回路をマスターチップ及びスレーブチップのうちのいずれか一方に選択的に設定する設定手段を更に備え、前記設定手段によって前記半導体集積回路が前記マスターチップとして設定されたときには前記同期制御手段は、外部手段からの処理動作開始指令に応答して前記クロックパルスに同期して一定時間幅の同期制御信号を生成すると共に、前記カウンタが前記所定値に達するときの前記クロックパルスに同期して前記同期制御信号を生成し、前記外部手段からの処理動作停止指令に応答して前記同期制御信号の生成を停止し、前記カウンタ制御手段は、前記同期制御手段からの前記同期制御信号の供給に応答して前記クロックパルスに同期して前記カウンタに前記計数動作を実行させ、前記設定手段によって前記半導体集積回路が前記スレーブチップとして設定されたときには前記同期制御手段は、前記マスターチップから前記同期制御信号を受信し、前記カウンタ制御手段は、前記同期制御手段で受信された前記同期制御信号の供給に応答して前記クロックパルスに同期して前記カウンタに前記計数動作を実行させ、前記設定手段によって前記半導体集積回路が前記スレーブチップに設定されたときには前記カウンタ制御手段は、前記カウンタの前記計数動作中に前記同期制御信号の供給があるときには前記カウンタの前記計数動作を中断させて前記カウンタに初期値からの前記計数動作を実行させることを特徴としている。

本発明の同期処理システムによれば、マスターチップとスレーブチップとの間を１つの同期制御信号ラインによって接続するだけで外部からの処理動作開始指令に応じてマスターチップ及びスレーブチップ各々のカウンタの計数動作を同時に開始させ、外部からの処理動作停止指令に応じてマスターチップ及びスレーブチップ各々のカウンタの計数動作を同時に停止させることができ、また、そのカウンタの計数動作を互いに同期させることができる。更に、マスターチップとスレーブチップとの間でカウンタの計数動作に同期ずれが生じてもマスターチップからの同期制御信号に応じてスレーブチップのカウンタの計数値が初期値に強制的に設定された後、計数動作が開始されるので、その同期ずれを補正することができる。よって、各チップが処理動作の開始及び停止を効率よく行うことができる。

本発明の半導体集積回路によれば、マスターチップとして設定された場合にはスレーブチップとの間を１つの同期制御信号ラインによって接続するだけで外部からの処理動作開始指令に応じて自身のカウンタの計数動作とスレーブチップのカウンタの計数動作を同時に開始させ、外部からの処理動作停止指令に応じて自身のカウンタの計数動作とスレーブチップのカウンタの計数動作を同時に停止させることができ、また、そのカウンタの計数動作を互いに同期させることができる。スレーブチップとして設定された場合にはマスターブチップとの間を１つの同期制御信号ラインによって接続するだけでマスターチップからの同期制御信号に応じてマスターチップのカウンタの計数動作と同時に自身のカウンタの計数動作を同時に開始させ、また、マスターチップのカウンタの計数動作と同時に自身のカウンタの計数動作を同時に停止させることができ、また、そのカウンタの計数動作を互いに同期させることができる。更に、スレーブチップのカウンタの計数動作に同期ずれが生じてもマスターチップからの同期制御信号に応じてスレーブチップのカウンタの計数値が初期値に強制的に設定された後、計数動作が開始されるので、その同期ずれを補正することができる。よって、各チップが処理動作の開始及び停止を効率よく行うことができる。

本発明の実施例を示すブロック図である。処理動作開始の動作信号が生成されたときのマスターチップ及びスレーブチップの動作波形を示す図である。処理動作停止の動作信号が生成されたときのマスターチップ及びスレーブチップの動作波形を示す図である。スレーブチップの内部カウンタのアップ計数中に同期ずれを起こした場合にそれを補正するためのマスターチップ及びスレーブチップの動作波形を示す図である。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図１は本発明による同期処理システムを示している。このシステムは、ＣＰＵ１１、データバス１２、チップ１３〜１５を備えている。チップ１３〜１５は３つに限らず複数であれば良い。

ＣＰＵ１１はデータバス１２を介してチップ１３〜１５に対してアクセスを行い、チップ１３〜１５に対して必要な書き込みデータや処理動作開始／停止の動作信号を送信する回路である。

チップ１３〜１５は同一構成のチップであり、例えば、液晶表示パネルのソースドライバを構成する半導体集積回路からなる。チップ１３〜１５はインタフェース１３１，１４１，１５１、同期制御回路１３２，１４２，１５２及びカウンタ制御回路１３３，１４３，１５３を各々備えている。インタフェース１３１，１４１，１５１はＣＰＵ１１からの信号やデータを受信して同期制御回路１３２，１４２，１５２に供給する。カウンタ制御回路１３３，１４３，１５３各々はクロックパルスを計数する内部カウンタ１３４，１４４，１５４を備えている。クロックパルスは外部のクロック発生器（図示せず）から信号として供給されチップ１３〜１５各々内における動作タイミングを司る共通のクロックとなり、その内部カウンタ１３４，１４４，１５４の計数値がチップ１３〜１５内の処理行程（ステップ）を特定する。ステップは例えば、上記のソースドライバの場合には表示パネルのスキャンライン（行ライン）毎のデータをデータライン（列ライン）に印加するアドレシング動作であり、上記の処理動作開始／停止はアドレッシング動作の開始／停止である。また、内部カウンタ１３４，１４４，１５４の計数値は上記のソースドライバの場合にはラインカウンタとして用いられる。

同期制御回路１３２，１４２，１５２はチップ１３〜１５間の同期を制御する回路である。同期制御回路１３２，１４２，１５２にはマスター／スレーブ切り替え信号１３Ａ,１４Ａ,１５Ａが個別に供給され、チップ１３〜１５のうちのいずれか１がマスターチップとなり、その他がスレーブチップとなる。同期制御回路１３２，１４２，１５２間は同期制御信号ライン１６で互いに接続されている。マスター／スレーブ切り替え信号１３Ａ,１４Ａ,１５ＡはＣＰＵ１１から生成されても良いし、他の制御手段から生成されても良い。

同期制御回路１３２，１４２，１５２各々は、マスター／スレーブ切り替え信号１３Ａ,１４Ａ,１５Ａに応じてマスターチップに設定されている時にはＣＰＵ１１からの処理動作開始の動作信号（処理動作開始指令）に応答して一定期間Ｔ１だけＬレベルの同期制御信号を生成する。その生成された同期制御信号はマスターチップのカウンタ制御回路（１３３，１４３，１５３のいずれか１）に供給されると共に、同期制御信号ライン１６を介してスレーブチップの同期制御回路（１３２，１４２，１５２のいずれか２）に供給され、これによりカウンタ制御回路１３３，１４３，１５３の内部カウンタ１３４，１４４，１５４が初期値０から所定値Ｎまでのカウントを開始する。所定値Ｎは１以上の整数であり、上記のステップの最大番号である。また、マスターチップのカウンタ（１３４，１４４，１５４のいずれか１）がＮカウント出力を生成すると、それによりマスターチップの同期制御回路（１３２，１４２，１５２のいずれか１）は、一定期間Ｔ１だけＬレベルの同期制御信号を再度生成する。同期制御信号はマスターチップのカウンタ制御回路（１３３，１４３，１５３のいずれか１）に供給されると共に同期制御信号ライン１６を介してスレーブチップの同期制御回路に供給され、これによりカウンタ制御回路１３３，１４３，１５３のカウンタ１３５，１４５，１５５が再度、初期値０から所定値Ｎまで計数する。Ｌレベルの同期制御信号の周期は上記のソースドライバの場合には映像信号の１フレームに相当する期間である。

同期制御回路１３２，１４２，１５２各々は、マスター／スレーブ切り替え信号１３Ａ,１４Ａ,１５Ａに応じてマスターチップに設定されている時にはＣＰＵ１１からの処理動作停止の動作信号（処理動作停止指令）に応答して上記のＬレベルの同期制御信号の生成を停止する。これによりカウンタ制御回路１３３，１４３，１５３各々のカウンタ１３４，１４４，１５４はＮカウントした後、初期値０に戻って計数動作を停止する。

また、同期制御回路１３２，１４２，１５２各々は、マスター／スレーブ切り替え信号１３Ａ,１４Ａ,１５Ａに応じてスレーブチップに設定されている時にはＬレベルの同期制御信号に応答してカウンタ制御回路１３３，１４３，１５３のカウンタ１３４，１４４，１５４に初期値０からＮカウントさせる。

なお、ＣＰＵ１１が外部手段に相当し、各チップ１３，１４，１５のインタフェース１３１，１４１，１５１及び同期制御回路１３２，１４２，１５２が同期制御手段に相当し、カウンタ制御回路１３３，１４３，１５３がカウンタ制御手段に相当する。また、同期制御回路１３２，１４２，１５２にマスターチップ及びスレーブチップのうちのいずれか一方に選択的に設定する設定手段は備えられている。

次に、かかる構成の同期処理システムにおいて、マスター／スレーブ切り替え信号１３Ａに応じてチップ１３がマスターチップに設定され、マスター／スレーブ切り替え信号１４Ａに応じてチップ１４がスレーブチップに設定され、マスター／スレーブ切り替え信号１５Ａに応じてチップ１５がスレーブチップに設定された場合の同期処理について図２〜図４を参照して説明する。

図２はＣＰＵ１１が処理動作開始の動作信号を生成したときのマスターチップ１３及びスレーブチップ１４，１５の動作波形を示している。チップ１３，１４，１５のカウンタ制御回路１３３，１４３，１５３には共通のクロックパルスが供給される。

図２に示すように、時点ｔ１で処理動作開始の動作信号がＨレベルでマスターチップ１３に供給されると、マスターチップ１３の同期制御回路１３２はその直後のクロックパルスの立ち上がりタイミングｔ２で処理動作開始の動作信号を読み取り、直ちに一定期間Ｔ１だけＬレベルの同期制御信号を生成する。一定期間Ｔ１は例えば、クロックパルスの周期に等しい長さである。同期制御信号はカウンタ制御回路１３３に供給されると共に同期制御信号ライン１６を介してスレーブチップ１４，１５に供給される。

マスターチップ１３では、同期制御回路１３２からの同期制御信号に対してカウンタ制御回路１３３は次のクロックパルスの立ち上がりタイミングｔ３で応答してその内部のカウンタ１３４の計数値を初期値０にリセットさせる。

スレーブチップ１４，１５では、図２に示すように同期制御回路１３２からの同期制御信号が同期制御信号ライン１６を介して同期制御回路１４２，１５２各々に供給される。同期制御回路１４２，１５２各々はこの同期制御信号を受信してカウンタ制御回路１４３，１５３に供給する。カウンタ制御回路１４３，１５３はクロックパルスの立ち上がりタイミングｔ３でＬレベルの同期制御信号に応答してその内部カウンタ１４４，１５４の計数値を初期値０にリセットさせる。

よって、それ以降、カウンタ制御回路１３３，１４３，１５３の内部カウンタ１３４，１４４，１５４がクロックパルスの立ち上がり毎にアップ計数することになる。

マスターチップ１３においては、カウンタ制御回路１３３の内部カウンタ１３４の計数値が所定値Ｎに達した時点ｔ４で同期制御回路１３２は一定期間Ｔ１だけＬレベルの同期制御信号を生成する。同期制御信号はカウンタ制御回路１３３に供給されると共に同期制御信号ライン１６を介してスレーブチップ１４，１５に供給される。

また、マスターチップ１３においては、同期制御回路１３２からのＬレベルの同期制御信号に対してカウンタ制御回路１３３は次のクロックパルスの立ち上がりタイミングｔ５で応答してその内部のカウンタ１３４の計数値を初期値０にリセットさせる。同様に、スレーブチップ１４，１５では、同期制御回路１３２からの同期制御信号が同期制御信号ライン１６を介して同期制御回路１４２，１５２に供給される。同期制御回路１４２，１５２各々はこの同期制御信号を受信してカウンタ制御回路１４３，１５３に供給する。カウンタ制御回路１４３，１５３はクロックパルスの立ち上がりタイミングｔ５で同期制御信号に応答してその内部カウンタ１４４，１５４の計数値を初期値０にリセットさせる。

よって、カウンタ制御回路１３３，１４３，１５３の内部カウンタ１３４，１４４，１５４は再度クロックパルスの立ち上がり毎にアップ計数することになるので、チップ１３，１４，１５各々において処理動作が継続される。

なお、処理動作ではチップ１３，１４，１５各々において、ＣＰＵ１１からデータバス１２を介して受信されたデータがカウンタ１３４，１４４，１５４の計数値に応じて処理される。

図３は各カウンタ制御回路１３３，１４３，１５３の内部カウンタ１３４，１４４，１５４のアップ計数中にＣＰＵ１１が処理動作停止の動作信号を生成したときのマスターチップ及びスレーブチップの動作波形を示している。

図３に示すように、例えば、時点ｔ１１で処理動作停止の動作信号がＬレベルでマスターチップ１３に供給されると、マスターチップ１３の同期制御回路１３２はカウンタ制御回路１３３の内部カウンタ１３４の計数値が所定値Ｎに達する時点ｔ１２で処理動作停止の動作信号を読み取る。処理動作停止の動作信号に応じて同期制御回路１３２はＬレベルの同期制御信号を生成しない。この結果、図３に示すように、マスターチップ１３及びスレーブチップ１４，１５のカウンタ制御回路１３３，１４３，１５３各々の内部カウンタ１３４，１４４，１５４の計数値が所定値Ｎを終了する時点であるクロックパルスの立ち上がりタイミングｔ１３で内部カウンタ１３４，１４４，１５４の計数値が初期値０に戻り、その後のクロックパルスの立ち上がりで内部カウンタ１３４，１４４，１５４がアップ動作しなくなる。よって、計数動作が停止するのでチップ１３，１４，１５各々において処理動作が停止される。

図４はスレーブチップ１４，１５の各カウンタ制御回路１４３，１５３の内部カウンタ１４４，１５４のアップ計数中に同期ずれを起こした場合にそれを補正するためのマスターチップ及びスレーブチップの動作波形を示している。

図４の例では、マスターチップ１３の内部カウンタ１３４の計数値がＮ−２の時点においてスレーブチップ１４の内部カウンタ１４４の計数値はＮとなり＋２だけずれ、スレーブチップ１５の内部カウンタ１５４の計数値はＮ−４となり−２だけずれている。

図４に示すように、スレーブチップ１４においてはカウンタ制御回路１４３の内部カウンタ１４４の計数値が所定値Ｎを終了する時点であるクロックパルスの立ち上がりタイミングｔ２１で、内部カウンタ１４４の計数値が０に戻って計数動作が一旦終了する。

マスターチップ１３においては、カウンタ制御回路１３３の内部カウンタ１３４の計数値が所定値Ｎに達した時点ｔ２２で同期制御回路１３２は一定期間Ｔ１だけＬレベルの同期制御信号を生成する。同期制御信号はカウンタ制御回路１３３に供給されると共に同期制御信号ライン１６を介してスレーブチップ１４，１５に供給される。

マスターチップ１３においては、図２の場合と同様に同期制御回路１３２からのＬレベルの同期制御信号に対してカウンタ制御回路１３３の内部カウンタ１３４の計数値は次のクロックパルスの立ち上がりタイミングｔ２３で応答して初期値０にリセットされ、処理動作が継続される。

スレーブチップ１４，１５においては、同期制御回路１３２からの同期制御信号が同期制御回路１４２，１５２を介してカウンタ制御回路１４３，１５３に供給される。カウンタ制御回路１４３，１５３はクロックパルスの立ち上がりタイミングｔ２３で同期制御信号に応答してその内部カウンタ１４４，１５４の計数値を初期値０にリセットさせる。

スレーブチップ１４においては、内部カウンタ１４４の計数値は既に初期値０にあるので、内部カウンタ１４４がクロックパルスに応答するようにされて処理動作が正常に実行されることになる。

スレーブチップ１５においては内部カウンタ１５４の計数値が所定値Ｎに達する前に強制的に初期値０にリセットされることにより処理動作が一旦中断された後、正常に実行されることになる。

よって、チップ１３，１４，１５のカウンタ制御回路１３３，１４３，１５３の内部カウンタ１３４，１４４，１５４はその後、図４に示すように、クロックパルスの立ち上がり毎に計数値を一致させてアップ計数することになるので、スレーブチップ１４，１５の同期ずれが補正される。

なお、上記した実施例においては、カウンタ１３４，１４４，１５４がカウンタ制御回路１３３，１４３，１５３内部に設けられているが、各チップ１３，１４，１５内でカウンタ制御回路１３３，１４３，１５３外部に設けられていても良い。

また、上記した実施例においては、マスターチップ及びスレーブチップの設定が外部からのマスター／スレーブ切り替え信号に応じて行われるが、チップ１３〜１５のうちのいずれか１が予めマスターチップに、それ以外がスレーブチップにチップ内のレジスタ設定で行われても良い。更に、複数のチップを上記した実施例のように同一構成とすることにより、いずれのチップでもマスターチップ又はスレーブチップに設定することができ、汎用性が向上するという利点があります。

また、上記した実施例においては、マスターチップには処理動作開始／停止の動作信号がインタフェースを介して同期制御回路に供給されるが、インタフェースを介すことなく同期制御回路に直接供給される構成でも良い。

本発明は、各々がカウンタを内部に有し、そのカウンタの計数動作を同時に開始させて、その計数動作を繰り返し実行させ、同時に停止させる複数のチップを備えた装置に適用することができる。

１１ＣＰＵ
１２データバス
１３〜１５チップ
１３１，１４１，１５１インタフェース
１３２，１４２，１５２同期制御回路
１３３，１４３，１５３カウンタ制御回路
１３４，１４４，１５４カウンタ

Claims

各々がカウンタを内部に有する複数の半導体集積回路を有し、外部手段からの処理動作開始指令に応じて共通のクロックパルスを初期値から所定値まで計数する計数動作を前記複数の半導体集積回路内の前記カウンタに同期して繰り返し実行させ、前記外部手段からの処理動作停止指令に応じて前記カウンタに前記計数動作を停止させる同期処理システムであって、
前記複数の半導体集積回路のうちのいずれか１をマスターチップとし、前記マスターチップ以外の半導体集積回路をスレーブチップとし、
前記マスターチップは、前記処理動作開始指令に応答して前記クロックパルスに同期して一定時間幅の同期制御信号を生成すると共に、前記マスターチップ内の前記カウンタが前記所定値に達するときの前記クロックパルスに同期して前記同期制御信号を生成し、前記処理動作停止指令に応答して前記同期制御信号の生成を停止する第１同期制御手段と、
前記第１同期制御手段からの前記同期制御信号の供給に応答して前記クロックパルスに同期して前記マスターチップ内のカウンタに前記計数動作を実行させる第１カウンタ制御手段と、を備え、
前記スレーブチップは、前記マスターチップから前記同期制御信号を受信する第２同期制御手段と、
前記第２同期制御手段で受信された前記同期制御信号の供給に応答して前記クロックパルスに同期して前記スレーブチップ内の前記カウンタに前記計数動作を実行させる第２カウンタ制御手段と、を備え、
前記第２カウンタ制御手段は、前記マスターチップ内の前記カウンタの計数値が前記所定値に達した時点において前記同期制御信号の供給があるときには前記スレーブチップ内の前記カウンタの計数値に関係無く前記スレーブチップ内の前記カウンタにその計数値を初期値に戻してから前記計数動作を実行させることを特徴とする同期処理システム。
前記スレーブチップ内の前記カウンタの計数値が前記マスターチップ内の前記カウンタの計数値よりも先に前記所定値に達した場合には、前記第２カウンタ制御手段は前記スレーブチップ内の前記カウンタの計数値を前記初期値に戻し、前記マスターチップ内のカウンタの計数値が前記所定値に達するまで前記初期値を維持することを特徴とする請求項１記載の同期処理システム。
前記第２カウンタ制御手段は、前記スレーブチップ内の前記カウンタの計数値が前記所定値に達した時点において前記同期制御信号の供給がないときには前記スレーブチップ内の前記カウンタの計数値を前記初期値に戻し、前記スレーブチップ内の前記カウンタに前記計数動作を停止させることを特徴とする請求項２記載の同期処理システム。
前記第２カウンタ制御手段は、前記スレーブチップ内の前記カウンタの前記計数動作中に前記同期制御信号の供給があるときには前記スレーブチップ内の前記カウンタの前記計数動作を中断させて前記スレーブチップ内の前記カウンタに前記初期値からの前記計数動作を実行させることを特徴とする請求項１記載の同期処理システム。
前記複数の半導体集積回路の構成は同一であって、外部からのマスター／スレーブ切り替え信号に応じて前記複数の半導体集積回路のうちのいずれか１が選択的に前記マスターチップとされ、前記マスターチップ以外の半導体集積回路が前記スレーブチップとされることを特徴とする請求項１記載の同期処理システム。
前記一定時間幅は前記クロックパルスの周期に等しいことを特徴とする請求項１記載の同期処理システム。
カウンタと、同期制御手段と、カウンタ制御手段とを備え、前記同期制御手段及び前記カウンタ制御手段各々の制御によって前記カウンタがクロックパルスを初期値から所定値まで計数する計数動作を実行する半導体集積回路であって、
前記半導体集積回路をマスターチップ及びスレーブチップのうちのいずれか一方に選択的に設定する設定手段を更に備え、
前記設定手段によって前記半導体集積回路が前記マスターチップとして設定されたときには前記同期制御手段は、外部手段からの処理動作開始指令に応答して前記クロックパルスに同期して一定時間幅の同期制御信号を生成すると共に、前記カウンタが前記所定値に達するときの前記クロックパルスに同期して前記同期制御信号を生成し、前記外部手段からの処理動作停止指令に応答して前記同期制御信号の生成を停止し、
前記カウンタ制御手段は、前記同期制御手段からの前記同期制御信号の供給に応答して前記クロックパルスに同期して前記カウンタに前記計数動作を実行させ、
前記設定手段によって前記半導体集積回路が前記スレーブチップとして設定されたときには前記同期制御手段は、前記マスターチップから前記同期制御信号を受信し、
前記カウンタ制御手段は、前記同期制御手段で受信された前記同期制御信号の供給に応答して前記クロックパルスに同期して前記カウンタに前記計数動作を実行させ、
前記設定手段によって前記半導体集積回路が前記スレーブチップに設定されたときには前記カウンタ制御手段は、前記カウンタの前記計数動作中に前記同期制御信号の供給があるときには前記カウンタの前記計数動作を中断させて前記カウンタに初期値からの前記計数動作を実行させることを特徴とする半導体集積回路。
前記設定手段によって前記半導体集積回路が前記スレーブチップに設定されたときには前記カウンタ制御手段は、前記カウンタの計数値が前記所定値に達した時点において前記同期制御信号の供給がないときには前記カウンタの計数値を前記初期値に戻し、前記カウンタに前記計数動作を停止させることを特徴とする請求項７記載の半導体集積回路。
前記一定時間幅は前記クロックパルスの周期に等しいことを特徴とする請求項７記載の半導体集積回路。