JP2010020389A - 半導体装置、半導体システム、および、同期化方法 - Google Patents

Abstract

【課題】複数の半導体装置を有する半導体システムにおいて、いずれかの半導体装置に負荷がかかることなく、各半導体装置において十分な精度の同期を取ることが可能な半導体装置を提供する。
【解決手段】複数の半導体装置が通信バスを介して相互に接続される半導体システムにおける半導体装置が、タイマ値をカウントするタイマ部と、複数の半導体装置がそれぞれ接続されているリセット信号線を介してリセット信号が入力されたことに応じて、タイマ部がカウントしているタイマ値をリセットするタイマ設定部と、を有している。
【選択図】図２

Description

本発明は、複数の半導体装置が通信バスを介して相互に接続されて用いられる半導体システムに関し、特に、半導体装置がそれぞれ有するタイマ回路を同期化させる技術に関する。

従来、複数の半導体装置を有する半導体システムにおいて、いずれかの半導体装置であるバスマスタが、半導体システムが有する複数の半導体装置間の同期をとるために、通信バスを介して各半導体装置の記憶部にアクセスすることで、複数の半導体装置間の同期が行われていた。このような従来技術として、特許文献１が知られている。
特開２００１−１６０００１号公報

しかしながら、特許文献１に示す技術にあっては、いずれかの半導体装置であるバスマスタが、通信バスを介して半導体装置間で同期をさせるための処理である同期処理を実行する必要があるため、このバスマスタに負荷がかかるという問題があった。また、バスマスタは、複数の半導体装置間での汎用的な通信に用いられている通信バスを介して同期処理を実行するため、通信バスでの通信における遅延の問題もあり、十分な精度の同期ができないという問題があった。

本発明は、このような事情に鑑みてなされたもので、その目的は、複数の半導体装置を有する半導体システムにおいて、いずれかの半導体装置に負荷がかかることなく、各半導体装置において十分な精度の同期を取ることが可能な半導体装置、半導体システム、および、同期化方法を提供することにある。

この発明は上述した課題を解決するためになされたもので、請求項１に記載の発明は、複数の半導体装置が通信バスを介して相互に接続される半導体システムにおける半導体装置であって、タイマ値をカウントするタイマ部と、前記複数の半導体装置がそれぞれ接続されているリセット信号線を介してリセット信号が入力されたことに応じて、前記タイマ部がカウントしているタイマ値をリセットするタイマ設定部と、を有していることを特徴とする半導体装置である。

請求項２に記載の発明は、前記タイマ部が、前記複数の半導体装置に対して共通に入力されている基準クロックに基いてタイマ値をカウントする、ことを特徴とする請求項１に記載の半導体装置である。

請求項３に記載の発明は、前記半導体装置が、前記リセット信号線を介して前記リセット信号を前記複数の半導体装置に出力するリセット信号出力部、を有していることを特徴とする請求項１または請求項２に記載の半導体装置である。

請求項４に記載の発明は、前記半導体装置が、前記タイマ部に設定されるタイマ値が設定タイマ値として予め記憶されている設定タイマ値記憶部、を有しており、前記タイマ設定部が、前記リセット信号線を介してリセット信号を受信したことに応じて、前記設定タイマ値記憶部に記憶されている設定タイマ値を、前記タイマ部がカウントしているタイマ値に設定する、ことを特徴とする請求項１から請求項３のいずれかに記載の半導体装置である。

請求項５に記載の発明は、複数の半導体装置が通信バスを介して相互に接続されている半導体システムであって、前記複数の半導体装置はリセット信号線により相互に接続されているタイマ回路をそれぞれ有しており、前記タイマ回路は、タイマ値をカウントするタイマ部と、前記リセット信号線からリセット信号を受信したことに応じて、自半導体装置が有するタイマ部がカウントしているタイマ値をリセットするタイマ設定部と、を有していることを特徴とする半導体システムである。

請求項６に記載の発明は、複数の半導体装置が通信バスを介して相互に接続されて用いられる半導体装置において用いられる同期化方法であって、前記複数の半導体装置がそれぞれ接続されているリセット信号線を介してリセット信号が入力されたことに応じて、タイマ部がカウントしているタイマ値をリセットする、ことを特徴とする同期化方法である。

この発明によれば、タイマ設定部が、複数の半導体装置がそれぞれ接続されているリセット信号線を介してリセット信号が入力されたことに応じて、タイマ部がカウントしているタイマ値をリセットすることにより、いずれかの半導体装置に負荷がかかることなく、各半導体装置において十分な精度の同期を取ることが可能となる効果を奏する。

以下、図面を参照して、本発明の実施形態について説明する。図１は、この発明の一実施形態による半導体装置が用いられる一例としての半導体システムの構成を示す概略ブロック図である。なお、ここでは、半導体システムおよび半導体装置の構成において、本実施形態に関する構成のみについて説明する。

＜半導体システムおよび半導体装置１の構成＞
この半導体システムは、複数の半導体装置１Ａ、１Ｂ、・・・と、基準クロック生成回路２とを有している。基準クロック生成回路２は、基準クロックを生成し、生成した基準クロックを複数の半導体装置１Ａ、１Ｂ、・・・それぞれに、クロック供給線３を介して出力する。

複数の半導体装置１Ａ、１Ｂ、・・・は、それぞれ、通信バス４とリセット信号線５とを介して、相互に、電気的に接続されている。この通信バス４は、半導体装置間で、汎用的なデータを送受信するために用いられる通信用のバス線である。また、リセット信号線５は、後述するように、各半導体装置が有するタイマ回路の同期をとるために用いられリセット信号を、半導体装置間で送受信するために用いられる信号線である。

ここで、各半導体装置が有するタイマ回路の同期をとるとは、各半導体装置が有するタイマ回路がカウントしているタイマ値を、各半導体装置で、同じ値とすることである。なお、このリセット信号は、たとえば、電位がＨｉｇｈレベルまたはＬｏｗレベルとなるパルス信号である。

複数の半導体装置１Ａ、１Ｂ、・・・は、それぞれ同様の構成を有しているため、以降においては、複数の半導体装置１Ａ、１Ｂ、・・・のうちのいずれか１つの半導体装置である半導体装置１の構成について説明する。

半導体装置１は、ＰＬＬ（Phase-locked loop）回路１１、制御回路１２、通信回路１３、タイマ回路１４、および、スケジューラ回路１５を有している。この制御回路１２、通信回路１３、タイマ回路１４、および、スケジューラ回路１５は、内部バス１８により、相互に接続されている。

ＰＬＬ回路１１には、基準クロック生成回路２が生成した基準クロックがクロック供給線３を介して入力されている。このＰＬＬ回路１１は、たとえば、位相同期回路であり、入力された基準クロックに対して、ＰＬＬ（Phase-locked loop）により、基準クロックに同期した内部基準クロックを生成する。このＰＬＬ回路１１が生成した内部基準クロックは、内部クロックバス１９を介して、制御回路１２、通信回路１３、タイマ回路１４、および、スケジューラ回路１５にそれぞれ供給されている。

なお、ＰＬＬ回路１１は、基準クロックに同期した内部基準クロックを生成する場合に、基準クロックを、予め定められている倍率により、倍周または分周して内部基準クロックを生成してもよいし、基準クロックと同じ倍率の内部基準クロックを生成してもよい。

制御回路１２は、たとえば、ＣＰＵ（Central Processing Unit）またはＤＳＰ（Digital Signal Processor）であり、ＰＬＬ回路１１から供給された内部基準クロックに同期して動作する。この制御回路１２は、通信回路１３を制御することにより、通信バス４を介して他の半導体装置１との間でデータを送受信する。これにより、半導体システムにおいて、半導体装置１は、他半導体装置１との間でデータを送受信して、他半導体装置１と共同または連携して、データの処理を実行することが可能である。

また、制御回路１２は、スケジューラ回路１５およびタイマ回路１４を制御する。たとえば、制御回路１２は、タイマ回路１４がカウントしているタイマ値を、内部バス１８を介して変更する。また、スケジューラ回路１５に、スケジュールを、内部バス１８を介して設定する。

通信回路１３は、たとえば、UART（Universal Asynchronous Receiver Transmitter）である。通信回路１３は、通信バス４に電気的に接続されている。通信回路１３は、この通信バス４を介して、他半導体装置１が有する通信回路１３と、データを送受信する。

タイマ回路１４は、ＰＬＬ回路１１から供給された内部基準クロックに基いて、タイマ値をカウントする。このタイマ回路１４は、カウントしたタイマ値を、内部バス１８を介して、制御回路１２およびスケジューラ回路１５に出力する。

また、タイマ回路１４は、リセット信号線５と電気的に接続されている。すなわち、タイマ回路１４は、リセット信号線５を介して、他半導体装置１が有するタイマ回路１４と接続されている。また、タイマ回路１４は、リセット信号線５を介して、リセット信号を出力する。

なお、自半導体装置１が有するタイマ回路１４と、他半導体装置１が有するタイマ回路１４とは、それぞれ、リセット信号線５を介して接続されているため、自半導体装置１のタイマ回路１４が出力したリセット信号は、他半導体装置１が有するタイマ回路１４に入力される。また、タイマ回路１４はリセット信号線５とループバック接続されているため、自半導体装置１のタイマ回路１４が出力したリセット信号は、ループバックされて、自半導体装置１のタイマ回路１４にも入力される。

タイマ回路１４は、自タイマ回路１４にリセット信号が入力されたことに応じて、自タイマ回路１４がカウントしているタイマ値を、予め定められているタイマ値に設定してリセットする。

スケジューラ回路１５は、タイマ回路１４から入力されたタイマ値に基づいて、予め設定されているスケジュールを実行する。たとえば、スケジューラ回路１５には、処理内容を示す処理情報とタイマ値とが関連付けてスケジュール情報として内部のスケジュール記憶部に記憶されている。そして、入力されたタイマ値と、スケジュール記憶部に記憶されているスケジュール情報のタイマ値とが一致した場合、この一致したタイマ値に関連付けられている処理情報に基づいて、処理を実行する。

たとえば、この処理情報が、制御回路１２により実行される処理である場合には、処理情報を制御回路１２に内部バス１８を介して送信し、制御回路１２が、この処理情報に基づいた処理を実行する。このようにして、スケジューラ回路１５は、予め記憶して設定されているスケジュールに基いて、制御回路１２、通信回路１３、タイマ回路１４、または、スケジューラ回路１５を制御する。

なお、ここでは、スケジューラ回路１５は、タイマ回路１４から入力されたタイマ値に基づいて上記に説明したような動作をするものとして説明したが、これに限られるものではない。たとえば、スケジューラ回路１５は、タイマ回路１４とは異なるタイマ装置であって、ＰＬＬ回路１１から供給された内部基準クロックに基いてタイマ値をカウントするタイマ装置を内部に有しており、この内蔵するタイマ装置が出力するタイマ値に基づいて、上記に説明したような動作をしてもよい。

上記に説明した半導体装置１を複数有する半導体システムは、半導体装置１が、制御回路１２と通信回路１３とをそれぞれ有していることにより、複数の半導体装置１により、たとえば、並列処理を実行させることが可能である。また、半導体装置１がタイマ回路１４とスケジューラ回路１５とを有していることにより、この半導体システムは、並列処理を実行する場合に、半導体システム全体で時間を合わせて、すなわち各半導体装置１を同期させて、処理を実行することが可能である。

＜タイマ回路１４の構成＞
次に、図２を用いて、半導体装置１が有しているタイマ回路１４の構成について説明する。ここでは、タイマ回路１４の構成において、本実施形態に関係する構成のみについて説明する。なお、同図において図１の各部に対応する部分には同一の符号を付け、その説明を省略する。

タイマ回路１４は、タイマ部１４１、タイマ設定部１４２、リセット信号出力部１４３、設定タイマ値記憶部１４４、設定タイマ値設定部１４５、比較タイマ値記憶部１４６、比較タイマ値設定部１４７、を有している。

タイマ部１４１は、自半導体装置１のＰＬＬ回路１１から内部クロックバス１９を介して供給された内部基準クロックに基いて、タイマ値をカウントする。このタイマ部１４１は、少なくとも、半導体システムにおいて半導体装置１間の同期処理において、必要な時間精度以上の精度で、タイマ値をカウントしている。

なお、ＰＬＬ回路１１が生成する内部基準クロックは、基準クロック生成回路２からクロック供給線３を介して入力された基準クロックに同期している。また、基準クロック生成回路２が生成した基準クロックは、クロック供給線３を介して、複数の半導体装置１に供給されている。そのため、タイマ部１４１は、複数の半導体装置１に対して共通に入力されている基準クロックに基いてタイマ値をカウントしている。そのため、複数の半導体装置１が有しているタイマ部１４１は、それぞれ、同期してカウンタ値をカウントしている。

設定タイマ値記憶部１４４には、タイマ部１４１に設定されるタイマ値が、設定タイマ値として予め記憶されている。比較タイマ値記憶部１４６には、予め定められているタイマ値であって、タイマ部１４１がカウントしているタイマ値と比較するためのタイマ値が、比較タイマ値として予め記憶されている。

タイマ設定部１４２は、複数の半導体装置１がそれぞれ接続されているリセット信号線５を介してリセット信号が入力されたことに応じて、タイマ部１４１がカウントしているタイマ値をリセットする。具体的には、このタイマ設定部１４２は、リセット信号線５を介してリセット信号を受信したことに応じて、設定タイマ値記憶部１４４に記憶されている設定タイマ値を、タイマ部１４１のカウントしているタイマ値に設定してリセットする。なお、タイマ設定部１４２が設定タイマ値をタイマ部１４１のカウントしているタイマ値に設定してリセットするとは、タイマ部１４１のカウントしているタイマ値に設定タイマ値を設定し、この設定した設定タイマ値から、タイマ値のカウントを開始することである。

リセット信号出力部１４３は、タイマ部１４１がカウントしたタイマ値と比較タイマ値記憶部１４６から読み出した比較タイマ値とを比較し、比較した結果が一致である場合に、リセット信号線５を介してリセット信号を出力する。

設定タイマ値設定部１４５は、自半導体装置１の制御回路１２から内部バス１８を介して受信した設定タイマ値を、設定タイマ値記憶部１４４に記憶させる。なお、たとえば、制御回路１２は、自半導体装置１の通信回路１３により通信バス４を介して他半導体装置１から受信した設定タイマ値を、内部バス１８を介して自半導体装置１が有するタイマ回路１４に出力してもよい。そして、タイマ回路１４の設定タイマ値設定部１４５は、制御回路１２から入力された設定タイマ値を、設定タイマ値記憶部１４４に記憶させてもよい。すなわち、設定タイマ値設定部１４５は、通信バス４を介して受信した設定タイマ値を設定タイマ値記憶部１４４に記憶させてもよい。

比較タイマ値設定部１４７は、自半導体装置１の制御回路１２から内部バス１８を介して受信した比較タイマ値を、比較タイマ値記憶部１４６に記憶させる。この比較タイマ値設定部１４７は、上述した設定タイマ値設定部１４５と同様に、通信バス４を介して受信した比較タイマ値を比較タイマ値記憶部１４６に記憶させてもよい。

なお、タイマ設定部１４２によりタイマ部１４１がカウントしているタイマ値が設定タイマ値に設定されてリセットされる場合に、タイマ部１４１は、タイマ値を設定タイマ値に設定してリセットすることが完了したことを示す信号である設定完了信号を、自半導体装置１の制御回路１２に、内部バス１８を介して出力する。そして、設定完了信号が入力されたことにより、制御回路１２は、自半導体装置１のタイマ部１４１が、正常にリセットされたことを検出することができる。

＜半導体システムの動作＞
次に、図３を用いて、図１および図２を用いて説明した半導体システムの動作、特に、タイマ回路１４の動作について説明する。ここでは、一例として、半導体装置１Ａが、半導体装置１Ａと半導体装置１Ｂとがそれぞれ有するタイマ回路１４のタイマ値を設定してリセットする場合の動作について説明する。なお、半導体装置１Ａの比較タイマ値記憶部１４６には、比較タイマ値が予め記憶されているものとして説明する。

＜設定タイマ値を設定する場合の動作＞
まず、半導体装置１Ａの制御回路１２が、内部バス１８を介して半導体装置１Ａのタイマ回路１４に、設定タイマ値を出力する。また、半導体装置１Ａの制御回路１２が、内部バス１８と半導体装置１Ａの通信回路１３とを通じて、通信バス４を介して、半導体装置１Ｂに、設定タイマ値を送信する。

半導体装置１Ａの制御回路１２から設定タイマ値が入力された半導体装置１Ａのタイマ回路１４においては、設定タイマ値設定部１４５が、入力された設定タイマ値を、設定タイマ値記憶部１４４に記憶させる。

一方、通信バス４と半導体装置１Ｂの通信回路１３とを介して設定タイマ値を受信した半導体装置１Ｂの制御回路１２は、受信した設定タイマ値を、半導体装置１Ｂの制御回路１２に内部バス１８を介して出力する。半導体装置１Ｂの制御回路１２は、内部バス１８を介して半導体装置１Ｂのタイマ回路１４に、入力された設定タイマ値を出力する。

次に、半導体装置１Ｂの制御回路１２から設定タイマ値が入力された半導体装置１Ｂのタイマ回路１４においては、設定タイマ値設定部１４５が、入力された設定タイマ値を、設定タイマ値記憶部１４４に記憶させる。

以上より、半導体装置１Ａと半導体装置１Ｂとの設定タイマ値設定部１４５には、同一の値である設定タイマ値がそれぞれ記憶される。なお、上記に説明した動作中においても、半導体装置１Ａと半導体装置１Ｂとにおいては、タイマ回路１４のタイマ部１４１が、タイマ値をそれぞれカウントしている。

＜リセット信号を出力する場合の動作＞
その後、半導体装置１Ａのタイマ回路１４において、リセット信号出力部１４３が、タイマ部１４１のカウントしたタイマ値と比較タイマ値記憶部１４６から読み出した比較タイマ値とを比較し、比較した結果が一致したことに応じて、リセット信号線５を介してリセット信号を出力する（ステップＳ１０１）。

この半導体装置１Ａが有するタイマ回路１４のリセット信号出力部１４３から出力されたリセット信号は、リセット信号線５を介して、半導体装置１Ｂが有するタイマ回路１４のタイマ設定部１４２に入力される（ステップＳ１０２）とともに、ループバックされて、半導体装置１Ａが有するタイマ回路１４のタイマ設定部１４２にも入力される（ステップＳ１０３）。

半導体装置１Ｂのタイマ回路１４においては、タイマ設定部１４２にリセット信号がリセット信号線５を介して入力されたことに応じて、タイマ設定部１４２が、設定タイマ値記憶部１４４に記憶されている設定タイマ値を、タイマ部１４１がカウントしているタイマ値に設定してリセットする（ステップＳ１０４）。

一方、半導体装置１Ａのタイマ回路１４においては、半導体装置１Ｂのタイマ回路１４と同様に、タイマ設定部１４２にリセット信号がリセット信号線５を介して入力されたことに応じて、タイマ設定部１４２が、設定タイマ値記憶部１４４に記憶されている設定タイマ値を、タイマ部１４１がカウントしているタイマ値に設定してリセットする（ステップＳ１０５）。

ここで、上述したように、半導体装置１Ａと半導体装置１Ｂとの設定タイマ値設定部１４５には、同一の値である設定タイマ値がそれぞれ記憶されているため、タイマ部１４１に設定されるタイマ値は、半導体装置１Ａと半導体装置１Ｂとで、同一の値となる。

以降は、半導体装置１Ａと半導体装置１Ｂとのタイマ部１４１は、基準クロック生成回路２が生成した基準クロック、すなわち、共通のクロックに基いてカウントするため、半導体装置１Ａと半導体装置１Ｂとのタイマ部１４１は、互いに同期してカウントし、そのカウンタ値は同一の値を取り続ける。

このようにして、半導体装置１Ａと半導体装置１Ｂとのタイマ部１４１は、常に同一の値となるようにしてタイマ値がカウントされるため、それぞれが有するタイマ部１４１がカウントするタイマ値に基いて処理を実行する半導体装置１Ａと半導体装置１Ｂとは、互いにタイマ値に同期して処理を実行することが可能となる。

なお、半導体装置１Ａにおいては、タイマ回路１４の比較タイマ値記憶部１４６には比較タイマ値が記憶されているため、半導体装置１Ａのリセット信号出力部１４３は、この比較タイマ値に対応する一定期間毎に、リセット信号線５を介してリセット信号を出力する。そして、半導体装置１Ａと半導体装置１Ｂとは、それぞれ、比較タイマ値に対応する一定期間毎に、上記に説明したリセット信号が出力された場合の動作を繰り返す。

これにより、半導体装置１Ａと半導体装置１Ｂとのタイマ部１４１は、比較タイマ値に対応する一定期間毎に、タイマ値が設定されることになる。よって、半導体装置１Ａと半導体装置１Ｂとのタイマ部１４１がそれぞれカウントしているタイマ値との間に、ずれが生じた場合においても、一定期間毎にタイマ値が設定されるため、一定期間毎にずれを無くすことが可能となる。

なお、上記の説明においては、半導体装置１Ａが、半導体装置１Ａと半導体装置１Ｂとがそれぞれ有するタイマ回路１４のタイマ値を変更してリセットする場合の動作について説明したが、逆に、半導体装置１Ｂが、半導体装置１Ａと半導体装置１Ｂとがそれぞれ有するタイマ回路１４のタイマ値を変更してリセットすることも可能である。この場合は、設定タイマ値とリセット信号とを出力する半導体装置が半導体装置１Ｂとなるが、その動作は、半導体装置１Ａが、半導体装置１Ａと半導体装置１Ｂとがそれぞれ有するタイマ回路１４のタイマ値を変更してリセットする場合と同様である。

なお、ここでは、半導体システムとして、半導体装置１Ａと半導体装置１Ｂとの２台の半導体装置１を有する場合について説明したが、３台以上の複数の半導体装置１を有する半導体システムの場合も、２台の半導体装置１を有する半導体システムの場合と同様である。

このように、本実施形態による半導体システムにおいては、いずれの半導体装置１も、全ての半導体装置１が有しているタイマ回路１４のタイマ値を変更してリセットすることが可能である。そのため、本実施形態による半導体システムにおいては、複数の半導体装置１の内、特定の半導体装置１がバスマスタとなり、複数の半導体装置１が有しているタイマ回路１４のタイマ値を変更してリセットする必要がなく、特定の半導体装置１に負荷がかかることがない。

また、タイマ値を変更する場合に、このタイマ値を変更する半導体装置１は、自半導体装置１が有する通信回路１３と通信バス４とを介して、設定タイマ値を他半導体装置１に送信するが、この設定タイマ値の送信は、自半導体装置１の負荷が軽い場合に実行することが可能である。また、この設定タイマ値の送信は、通信バス４の負荷が軽い場合に実行することも可能である。そのため、設定タイマ値の送信の処理には、半導体装置１には負荷がかからない。

また、リセット信号を出力する場合には、半導体装置１のタイマ回路１４のリセット信号出力部１４３が、自半導体装置１の制御回路１２と通信回路１３とを介することなく、リセット信号線５を介してリセット信号を出力する。そのため、リセット信号を出力する半導体装置１には、リセット信号を出力することにより、大きな負荷がかかることがない。

また、リセット信号を入力する半導体装置１も、自半導体装置１の制御回路１２と通信回路１３とを介することなく、リセット信号線５を介してリセット信号を入力する。そして、入力されたリセット信号は、自半導体装置１の制御回路１２を介することなく、タイマ回路１４のタイマ設定部１４２が、上述したような処理をする。そのため、リセット信号を入力する半導体装置１にも、リセット信号を入力することにより、大きな負荷がかかることがない。

また、半導体装置１の制御回路１２に負荷がかかっており、この制御回路１２がいずれかの処理を実行するためには所定の時間を要するような場合においても、この半導体装置１にリセット信号が入力された場合には、自半導体装置１の制御回路１２を介することなく、タイマ回路１４のタイマ設定部１４２が上述したような処理をするため、処理に遅延を生じることなく、タイマ部１４１のタイマ値を設定してリセットすることが可能である。

また、リセット信号はリセット信号線５を介して、半導体装置１に入力および出力される。このリセット信号線５は、通信バス４のように汎用的なデータが送受信されていないため、リセット信号線５にはトラフィックの負荷がかかっていない。そのため、リセット信号を出力する半導体装置１がリセット信号を出力してから、各半導体装置１にリセット信号線５を介してリセット信号が入力されるまでの期間、すなわち、リセット信号の遅延時間が、リセット信号線５のトラフィックの負荷により、長くなることがない。よって、各半導体装置１には、遅延時間が少ないリセット信号が入力されることになる。

また、この遅延時間が少ないリセット信号により、各半導体装置１におけるタイマ部１４１がリセットされるため、各半導体装置１のタイマ部１４１のタイマ値は、ほぼ同時に設定されてリセットすることになる。よって、各半導体装置１のタイマ部１４１のタイマ値は、精度よく同期することが可能となる。

以上説明したように、本実施形態による半導体回路を用いた半導体システムにおいて、複数の半導体装置が通信バス４を介して相互に接続されて用いられる半導体装置１が、タイマ値をカウントするタイマ部１４１と、複数の半導体装置１がそれぞれ接続されているリセット信号線５を介してリセット信号が入力されたことに応じて、タイマ部１４１がカウントしているタイマ値をリセットするタイマ設定部１４２と、を有していることにより、いずれかの半導体装置１に負荷がかかることなく、各半導体装置１において十分な精度の同期を取ることが可能となる。

なお、上記実施形態において説明したように、半導体システムは複数の半導体装置１を有しているが、この半導体装置１はそれぞれ同じ構成を有している。そのため、この複数の半導体装置１を有している半導体システムに対して、新たに半導体装置１を追加することや、複数の半導体装置１のうちいずれかの半導体装置１を削除することも容易である。

また、新たに半導体装置１を追加する場合には、この新たに追加した半導体装置１が有する設定タイマ値記憶部１４４に、この半導体システムが有する他の半導体装置１が有する設定タイマ値記憶部１４４に記憶されているタイマ設定値を、いずれかの半導体装置１がリセット信号を出力する前に、予め記憶させておく。これにより、いずれかの半導体装置１がリセット信号を出力した場合に、この新たに追加した半導体装置１も、他の半導体装置１と同様に、タイマ部１４１がカウントしているタイマ値を同じ値としてリセットすることができ、同期化することができる。

また、上記実施形態の説明においては、リセット信号の出力は、リセット信号出力部１４３が、タイマ部１４１のカウントしたタイマ値と比較タイマ値記憶部１４６から読み出した比較タイマ値とを比較し、比較した結果が一致である場合に、リセット信号を出力するものとして説明したが、これに限られるものではない。制御回路１２またはスケジューラ回路１５が、リセット信号出力部１４３を制御して、リセット信号を出力してもよい。

たとえば、制御回路１２が、任意のタイミングで、自半導体装置１有するタイマ回路１４のリセット信号出力部１４３に、リセット信号を出力することを示す信号であるリセット信号出力要求信号を、内部バス１８を介して出力する。そして、リセット信号出力部１４３が、このリセット信号出力要求信号が入力されたことに応じて、リセット信号を、リセット信号線５を介して出力するようにしてもよい。

また、スケジューラ回路１５が有するスケジュール記憶部に、上述したリセット信号出力要求信号を出力することを示す処理情報とタイマ値とが関連付けてスケジュール情報として予め記憶されていてもよい。そして、スケジューラ回路１５において、このスケジュール情報が実行されることに応じて、スケジューラ回路１５が、リセット信号出力要求信号を、自半導体装置１の有するタイマ回路１４のリセット信号出力部１４３に、内部バス１８を介して出力してもよい。

または、スケジューラ回路１５において、このスケジュール情報が実行されることに応じて、スケジューラ回路１５が、制御回路１２にこの処理情報を出力し、制御回路１２が、リセット信号出力要求信号を、自半導体装置１の有するタイマ回路１４のリセット信号出力部１４３に、内部バス１８を介して出力してもよい。

なお、本実施形態においては、１つの基準クロック生成回路２が生成した基準クロックが、複数の半導体装置１に共通に供給される場合について説明したが、これに限られるものではない。たとえば、第１の基準クロック生成回路２が、第１のグループの半導体装置１に、生成した基準クロックを供給し、第２の基準クロック生成回路２が、第２のグループの半導体装置１に、生成した基準クロックを供給してもよい。この場合、第１の基準クロック生成回路２と第２の基準クロック生成回路２が生成する基準クロックの周波数は、ほぼ同じ周波数であるものとする。この場合においても、第１のグループおよび第２のグループの半導体装置１において、リセット信号線５により共通にリセット信号が、それぞれの半導体装置１に入力されれば、それぞれの半導体装置１のタイマ回路１４は、カウントするタイマ値を同じとし、同期させることが可能である。

なお、本実施形態においては、半導体装置１を１つの半導体チップとし、半導体システムを、複数の半導体チップが搭載されたボードとしてもよい。また、半導体システムを１つの半導体チップとし、半導体装置１を、半導体システムである半導体チップ内におけるモジュールとしてもよい。この場合、１つの半導体チップである半導体システムは、モジュールとしての半導体装置１を複数有する。また、この場合、基準クロック生成回路２のみを、半導体システムとしての半導体チップの外部の回路としてもよい。

なお、設定タイマ値記憶部１４４、比較タイマ値記憶部１４６、または、スケジューラ回路１５が有するスケジュール記憶部は、それぞれ、ＡＳＩＣ（Application Specific Integrated Circuit）やＦＰＧＡ（Field Programmable Gate Array）内部のレジスタやＲＡＭ、ＲＯＭやフラッシュメモリ等の不揮発性メモリ、あるいはこれらの組み合わせにより構成されるものとする。なお、これらの記憶部に記憶される情報の設定は、バスマスタ（ＣＰＵ等）から行われる。

以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。

この発明の一実施形態による半導体システムの構成を示すブロック図である。 図１のタイマ回路１４の構成を示すブロック図である。 半導体システムの動作を示すフローチャートである。

符号の説明

１、１Ａ、１Ｂ…半導体装置、２…基準クロック生成回路、３…クロック供給線、４…通信バス、５…リセット信号線、１１…ＰＬＬ回路、１２…制御回路、１３…通信回路、１４…タイマ回路、１５…スケジューラ回路、１８…内部バス、１９…内部クロックバス、１４１…タイマ部、１４２…タイマ設定部、１４３…リセット信号出力部、１４４…設定タイマ値記憶部、１４５…設定タイマ値設定部、１４６…比較タイマ値記憶部、１４７…比較タイマ値設定部

Claims (6)

1. 複数の半導体装置が通信バスを介して相互に接続される半導体システムにおける半導体装置であって、
   タイマ値をカウントするタイマ部と、
   前記複数の半導体装置がそれぞれ接続されているリセット信号線を介してリセット信号が入力されたことに応じて、前記タイマ部がカウントしているタイマ値をリセットするタイマ設定部と、
   を有していることを特徴とする半導体装置。
2. 前記タイマ部が、
   前記複数の半導体装置に対して共通に入力されている基準クロックに基いてタイマ値をカウントする、
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記半導体装置が、
   前記リセット信号線を介して前記リセット信号を前記複数の半導体装置に出力するリセット信号出力部、
   を有していることを特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記半導体装置が、
   前記タイマ部に設定されるタイマ値が設定タイマ値として予め記憶されている設定タイマ値記憶部、
   を有しており、
   前記タイマ設定部が、
   前記リセット信号線を介してリセット信号を受信したことに応じて、前記設定タイマ値記憶部に記憶されている設定タイマ値を、前記タイマ部がカウントしているタイマ値に設定する、
   ことを特徴とする請求項１から請求項３のいずれかに記載の半導体装置。
5. 複数の半導体装置が通信バスを介して相互に接続されている半導体システムであって、
   前記複数の半導体装置はリセット信号線により相互に接続されているタイマ回路をそれぞれ有しており、
   前記タイマ回路は、
   タイマ値をカウントするタイマ部と、
   前記リセット信号線からリセット信号を受信したことに応じて、自半導体装置が有するタイマ部がカウントしているタイマ値をリセットするタイマ設定部と、
   を有していることを特徴とする半導体システム。
6. 複数の半導体装置が通信バスを介して相互に接続されて用いられる半導体装置において用いられる同期化方法であって、
   前記複数の半導体装置がそれぞれ接続されているリセット信号線を介してリセット信号が入力されたことに応じて、タイマ部がカウントしているタイマ値をリセットする、
   ことを特徴とする同期化方法。

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