JP2014075085A - 設計支援装置、設計支援方法、および設計支援プログラム - Google Patents
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Abstract
【解決手段】設計対象回路に含まれる信号線の観測に用いる全ての観測点のうち、前記観測点における故障診断の困難性を表す指標である診断困難性指標が最大になる最大観測点を頂点とする回路網内の複数の信号線を、それぞれ第1の挿入候補として抽出する第1抽出部11と、前記第1の挿入候補の各々に対してテストポイントを挿入したときの影響を考慮して、前記複数の第1の挿入候補の中から、前記テストポイントを挿入する第2の挿入候補を抽出する第2抽出部12とを備える。
【選択図】図1
Description
ここで、テストポイントとは、対象回路中の信号線の可制御性や可観測性を向上させることを目的として挿入されるテスト制御用の論理回路である。
なお、前記目的に限らず、後述する発明を実施するための最良の形態に示す各構成により導かれる作用効果であって、従来の技術によっては得られない作用効果を奏することも本件の他の目的の一つとして位置付けることができる。
〔1〕テスト容易化設計およびテストポイント挿入
図7〜図15を参照しながら、本発明の技術が適用されるテスト容易化設計およびテストポイント挿入(TPI)について説明する。
図7に示すフローチャートに従って、設計対象回路(例えばLSI)の論理設計の手順について説明する。
テスト容易化設計では、前述のごとく得られたネットリスト(論理DB)D3に基づきテストパターン生成容易化が行なわれ(ステップS6)、テストポイント挿入リストD4が得られる。この後、テストポイント挿入リストD4に基づきテストポイント挿入が行なわれ(ステップS7)、TP挿入後の論理DB(ネットリスト)D5が得られ、TP挿入後のネットリストD5に基づきテストパターンが生成される(ステップS8)。
ここで、図9〜図11を参照しながら、テストポイントの挿入について説明する。
図9(A)では、3つの論理和ゲート(ORゲート)から成る回路が例示され、当該回路における7本の信号線にそれぞれ符号A〜Gが付されている。例えば、信号線Fがテストパターン生成上のボトルネックになっており、信号線Fのテスタビリティの向上が望まれる場合について説明する。
また、信号線Fの可観測性を向上させるべく、例えば図9(C)に示すように、信号線Fに、TPとして観測点である外部出力ピンPOが追加される。これにより、信号線Fの可観測性が向上する。
まず、挿入されたTPの数が予め設定された指定TP数に到達したか否かが判定される(ステップS201)。挿入されたTPの数が指定TP数に到達していない場合(ステップS201のNOルート)、ネットリストD3(図7,図8参照)に基づき論理情報解析が行なわれ、制御テーブル,外部入力ピンテーブル,外部出力ピンテーブル,ネットテーブル,ゲートテーブル,入出力ピンテーブル等を含む内部テーブルが作成される(ステップS202)。
まず、診断困難性指標の最大値Emaxをもつ観測点Oxから制御点または入力点Ixまでバックトレースすることによって、観測点Oxを頂点とするロジックコーンが得られる。得られたロジックコーン内の複数の信号線がTPの挿入候補として抽出され、TPの挿入候補の集合Qが得られる(ステップS209)。
テストパターンの数を削減するには、設計対象回路の全観測点における診断困難性指標(故障数)の最大値が小さくなり、且つ、全観測点での診断困難性指標が均等化することが理想である。しかしながら、上述した第1手法や第2手法では、最適なTPを選択することができない場合がある。
図1は、本実施形態の設計支援装置1のハードウエア構成および機能構成を示すブロック図である。
図1に示す設計支援装置1は、LSI等の設計対象回路においてテスト制御に用いるテストポイント(TP;制御点または観測点)を挿入すべき信号線を挿入候補として抽出する処理、つまりテストパターン生成容易化(図8のステップS6参照)を行なうものである。
入力部30は、ユーザによって操作され各種情報を本装置1に入力するマンマシンインタフェース、例えばキーボード,マウスである。
出力部40は、本装置1によって得られた処理結果(例えば後述するリスト24)などをユーザに対し表示出力するもので、例えばディスプレイ,プリンタである。
このとき、第2抽出部12は、TPの挿入候補の各々に対して、TPを挿入した場合における、該挿入したTPによる影響を含めた設計対象回路の全ての観測点の診断困難性指標のバラツキを算出する。そして、第2抽出部12は、TPの挿入候補の中から、算出した診断困難性指標のバラツキがTPの挿入前の設計対象回路の全ての観測点における診断困難性指標のバラツキよりも小さくなる挿入候補を、挿入対象信号線(第2の挿入候補)として抽出してもよい。また、第2抽出部12は、TPの挿入候補の中から、算出した診断困難性指標のバラツキが最も小さい挿入候補を、挿入対象信号線(第2の挿入候補)として抽出してもよい。
PIテーブル23bには、各PI(外部入力)に接続されるネットのID(NetID)が保存され、POテーブル23cには、各PO(外部出力)に接続されるネットのID(NetID)が保存される。
0/1可制御性・可観測性解析部123は、0/1可制御性・可観測性解析部112と同様、内部テーブル23の情報とSCOAP手法とを用い、設計対象回路の全信号線P1,…,Pn+1のそれぞれについて0可制御性を示す値CC0と1可制御性を示す値CC1と可観測性を示す値COとを算出し診断情報テーブル23gに格納する。
次に、上述の設計支援装置1の動作について、図4に示すフローチャート(ステップS101〜S125)に従って説明する。
まず、処理部10は、挿入されたTPの数が予め設定された指定TP数に到達したか否かを判定する(ステップS101)。挿入されたTPの数が指定TP数に到達していない場合(ステップS101のNOルート)、論理情報解析部111は、ネットリスト21に基づき論理情報解析を行ない、図2に示す内部テーブル23を作成する(ステップS102)。
そして、等価信号線情報解析部115は、各入出力ピンが代表故障をもつか否かを判断し、各入出力ピンが代表故障をもつ場合、当該入出力ピンの診断情報テーブル23gの代表故障信号フラグを設定する(ステップS110)。
このように、本実施形態の設計支援装置1によれば、集合Q'に属する信号線(TP挿入候補)のうち、TPを挿入したときに設計対象回路の全観測点における診断困難性指標の標準偏差が最小になる信号線Pyが、TPの挿入箇所として決定される。つまり、全観測点で観測される故障数のバラツキ(標準偏差σ)が最小となるようなTP挿入箇所の評価/選択が行なわれ、TPの挿入によって試験対象回路に含まれる全ての観測点における診断困難性指標のバラツキが削減される。
また、本実施形態では、診断困難性指標として、各観測点で観測される故障の絶対数が用いられている。このため、診断困難性指標として処理コストのかかる故障数割合を用いる第1手法や第2手法に比べ、本実施形態では、計算時の処理コストが削減される。
以上、本発明の好ましい実施形態について詳述したが、本発明は、係る特定の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、種々の変形、変更して実施することができる。
以上の本実施形態に関し、さらに以下の付記を開示する。
(付記1)
設計対象回路においてテスト制御に用いるテストポイントを挿入すべき信号線を挿入候補として抽出する設計支援装置であって、
前記設計対象回路に含まれる信号線の観測に用いる全ての観測点のうち、前記観測点における故障診断の困難性を表す指標である診断困難性指標が最大になる最大観測点を頂点とする回路網内の複数の信号線を、それぞれ第1の挿入候補として抽出する第1抽出部と、
前記第1の挿入候補の各々に対して前記テストポイントを挿入したときの影響を考慮して、前記複数の第1の挿入候補の中から、前記テストポイントを挿入する第2の挿入候補を抽出する第2抽出部と、を備える、設計支援装置。
前記第2抽出部は、前記第1の挿入候補の各々に対して、前記テストポイントを挿入した場合における、該挿入した前記テストポイントによる影響を含めた前記設計対象回路の全ての観測点の診断困難性指標のバラツキを算出し、前記第1の挿入候補の中から、算出した診断困難性指標のバラツキが前記テストポイントの挿入前の前記設計対象回路の全ての観測点における診断困難性指標のバラツキよりも小さくなる挿入候補を、前記第2の挿入候補として抽出する、付記1に記載の設計支援装置。
前記第2抽出部は、前記第1の挿入候補の各々に対して、前記テストポイントを挿入した場合における、該挿入した前記テストポイントによる影響を含めた前記設計対象回路の全ての観測点の診断困難性指標のバラツキを算出し、前記第1の挿入候補の中から、算出した診断困難性指標のバラツキが最も小さい挿入候補を、前記第2の挿入候補として抽出する、付記1又は付記2に記載の設計支援装置。
前記第1抽出部は、
前記全ての観測点における前記診断困難性指標を算出する第1指標算出部と、
前記第1指標算出部によって算出された前記診断困難性指標の最大値を抽出する最大値抽出部と、
前記最大値抽出部によって抽出された前記最大値の診断困難性指標をもつ前記最大観測点を前記頂点とする前記回路網内の信号線を、前記第1の挿入候補として抽出する挿入候補抽出部と、を有する、付記1〜付記3のいずれか一項に記載の設計支援装置。
前記第1抽出部は、前記設計対象回路における各信号線が等価故障を考慮した代表故障信号線であるか否かを判断する代表故障判断部をさらに有し、
前記挿入候補抽出部は、前記回路網内の複数の信号線のうち、前記代表故障判断部によって前記代表故障信号線であると判断された信号線を、前記第1の挿入候補として抽出する、付記4に記載の設計支援装置。
前記回路網は、前記最大観測点から、前記設計対象回路中に設定される値を入力する入力点、または、前記設計対象回路中の値を設定可能な制御点までバックトレースすることによって得られるロジックコーンに対応する、付記1〜付記5のいずれか一項に記載の設計支援装置。
前記第2抽出部は、
前記第1抽出部によって抽出された前記第1の挿入候補のうちの一つに前記テストポイントを仮挿入した際に、仮挿入した前記テストポイントの影響を含めた全ての観測点における前記診断困難性指標を算出する第2指標算出部と、
前記第2指標算出部によって算出された、前記テストポイントを仮挿入した際の全ての観測点における前記診断困難性指標のバラツキを算出するバラツキ算出部と、
前記第1抽出部によって抽出された前記第1の挿入候補のうち、前記バラツキ算出部によって算出された前記バラツキが最小になる挿入候補を、前記挿入対象信号線として抽出する挿入対象抽出部と、を有する、付記1〜付記6のいずれか一項に記載の設計支援装置。
前記バラツキ算出部は、前記テストポイントを仮挿入した際の全ての観測点における前記診断困難性指標の標準偏差を前記バラツキとして算出する、付記7に記載の設計支援装置。
(付記9)
前記診断困難性指標は、各観測点で観測される故障の数である、付記1〜付記8のいずれか一項に記載の設計支援装置。
前記第2抽出部は、抽出済みの前記テストポイントの挿入候補がある場合には、該挿入候補にテストポイントが挿入された設計対象回路に対して、新たなテストポイントの挿入候補を抽出する、付記1〜付記9のいずれか一項に記載の設計支援装置。
設計対象回路においてテスト制御に用いるテストポイントを挿入すべき信号線を挿入候補として抽出する設計支援方法であって、
前記設計対象回路に含まれる信号線の観測に用いる全ての観測点のうち、前記観測点における故障診断の困難性を表す指標である診断困難性指標が最大になる最大観測点を頂点とする回路網内の複数の信号線を、それぞれ第1の挿入候補として抽出し
前記第1の挿入候補の各々に対して前記テストポイントを挿入したときの影響を考慮して、前記複数の第1の挿入候補の中から、前記テストポイントを挿入する第2の挿入候補を抽出する、設計支援方法。
前記第2の挿入候補を抽出する際、
前記第1の挿入候補の各々に対して、前記テストポイントを挿入した場合における、該挿入した前記テストポイントによる影響を含めた前記設計対象回路の全ての観測点の診断困難性指標のバラツキを算出し、前記第1の挿入候補の中から、算出した診断困難性指標のバラツキが前記テストポイントの挿入前の前記設計対象回路の全ての観測点における診断困難性指標のバラツキよりも小さくなる挿入候補を、前記第2の挿入候補として抽出する、付記11に記載の設計支援方法。
前記第2の挿入候補を抽出する際、
前記第1の挿入候補の各々に対して、前記テストポイントを挿入した場合における、該挿入した前記テストポイントによる影響を含めた前記設計対象回路の全ての観測点の診断困難性指標のバラツキを算出し、前記第1の挿入候補の中から、算出した診断困難性指標のバラツキが最も小さい挿入候補を、前記第2の挿入候補として抽出する、付記11又は付記12に記載の設計支援方法。
前記第1の挿入候補を抽出する際、
前記全ての観測点における前記診断困難性指標を算出し、
算出された前記診断困難性指標の最大値を抽出し、
抽出された前記最大値の診断困難性指標をもつ前記最大観測点を前記頂点とする前記回路網内の複数の信号線を、前記第1の挿入候補として抽出する挿入候補抽出部と、を有する、付記11〜付記13のいずれか一項に記載の設計支援方法。
前記第1の挿入候補を抽出する際、
前記設計対象回路における各信号線が等価故障を考慮した代表故障信号線であるか否かを判断し、
前記回路網内の複数の信号線のうち、前記代表故障信号線であると判断された信号線を、前記第1の挿入候補として抽出する、付記14に記載の設計支援方法。
前記回路網は、前記最大観測点から、前記設計対象回路中に設定される値を入力する入力点、または、前記設計対象回路中の値を設定可能な制御点までバックトレースすることによって得られるロジックコーンに対応する、付記11〜付記15のいずれか一項に記載の設計支援方法。
前記第2の挿入候補を抽出する際、
前記第1の挿入候補のうちの一つに前記テストポイントを仮挿入した際に、仮挿入した前記テストポイントの影響を含めた全ての観測点における前記診断困難性指標を算出し、
算出された、前記テストポイントを仮挿入した際の全ての観測点における前記診断困難性指標のバラツキを算出し、
前記第1の挿入候補のうち、算出された前記バラツキが最小になる挿入候補を、前記第2の挿入候補として抽出する、付記11〜付記16のいずれか一項に記載の設計支援方法。
前記テストポイントを仮挿入した際の全ての観測点における前記診断困難性指標の標準偏差を前記バラツキとして算出する、付記17に記載の設計支援方法。
(付記19)
前記診断困難性指標は、各観測点で観測される故障の数である、付記11〜付記18のいずれか一項に記載の設計支援方法。
設計対象回路においてテスト制御に用いるテストポイントを挿入すべき信号線を挿入候補として抽出するコンピュータに、
前記設計対象回路に含まれる信号線の観測に用いる全ての観測点のうち、前記観測点における故障診断の困難性を表す指標である診断困難性指標が最大になる最大観測点を頂点とする回路網内の複数の信号線を、それぞれ第1の挿入候補として抽出し
前記第1の挿入候補の各々に対して前記テストポイントを挿入したときの影響を考慮して、前記複数の第1の挿入候補の中から、前記テストポイントを挿入する第2の挿入候補を抽出する、
処理を実行させる、設計支援プログラム。
設計対象回路においてテスト制御に用いるテストポイントを挿入すべき信号線を挿入候補として抽出するコンピュータに、
前記設計対象回路に含まれる信号線の観測に用いる全ての観測点のうち、前記観測点における故障診断の困難性を表す指標である診断困難性指標が最大になる最大観測点を頂点とする回路網内の複数の信号線を、それぞれ第1の挿入候補として抽出し
前記第1の挿入候補の各々に対して前記テストポイントを挿入したときの影響を考慮して、前記複数の第1の挿入候補の中から、前記テストポイントを挿入する第2の挿入候補を抽出する、
処理を実行させる、設計支援プログラムを記録したコンピュータ読取可能な記録媒体。
設計対象回路においてテスト制御に用いるテストポイントを挿入すべき信号線を挿入候補として抽出するプロセッサを有し、
前記プロセッサは、
前記設計対象回路に含まれる信号線の観測に用いる全ての観測点のうち、前記観測点における故障診断の困難性を表す指標である診断困難性指標が最大になる最大観測点を頂点とする回路網内の複数の信号線を、それぞれ第1の挿入候補として抽出し、
前記第1の挿入候補の各々に対して前記テストポイントを挿入したときの影響を考慮して、前記複数の第1の挿入候補の中から、前記テストポイントを挿入する第2の挿入候補を抽出する、設計支援装置。
10 処理部(CPU,プロセッサ,コンピュータ)
11 第1抽出部
111 論理情報解析部
112 0/1可制御性・可観測性解析部
113 診断困難性解析部(第1指標算出部,最大値抽出部)
114 診断困難性指標バラツキ情報解析部
115 等価信号線情報解析部(代表故障判断部)
116 テストポイント候補抽出部(挿入候補抽出部)
12 第2抽出部
121 仮TP挿入部
122 論理情報解析部
123 0/1可制御性・可観測性解析部
124 診断困難性解析部(第2指標算出部)
125 診断困難性指標バラツキ情報解析部(バラツキ算出部)
126 テストポイント判定部(挿入対象抽出部)
20 記憶部
21 論理データベース(ネットリスト)
22 設計支援プログラム
23 内部テーブル
23a 制御テーブル
23b 外部入力(PI)テーブル
23c 外部出力(PO)テーブル
23d ネットテーブル
23e ゲートテーブル
23f 入出力ピンテーブル
23g 診断情報テーブル
24 テストポイント挿入リスト(出力リスト)
30 入力部(キーボード,マウス等)
40 出力部(ディスプレイ,プリンタ等)
50 バス
Claims (12)
- 設計対象回路においてテスト制御に用いるテストポイントを挿入すべき信号線を挿入候補として抽出する設計支援装置であって、
前記設計対象回路に含まれる信号線の観測に用いる全ての観測点のうち、前記観測点における故障診断の困難性を表す指標である診断困難性指標が最大になる最大観測点を頂点とする回路網内の複数の信号線を、それぞれ第1の挿入候補として抽出する第1抽出部と、
前記第1の挿入候補の各々に対して前記テストポイントを挿入したときの影響を考慮して、前記複数の第1の挿入候補の中から、前記テストポイントを挿入する第2の挿入候補を抽出する第2抽出部と、を備える、設計支援装置。 - 前記第2抽出部は、前記第1の挿入候補の各々に対して、前記テストポイントを挿入した場合における、該挿入した前記テストポイントによる影響を含めた前記設計対象回路の全ての観測点の診断困難性指標のバラツキを算出し、前記第1の挿入候補の中から、算出した診断困難性指標のバラツキが前記テストポイントの挿入前の前記設計対象回路の全ての観測点における診断困難性指標のバラツキよりも小さくなる挿入候補を、前記第2の挿入候補として抽出する、請求項1に記載の設計支援装置。
- 前記第2抽出部は、前記第1の挿入候補の各々に対して、前記テストポイントを挿入した場合における、該挿入した前記テストポイントによる影響を含めた前記設計対象回路の全ての観測点の診断困難性指標のバラツキを算出し、前記第1の挿入候補の中から、算出した診断困難性指標のバラツキが最も小さい挿入候補を、前記第2の挿入候補として抽出する、請求項1又は請求項2に記載の設計支援装置。
- 前記第1抽出部は、
前記全ての観測点における前記診断困難性指標を算出する第1指標算出部と、
前記第1指標算出部によって算出された前記診断困難性指標の最大値を抽出する最大値抽出部と、
前記最大値抽出部によって抽出された前記最大値の診断困難性指標をもつ前記最大観測点を前記頂点とする前記回路網内の複数の信号線を、前記第1の挿入候補として抽出する挿入候補抽出部と、を有する、請求項1〜請求項3のいずれか一項に記載の設計支援装置。 - 前記第1抽出部は、前記設計対象回路における各信号線が等価故障を考慮した代表故障信号線であるか否かを判断する代表故障判断部をさらに有し、
前記挿入候補抽出部は、前記回路網内の複数の信号線のうち、前記代表故障判断部によって前記代表故障信号線であると判断された信号線を、前記第1の挿入候補として抽出する、請求項4に記載の設計支援装置。 - 前記回路網は、前記最大観測点から、前記設計対象回路中に設定される値を入力する入力点、または、前記設計対象回路中の値を設定可能な制御点までバックトレースすることによって得られるロジックコーンに対応する、請求項1〜請求項5のいずれか一項に記載の設計支援装置。
- 前記第2抽出部は、
前記第1抽出部によって抽出された前記第1の挿入候補のうちの一つに前記テストポイントを仮挿入した際に、仮挿入した前記テストポイントの影響を含めた全ての観測点における前記診断困難性指標を算出する第2指標算出部と、
前記第2指標算出部によって算出された、前記テストポイントを仮挿入した際の全ての観測点における前記診断困難性指標のバラツキを算出するバラツキ算出部と、
前記第1抽出部によって抽出された前記第1の挿入候補のうち、前記バラツキ算出部によって算出された前記バラツキが最小になる挿入候補を、前記第2の挿入候補として抽出する挿入対象抽出部と、を有する、請求項1〜請求項6のいずれか一項に記載の設計支援装置。 - 前記バラツキ算出部は、前記テストポイントを仮挿入した際の全ての観測点における前記診断困難性指標の標準偏差を前記バラツキとして算出する、請求項7に記載の設計支援装置。
- 前記診断困難性指標は、各観測点で観測される故障の数である、請求項1〜請求項8のいずれか一項に記載の設計支援装置。
- 前記第2抽出部は、抽出済みの前記テストポイントの挿入候補がある場合には、該挿入候補にテストポイントが挿入された設計対象回路に対して、新たなテストポイントの挿入候補を抽出する、請求項1〜請求項9のいずれか一項に記載の設計支援装置。
- 設計対象回路においてテスト制御に用いるテストポイントを挿入すべき信号線を挿入候補として抽出する設計支援方法であって、
前記設計対象回路に含まれる信号線の観測に用いる全ての観測点のうち、前記観測点における故障診断の困難性を表す指標である診断困難性指標が最大になる最大観測点を頂点とする回路網内の複数の信号線を、それぞれ第1の挿入候補として抽出し
前記第1の挿入候補の各々に対して前記テストポイントを挿入したときの影響を考慮して、前記複数の第1の挿入候補の中から、前記テストポイントを挿入する第2の挿入候補を抽出する、設計支援方法。 - 設計対象回路においてテスト制御に用いるテストポイントを挿入すべき信号線を挿入候補として抽出するコンピュータに、
前記設計対象回路に含まれる信号線の観測に用いる全ての観測点のうち、前記観測点における故障診断の困難性を表す指標である診断困難性指標が最大になる最大観測点を頂点とする回路網内の複数の信号線を、それぞれ第1の挿入候補として抽出し
前記第1の挿入候補の各々に対して前記テストポイントを挿入したときの影響を考慮して、前記複数の第1の挿入候補の中から、前記テストポイントを挿入する第2の挿入候補を抽出する、
処理を実行させる、設計支援プログラム。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012223203A JP6036134B2 (ja) | 2012-10-05 | 2012-10-05 | 設計支援装置、設計支援方法、および設計支援プログラム |
US14/034,616 US8898602B2 (en) | 2012-10-05 | 2013-09-24 | Apparatus for design assist and method for selecting signal line onto which test point for test controlling is to be inserted in circuit to be designed |
EP13186375.5A EP2717182A1 (en) | 2012-10-05 | 2013-09-27 | Design assist apparatus, method for assisting design, and program for assisting design |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012223203A JP6036134B2 (ja) | 2012-10-05 | 2012-10-05 | 設計支援装置、設計支援方法、および設計支援プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014075085A true JP2014075085A (ja) | 2014-04-24 |
JP6036134B2 JP6036134B2 (ja) | 2016-11-30 |
Family
ID=49263189
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012223203A Active JP6036134B2 (ja) | 2012-10-05 | 2012-10-05 | 設計支援装置、設計支援方法、および設計支援プログラム |
Country Status (3)
Country | Link |
---|---|
US (1) | US8898602B2 (ja) |
EP (1) | EP2717182A1 (ja) |
JP (1) | JP6036134B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9183105B2 (en) * | 2013-02-04 | 2015-11-10 | Alcatel Lucent | Systems and methods for dynamic scan scheduling |
US10444282B2 (en) * | 2014-10-16 | 2019-10-15 | Mentor Graphics Corporation | Test point insertion for low test pattern counts |
CN109087699B (zh) * | 2018-10-24 | 2021-08-03 | 华东理工大学 | 一种电动手术床故障诊断方法 |
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US8898602B2 (en) | 2014-11-25 |
US20140101627A1 (en) | 2014-04-10 |
EP2717182A1 (en) | 2014-04-09 |
JP6036134B2 (ja) | 2016-11-30 |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
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|
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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