JP2014036315A - レベルシフタ回路および電流ｄａｃ - Google Patents

Abstract

【課題】低消費電力で高速動作を行うことの可能なレベルシフタ回路を提供する。
【解決手段】ＭＯＳトランジスタＰＭＯＳ−Ａ６およびＮＭＯＳ−Ａ６と、ＰＭＯＳ−Ａ７およびＮＭＯＳ−Ａ７とが、ＡＶＤＤ−ＶＳＳ間に接続されてラッチを構成する。差動対をなすＮＭＯＳトランジスタＮＭＯＳ−Ａ４のドレインが、ＰＭＯＳ−Ａ７とＮＭＯＳ−Ａ７との接続点（Ｎ４）、かつＰＭＯＳ−Ａ６およびＮＭＯＳ−Ａ６の各ゲートに接続される。差動対をなす他方のＮＭＯＳトランジスタＮＭＯＳ−Ａ５のドレインが、ＰＭＯＳ−Ａ６とＮＭＯＳ−Ａ６との接続点（Ｎ５）、かつＰＭＯＳ−Ａ７およびＮＭＯＳ−Ａ７の各ゲートに接続される。差動対をなす前記ＮＭＯＳ−Ａ４、ＮＭＯＳ−Ａ５のソースはＮＭＯＳトランジスタＮＭＯＳ−Ｄ３を介して電源電圧ＶＳＳに接続され、このＮＭＯＳ−Ｄ３のゲートにはクロック信号ＣＬＫ（ＤＶＤＤ−ＶＳＳ）が入力される。
【選択図】 図２

Description

本発明は、電圧レベルを別の電圧にシフトするレベルシフタ回路および電流ＤＡＣ（ｄｉｇｉｔａｌ ａｎａｌｏｇ ｃｏｎｖｅｒｔｅｒ）に関する。

デジタル信号をアナログ信号に変換するＤＡＣの方式の一つとして、電流ＤＡＣがある。
この電流ＤＡＣ１１０は、例えば図５に示すように、デジタル信号の各ビットに対応したＨＩＧＨレベルまたはＬＯＷレベルの信号をスイッチのオンオフ制御信号として用い、各ビットに対応した信号に応じて、各ビットに対応するスイッチのオンオフ動作を切り替え、これによって各スイッチを通して出力される電流の合計を変えることで、デジタル信号に対応したアナログ信号を生成する回路方式である。

すなわち、この電流ＤＡＣ１１０は、図５に示すように、電流源部１１１と、スイッチ部１１２と、を備える。電流源部１１１は、各ビットに対応して設けられ、各ビットの重み付けに比例した大きさの電流源としてのＰＭＯＳトランジスタからなる複数の電流源トランジスタＴｅを備える。図５の場合には、左側の電流源トランジスタＴｅから順に、２^Ｎ、２^Ｎ−１、…、２^１、２^０の各ビットに対応することを表している。

これら電流源トランジスタＴｅのゲートには共通の制御信号Ｓが入力される。
スイッチ部１１２は、ＰＭＯＳトランジスタからなる第１スイッチＳＷ−Ｐおよび第２スイッチＳＷ−Ｎが対をなして並列に接続され、これらスイッチ対が各ビットに対応して設けられている。なお、図５において、ＳＷ−Ｐ〔Ｎ〕は、Ｎビット目に対応する第１スイッチであることを表し、ＳＷ−Ｐ〔０〕は、０ビット目に対応する第１スイッチであることを表す。

同様に、ＳＷ−Ｎ〔Ｎ〕は、Ｎビット目に対応する第２スイッチであることを表し、ＳＷ−Ｎ〔０〕は、０ビット目に対応する第２スイッチであることを表す。
第１スイッチＳＷ−Ｐ〔Ｎ〕〜ＳＷ−Ｐ〔０〕の各ゲートには、それぞれ、スイッチ信号ＳＰ〔Ｎ〕〜ＳＰ〔０〕が入力される。
第２スイッチＳＷ−Ｎ〔Ｎ〕〜ＳＷ−Ｎ〔０〕の各ゲートには、それぞれ、スイッチ信号ＳＮ〔Ｎ〕〜ＳＮ〔０〕が入力される。

各ビットに対応する電流源部１１１の電流源トランジスタＴｅおよびスイッチ部１１２の各スイッチ対は、アナログ電源（ＡＤＶＶ）に直列に接続され、スイッチ対を構成する第１スイッチＳＷ−Ｐ〔Ｎ〕〜ＳＷ−Ｐ〔０〕の他端は第１出力端ＯＵＴ−Ｐに接続され、第２スイッチＳＷ−Ｎ〔Ｎ〕〜ＳＷ−Ｎ〔０〕の他端は第２出力端ＯＵＴ−Ｎに接続される。

そして、スイッチ部１１２のスイッチ対に、スイッチ信号ＳＰ、ＳＮが入力されることにより、スイッチ信号ＳＰ、ＳＮがＨＩＧＨレベルであるかＬＯＷレベルであるかに応じて、各スイッチＳＷ−Ｐ、ＳＷ−Ｎがオンオフ動作する。このように各ビットのスイッチ対が、スイッチ信号ＳＰ、ＳＮに応じてオンオフ動作することによって、各ビットに対応する大きさの電流がスイッチ部１１２を介して出力され、第１出力端ＯＵＴ−Ｐからは各第１スイッチＳＷ−Ｐのオンオフ動作に応じて流れる電流の合計が出力され、第２出力端ＯＵＴ−Ｎからは各第２スイッチＳＷ−Ｎのオンオフ動作に応じて流れる電流の合計が出力される。

このうち、ＰＭＯＳトランジスタを電流源としたソース駆動の電流ＤＡＣ１１０の場合には、グランドに対して適切な抵抗を加えることによって、グランド基準のアナログ電圧信号を容易に生成することができる。
前記スイッチ信号ＳＰ〔Ｎ〕〜ＳＰ〔０〕、ＳＮ〔Ｎ〕〜ＳＮ〔０〕は、レベルシフタ回路１１３から出力される。

レベルシフタ回路１１３は、例えばＤ型フリップフロップなどのラッチ回路Ｌａｔｃｈを含んで構成され、ラッチ回路Ｌａｔｃｈは、変換対象のデジタル信号ＤＡＴＡのビット毎に対応して設けられている。例えば、Ｎビットのデジタル信号の場合、Ｎ個のラッチ回路Ｌａｔｃｈを備える。
そして、Ｎビットのデジタル信号のうち０ビット目のデータをＤＡＴＡ〔Ｎ：０〕と表すものとすると、ＤＡＴＡ〔Ｎ：０〕は、０ビット目に対応するラッチ回路Ｌａｔｃｈに、レベルシフタＬ１を介して入力される。

ラッチ回路Ｌａｔｃｈには、クロック信号ＣＬＫが、レベルシフタＬ２を介して入力される。
ラッチ回路（フリップフロップ）Ｌａｔｃｈの正転出力はレベルシフタＬ３を介してスイッチ信号ＳＰとして出力される。ラッチ回路Ｌａｔｃｈの反転出力はレベルシフタＬ４を介してスイッチ信号ＳＮとして出力される。なお、図５中のＳＰ〔０〕はデジタル信号ＤＡＴＡの０ビット目に対応するスイッチ信号であることを表す。同様に、ＳＮ〔０〕はデジタル信号ＤＡＴＡの０ビット目に対応するスイッチ信号であることを表す。

通常、各スイッチ（ＳＷ−Ｐ、ＳＷ−Ｎ）のオンオフの切替は、デジタル信号ＤＡＴＡの全ｂｉｔに対応するスイッチの切替タイミングが揃っていることが要求されるため、スイッチ直前にラッチ回路やフリップフロップを設け、各スイッチのオンオフの切替タイミングを、クロック信号ＣＬＫで制御することで揃えている。
また、電流ＤＡＣ１１０は、多くの場合、デジタル処理は、高速動作が可能であり且つ比較的低電圧を供給するデジタル電源（ＤＶＤＤ）から電源供給を受けるＭＯＳトランジスタ（以下、ＭＯＳ−Ｄと呼ぶ。）で行い、アナログ処理としての電流出力自体は、中速動作が可能であり且つ比較的中電圧を供給するアナログ電源（ＡＶＤＤ）から電源供給を受けるＭＯＳトランジスタ（以下、ＭＯＳ−Ａと呼ぶ。）で行うというＭＯＳトランジスタの使い分けがとられており、多くの場合、アナログ電源ＡＶＤＤは、デジタル電源ＤＶＤＤに比べて電源のノイズを嫌う。

さらに、電流源部１１１だけでなく、スイッチ部１１２の、オン状態にあるＰＭＯＳトランジスタからなるスイッチも飽和領域での動作が望ましいため、第１スイッチＳＷ−Ｐおよび第２スイッチＳＷ−Ｎをオン状態に制御する場合の、スイッチＳＷ−ＰおよびＳＷ−Ｎの動作電圧としては、第１および第２スイッチを構成するＰＭＯＳトランジスタのソース・ゲート間電圧Ｖｇｓを加えたとしても、電流源トランジスタＴｅのソース・ドレイン間電圧Ｖｄｓが確保される電圧が上限となる。また、第１出力端ＯＵＴ−Ｐおよび第２出力端ＯＵＴ−Ｎにかかる最大電圧から、スイッチとしてのＰＭＯＳトランジスタの閾値電圧Ｖth相当だけ低下した電圧が下限となる。ここでは、下限の適度な電圧を下限電圧Ｖｓｗとする。この下限電圧Ｖｓｗは、例えば、スイッチ信号ＳＰ、ＳＮを受ける側の回路などに応じて設定される。図５の場合には、第１および第２スイッチとしてのＰＭＯＳトランジスタの動作電圧に応じて決定される。

前述したように、レベルシフトを行いながらラッチ動作を行う方法として、例えば図６に示すような回路が一般的である。なお、以後ＡＶＤＤは、アナログ電源が供給するアナログ電源電圧を表すこともある。また、ＤＶＤＤは、デジタル電源が供給するデジタル電源電圧を表すこともある。
図６に示すように、ＭＯＳ−Ａでラッチ回路やフリップフロップを構成し、デジタル信号ＤＡＴＡは、ＤＶＤＤ基準からＡＶＤＤ基準の信号にレベルシフトしてラッチやフリップフロップに入力し、クロック信号もＤＶＤＤ基準からＡＶＤＤ基準にレベルシフトして、ラッチやフリップフロップに入力するようにしている。さらに、前述のように、スイッチ部１１２を構成するＰＭＯＳトランジスタからなるスイッチＳＷ−Ｐ、ＳＷ−Ｎの動作電圧としては、Ｈレベル：ＡＶＤＤ、Ｌレベル：Ｖｓｗなどが望まれるため、ＡＶＤＤ−ＶＳＳを電圧範囲とするラッチ出力Ｑ、ＱＮを、ＡＶＤＤ−Ｖｓｗを電圧範囲とするスイッチ信号ＳＮ、ＳＰに変換するためのＣＭＯＳのスイッチ回路を備えている。

すなわち、図６に示すように、レベルシフトを行う従来のレベルシフタ回路１１３は、ＶＤＤレベルシフト部１２１と、ラッチ（もしくはフリップフロップ）回路１２２と、ＶＳＳレベルシフト部１２３と、を備える。
ＶＤＤレベルシフト部１２１は、デジタル信号ＤＡＴＡ用およびクロック信号ＣＬＫ用として２つのレベルシフタＬ１１、Ｌ１２を有する。

電圧範囲をＤＶＤＤ−ＶＳＳとするデジタル信号ＤＡＴＡ、すなわちデジタル電源電圧ＤＶＤＤを上限、低電位側電源電圧ＶＳＳを下限とするデジタル信号ＤＡＴＡは、レベルシフタＬ１１で、ＤＶＤＤ基準からＡＶＤＤ基準にレベルシフトされ、アナログ電源電圧ＡＶＤＤを上限、低電位側電源電圧ＶＳＳを下限とするデジタル信号ＤＡＴＡ（ＡＶＤＤ−ＶＳＳ）として、ラッチ回路１２２に入力される。なお、以後、例えば、「ＤＶＤＤ−ＶＳＳ」との記載は、電圧範囲が、デジタル電源電圧ＤＶＤＤを上限、低電位側電源電圧ＶＳＳを下限とする電圧であること、また、例えば、「ＡＶＤＤ−ＶＳＳ」との記載は、電圧範囲が、アナログ電源電圧を上限、低電位側電源電圧ＶＳＳを下限とする電圧であることを表す。

同様に、クロック信号ＣＬＫ（ＤＶＤＤ−ＶＳＳ）は、レベルシフタＬ１２で、ＤＶＤＤ基準からＡＶＤＤ基準にレベルシフトされ、クロック信号ＣＬＫ（ＡＶＤＤ−ＶＳＳ）として、ラッチ回路１２２に入力される。
ラッチ回路（もしくはフリップフロップ）１２２は、アナログ電源ＡＶＤＤから供給される電源電圧ＡＶＤＤを動作電圧とするＭＯＳ−Ａで構成される。例えば、図６に示すように、ラッチ回路１２２に入力された、デジタル信号ＤＡＴＡ（ＡＶＤＤ−ＶＳＳ）は、クロックドインバータからなる第１インバータｉ１（ＡＶＤＤ−ＶＳＳ）、第２インバータ（ＡＶＤＤ−ＶＳＳ）ｉ２、クロックドインバータからなる第３インバータ（ＡＶＤＤ−ＶＳＳ）ｉ３を介して、第３インバータｉ３の出力が第２インバータｉ２に入力されるとともに、第３インバータｉ３の出力端は、第１インバータｉ１および第２インバータｉ２の接続点であるノードｎ１に接続され、ノードｎ１と第４インバータ（ＡＶＤＤ−ＶＳＳ）ｉ４の入力端が接続され、第４インバータｉ４の出力がラッチ出力Ｑ（ＡＶＤＤ−ＶＳＳ）として出力される。なお、クロックドインバータからなる第１インバータｉ１は、後述のインバータｉ７の出力であるクロック信号ＣＫを制御端子に入力し、クロック信号ＣＫがＨＩＧＨレベルであるときにのみ通常のインバータ回路として動作する。同様に、クロックドインバータからなる第３インバータｉ３は、後述のインバータｉ６の出力であるクロック信号ＣＫＮを制御端子に入力し、クロック信号ＣＫＮがＨＩＧＨレベルであるときにのみ通常のインバータ回路として動作する。すなわち、第１インバータｉ１および第３インバータｉ３は相補的に通常のインバータとして動作する。

また、第２インバータｉ２の出力は、第５インバータ（ＡＶＤＤ−ＶＳＳ）ｉ５を介して、ラッチ出力Ｑの反転信号であるラッチ出力ＱＮ（ＡＶＤＤ−ＶＳＳ）として出力される。
クロック信号ＣＬＫ（ＡＶＤＤ−ＶＳＳ）は、第６インバータ（ＡＶＤＤ−ＶＳＳ）ｉ６および第７インバータ（ＡＶＤＤ−ＶＳＳ）ｉ７を介して、クロック信号ＣＫとして出力され、第６インバータｉ６の出力がクロック信号ＣＫの反転信号ＣＫＮとして出力される。

ＶＳＳレベルシフト部１２３は、ラッチ出力Ｑが入力される第１ＣＭＯＳインバータ１２３ａと、ラッチ出力ＱＮが入力される第２ＣＭＯＳインバータ１２３ｂとを備え、これらＣＭＯＳインバータ１２３ａ、１２３ｂは、アナログ電源電圧ＡＶＤＤ−下限電圧Ｖｓｗを動作電圧とする。
そして、第１ＣＭＯＳインバータ１２３ａの出力が、スイッチ信号ＳＮ（ＡＶＤＤ−Ｖｓｗ）として、対応する第２スイッチＳＷ−Ｎに出力され、第２ＣＭＯＳインバータ１２３ｂの出力が、スイッチ信号ＳＰ（ＡＶＤＤ−Ｖｓｗ）として対応する第１スイッチＳＷ−Ｐに出力される。

また、他の方法として、図７に示すように、ラッチ回路（もしくはフリップフロップ）を、デジタル電源ＤＶＤＤから供給される電源電圧ＤＶＤＤを動作電圧とするＭＯＳ−Ｄで構成することも考えられる。
すなわち、図７に示すように、レベルシフトを行う従来のラッチ回路は、ＤＶＤＤ−ＶＳＳを動作電圧とする、ラッチ回路（もしくはフリップフロップ）１３１と、ＤＶＤＤ−ＶＳＳを動作電圧とするＶＤＤレベルシフト部１３２と、ＡＶＤＤ−Ｖｓｗを動作電圧とするＶＳＳレベルシフト部１３３と、を備える。

各部の構成は、図６に示す、ラッチ回路（もしくはフリップフロップ部）をＭＯＳ−Ａにより構成した場合と同様の構成を有するが、動作電圧が異なる。
すなわち、ラッチ回路１３１は、デジタル信号ＤＡＴＡ（ＤＶＤＤ−ＶＳＳ）を入力し、ラッチ出力Ｑ（ＤＶＤＤ−ＶＳＳ）、ＱＮ（ＤＶＤＤ−ＶＳＳ）を出力する。
ＶＤＤレベルシフト部１３２は、ラッチ出力Ｑ（ＤＶＤＤ−ＶＳＳ）、ＱＮ（ＤＶＤＤ−ＶＳＳ）を入力し、ＤＶＤＤ基準からＡＶＤＤ基準に変換し、レベルシフトしたラッチ出力Ｑ（ＡＶＤＤ−ＶＳＳ）、ＱＮ（ＡＶＤＤ−ＶＳＳ）を出力する。

ＶＳＳレベルシフト部１３３は、ラッチ出力Ｑ（ＡＶＤＤ−ＶＳＳ）、ＱＮ（ＡＶＤＤ−ＶＳＳ）を入力し、第１ＣＭＯＳインバータ１３３ａの出力が、スイッチ信号ＳＮ（ＡＶＤＤ−Ｖｓｗ）として対応する第２スイッチＳＷ−Ｎに出力され、第２ＣＭＯＳインバータ１３３ｂの出力が、スイッチ信号ＳＮ（ＡＶＤＤ−Ｖｓｗ）として対応する第１スイッチＳＷ−Ｐに出力される。

また、レベルシフトを行いながらラッチ動作を行う回路として、図６や図７に示す回路の他に、例えば、高電圧レベルＶＤＤＡおよび低電圧レベルＧＮＤＡ（例えばグラウンドレベル）を動作電圧とし、原入力信号と反対の周期を有する高電圧シグナルを生成する電圧レベルシフタと、高電圧フリップフロップと、を備えた、ラッチ可能な電圧レベルシフタも提案されている（例えば、特許文献１参照）。

特開２００５−３０１１９７号公報

しかしながら、図６に示すように、中電圧用のＭＯＳ−Ａを用いて、図５に示すレベルシフタ回路１１３を構成した場合、中電圧であるアナログ電源電圧ＡＶＤＤ−ＶＳＳを電圧範囲とするクロック信号ＣＬＫもアナログ電源電圧ＡＶＤＤ基準で引き回されるため、消費電力が大きくなり、且つ、クロックバッファに起因する電源の揺れがアナログ電源ＡＶＤＤを介してラッチ回路３０のアナログ回路部分に回り込みやすい、という問題がある。

また、高速化という点においても、クロックラインを中電圧用のＭＯＳ−Ａで引き回していること、また、クロック信号ＣＬＫが入力されるレベルシフタ回路の入力段から、クロック信号ＣＬＫかがスイッチ信号ＳＮ、ＳＰとして出力段から出力されるまでの間に、中電圧用のＭＯＳ−Ａによって伝達される段数が５段もあること、などから、高速化が困難であるという問題がある。

また、図７に示すように、ＭＯＳ−Ｄを用いて図５に示すレベルシフタ回路１１３を構成した場合、レベルシフタ回路１１３とスイッチ部１１２との間に、図７に示すＶＤＤレベルシフト部１３２およびＶＳＳレベルシフト部１３３が必要となるため、レベルシフタ回路１１３にクロック信号ＣＬＫが入力された時点からスイッチ部１１２に対してスイッチ信号ＳＮ、ＳＰが実際に出力されるまでの間、すなわち各スイッチが実際に動作するまでに時間を要し、結果的に、電流ＤＡＣの高速化を妨げることになる。

さらに、特許文献１記載のように、原入力信号と反対の周期を有する高電圧シグナルを生成する電圧レベルシフタと、高電圧フリップフロップと、を備えた回路を用いた場合、回路にクロック信号が入力された時点から、このクロック信号に応じて生成される出力信号ＯＢ、Ｏが出力されるまでの段数は少なくなっている。
しかしながら、クロック信号に応じて各素子が駆動するためには、中速・中電圧のアナログ電源から供給されるアナログ電源電圧ＡＶＤＤ−ＶＳＳを動作電圧とする動作が必要であり、且つ、２つのクロック信号を用いているため、比較的高精度で同期した２つのクロック信号を必要とするという問題がある。

そこで、本発明は、上記従来の未解決の問題に着目してなされたものであり、低消費電力で高速動作を行うことの可能なレベルシフタ回路および電流ＤＡＣを提供することを目的としている。

上記目的を達成するために、本発明の一態様は、第１および第２トランジスタを含み、且つ当該第１および第２トランジスタのそれぞれに差動信号が入力される差動対と、前記第１および第２トランジスタの共通接続点に接続されるトランジスタであり且つゲートにクロック信号が入力される第３トランジスタと、互いに直列に接続された第４および第５トランジスタと、互いに直列に接続された第６および第７トランジスタとを含み、且つ前記第４および第５トランジスタのそれぞれに前記第１トランジスタの一端が接続され、前記第６および第７トランジスタのそれぞれに前記第２トランジスタの一端が接続されてなるラッチ部と、を備え、前記差動信号および前記クロック信号の電圧範囲の最大レベルは共に第１電圧レベルであって、前記ラッチ部の出力信号の電圧範囲の最大レベルである第２電圧レベルは、前記第１電圧レベルよりも大きいことを特徴とするレベルシフタ回路である。

前記第４トランジスタと前記第５トランジスタとの間に設けられた第８トランジスタと、前記第６トランジスタと前記第７トランジスタとの間に設けられた第９トランジスタと、を含み、前記第８および第９トランジスタのゲートに一定電圧が印加されるレベルシフト部、をさらに備えてよい。
前記ラッチ部は、前記第２電圧レベルの電圧を電源電圧として動作するものであってよい。

入力信号から前記差動信号を生成する差動信号生成部、をさらに備えてよい。
前記差動信号生成部は、前記第１電圧レベルの電圧を電源電圧として動作するものであってよい。
本発明の他の態様は、複数の電流源と、前記複数の電流源それぞれに対応して設けられた複数のスイッチと、前記複数のスイッチそれぞれに対応して設けられ、前記スイッチの動作タイミングを制御する請求項１から請求項５のいずれか１項に記載の複数のレベルシフタ回路と、を備え、前記各スイッチの動作に応じて前記複数の電流源から出力される電流の合計を出力することを特徴とする電流ＤＡＣである。

本発明によれば、低い消費電力ながらも高速動作可能なレベルシフタ回路また、電流ＤＡＣを実現することができる。特に、低電圧・高速動作可能なデジタル電源から供給されるデジタル電源電圧を動作電圧とする素子により、クロック信号を引き回すクロックラインを構成することができるため、アナログ電源を用いた場合に生じるクロック信号へのノイズの回り込みを回避することができる。

本発明を適用した電流ＤＡＣの一例を示す構成図である。 図１のレベルシフタ回路の概略構成を示す図である。 リファレンス電圧ＲＥＦを生成する回路の一例である。 第２の実施形態におけるレベルシフタ回路の概略構成を示す図である。 従来の電流ＤＡＣの一例を示す構成図である。 従来のレベルシフタ回路の一例を示す構成図である。 従来のレベルシフタ回路のその他の例を示す構成図である。

以下、本発明の実施形態を説明する。
（第１実施形態）
まず、第１実施形態について説明する。
図１は、第１実施形態における、レベルシフトを行うラッチ回路を用いた電流ＤＡＣ１０の一例を示す概略構成図である。

図１に示す電流ＤＡＣ１０は、電流源部１と、スイッチ部２と、レベルシフタ回路３と、を備える。
電流源部１およびスイッチ部２の構成は、従来と同様であるので同一部の詳細な説明は省略する。
すなわち、電流源部１は、図１に示すように、デジタル信号ＤＡＴＡの各ビットに対応する複数のＰＭＯＳトランジスタからなる電流源トランジスタＴｅを備える。これら電流源トランジスタＴｅは、各ビットの重み付けに比例した大きさの電流を供給する電流源トランジスタとして動作する。各電流現トランジスタＴｅのゲートには、共通の制御信号Ｓが入力される。

スイッチ部２は、第１スイッチＳＷ−Ｐおよび第２スイッチＳＷ−Ｎが並列に接続されてなるスイッチ対を備える。このスイッチ対は、デジタル信号ＤＡＴＡの各ビットに対応して設けられ、電流源トランジスタＴｅと直列に接続される。スイッチ部２は、レベルシフタ回路３により制御され、第１および第２スイッチのそれぞれがレベルシフタ回路３からのスイッチ信号ＳＰ、ＳＮに応じてオンオフ動作することによって、オン状態に制御されたスイッチを介して各ビットの重み付けに比例した大きさの電流が流れ、第１スイッチＳＷ−Ｐを介して供給される電流の総和は、第１出力端ＯＵＴ−Ｐから出力され、第２スイッチＳＷ−Ｎを介して供給される電流の総和は、第２出力端ＯＵＴ−Ｎから出力される。

レベルシフタ回路３は、変換対象のデジタル信号ＤＡＴＡの各ビットに対応するラッチ回路３０を備える。例えばデジタル信号ＤＡＴＡがＮビットである場合には、Ｎ個のラッチ回路３０を備える。
このラッチ回路３０は、レベルシフトを行うとともにラッチを行うレベルシフタ回路であって、各ラッチ回路３０は、デジタル信号ＤＡＴＡとクロック信号ＣＬＫとを入力し、デジタル信号ＤＡＴＡをレベルシフトして、スイッチ信号ＳＰおよびＳＮとして、第１スイッチＳＷ−Ｐおよび第２スイッチＳＷ−Ｎにそれぞれ出力する。

なお、図１において、ＤＡＴＡ〔Ｎ：０〕は、Ｎビットのデジタル信号のうちの０ビット目のデータであることを表す。ＳＰ〔０〕、ＳＮ〔０〕は、Ｎビットのデジタル信号のうちの０ビット目に対応するスイッチＳＷ−Ｐ〔０〕、ＳＷ−Ｎ〔０〕へのスイッチ信号であることを表す。
図２は、ラッチ回路３０の一例を示す構成図である。

ラッチ回路３０は、インバータ部３１と、ＶＤＤレベルシフト＋ラッチ部３２と、ＶＳＳレベルシフト部３３と、を備える。
インバータ部３１は、第１インバータ３１ａと、第２インバータ３１ｂと、を備える。
第１インバータ３１ａは、ＰＭＯＳトランジスタＰＭＯＳ−Ｄ１およびＮＭＯＳトランジスタＮＭＯＳ−Ｄ１を備え、これらは直列に接続される。第２インバータ３１ｂは、ＰＭＯＳトランジスタＰＭＯＳ−Ｄ２およびＮＭＯＳトランジスタＮＭＯＳ−Ｄ２を備え、これらは直列に接続される。そして、これら第１インバータ３１ａおよび第２インバータ３１ｂは、高速動作が可能であり且つ比較的低電圧を供給するデジタル電源から供給されるデジタル電源電圧ＤＶＤＤおよび低電位側電源電圧ＶＳＳ間に並列に接続される。

デジタル信号ＤＡＴＡは、デジタル電源電圧ＤＶＤＤ−低電位側電源電圧ＶＳＳを電圧範囲とする。
第１インバータ３１ａを構成するＭＯＳトランジスタＰＭＯＳ−Ｄ１およびＮＭＯＳ−Ｄ１のゲートには、デジタル信号ＤＡＴＡが入力される。
第２インバータ３１ｂを構成するＭＯＳトランジスタＰＭＯＳ−Ｄ２およびＮＭＯＳ−Ｄ２のゲートは、ＭＯＳトランジスタＰＭＯＳ−Ｄ１およびＮＭＯＳ−Ｄ１の接続点であるノードＮ１と接続される。

また、ＭＯＳトランジスタＰＭＯＳ−Ｄ２およびＮＭＯＳ−Ｄ２の接続点であるノードＮ２と、前記ノードＮ１の電圧が、インバータ部３１の出力としてＶＤＤレベルシフト＋ラッチ部３２に出力される。
ＶＤＤレベルシフト＋ラッチ部３２は、インバータ部３１の出力をゲートに受けるＮＭＯＳトランジスタＮＭＯＳ−Ａ４およびＮＭＯＳトランジスタＮＭＯＳ−Ａ５と、これらＮＭＯＳトランジスタＮＭＯＳ−Ａ４およびＮＭＯＳ−Ａ５のソースどうしの接続点であるノードＮ３に接続されるＮＭＯＳトランジスタＮＭＯＳ−Ｄ３と、ラッチを構成する、ＰＭＯＳトランジスタＰＭＯＳ−Ａ６、ＮＭＯＳトランジスタＮＭＯＳ−Ａ６、ＰＭＯＳトランジスタＰＭＯＳ−Ａ７およびＮＭＯＳトランジスタＮＭＯＳ−Ａ７と、を備える。

ラッチを構成する、ＰＭＯＳトランジスタＰＭＯＳ−Ａ６およびＮＭＯＳトランジスタＮＭＯＳ−Ａ６は直列に接続され、同様にＰＭＯＳトランジスタＰＭＯＳ−Ａ７およびＮＭＯＳトランジスタＮＭＯＳ−Ａ７は直列に接続される。これら直列に接続されたＭＯＳトランジスタＰＭＯＳ−Ａ６およびＮＭＯＳ−Ａ６、ＰＭＯＳ−Ａ７およびＮＭＯＳ−Ａ７は、中速動作が可能であり且つ比較的中電圧を供給するアナログ電源により供給されるアナログ電源電圧ＡＶＤＤおよび低電位側電源電圧ＶＳＳ間に並列に接続される。

前記ＮＭＯＳトランジスタＮＭＯＳ−Ａ４のドレインは、ＰＭＯＳトランジスタＰＭＯＳ−Ａ６およびＮＭＯＳトランジスタＮＭＯＳ−Ａ６のゲートに接続されるとともに、ＰＭＯＳトランジスタＰＭＯＳ−Ａ７およびＮＭＯＳトランジスタＮＭＯＳ−Ａ７の接続点であるノードＮ４に接続される。
ＮＭＯＳトランジスタＮＭＯＳ−Ａ５のドレインは、ＰＭＯＳトランジスタＰＭＯＳ−Ａ６およびＮＭＯＳトランジスタＮＭＯＳ−Ａ６の接続点であるノードＮ５に接続されるとともに、ＰＭＯＳトランジスタＰＭＯＳ−Ａ７およびＮＭＯＳトランジスタＮＭＯＳ−Ａ７のゲートに接続される。

また、ＮＭＯＳトランジスタＮＭＯＳ−Ａ４のゲートは、インバータ部３１のノードＮ１に接続され、ＮＭＯＳトランジスタＮＭＯＳ−Ａ５のゲートは、インバータ部３１のノードＮ２と接続される。そして、これらＮＭＯＳトランジスタＮＭＯＳ−Ａ４およびＮＭＯＳ−Ａ５のドレインはＮＭＯＳトランジスタＮＭＯＳ−Ｄ３を介して、低電位側電源電圧ＶＳＳに接続される。

このＮＭＯＳトランジスタＮＭＯＳ−Ｄ３のゲートには、ＤＶＤＤ−ＶＳＳを電圧範囲とするクロック信号ＣＬＫが入力される。
ＶＳＳレベルシフト部３３は、一定電圧であるリファレンス電圧ＲＥＦによって、スイッチ信号ＳＰおよびＳＮの電圧範囲の最小レベルを下限電圧Ｖｓｗにシフトする。ＰＭＯＳトランジスタＰＭＯＳ−Ａ４およびＰＭＯＳ−Ａ５を備える。ＰＭＯＳトランジスタＰＭＯＳ−Ａ４は、ＰＭＯＳトランジスタＰＭＯＳ−Ａ６およびノードＮ５間に接続され、ＰＭＯＳトランジスタＰＭＯＳ−Ａ５は、ＰＭＯＳトランジスタＰＭＯＳ−Ａ７およびノードＮ４間に接続される。これらＰＭＯＳトランジスタＰＭＯＳ−Ａ４およびＰＭＯＳ−Ａ５のゲートに、リファレンス電圧ＲＥＦが入力される。

なお、下限電圧Ｖｓｗは、前述のように、下限の適度な電圧値である。
そして、ＰＭＯＳトランジスタＰＭＯＳ−Ａ７およびＰＭＯＳトランジスタＰＭＯＳ−Ａ５の接続点であるノードＮ６の電圧が、ＡＶＤＤ−Ｖｓｗを電圧範囲とするスイッチ信号ＳＰとして第１スイッチＳＷ−Ｐに出力される。また、ＰＭＯＳトランジスタＰＭＯＳ−Ａ６およびＰＭＯＳトランジスタＰＭＯＳ−Ａ４の接続点であるノードＮ７の電圧が、ＡＶＤＤ−Ｖｓｗを電圧範囲とするスイッチ信号ＳＮとして第２スイッチＳＷ−Ｎに出力される。

ここで、２つのインバータを構成する、ＰＭＯＳトランジスタＰＭＯＳ−Ｄ１およびＮＭＯＳトランジスタＮＭＯＳ−Ｄ１と、ＰＭＯＳトランジスタＰＭＯＳ−Ｄ２およびＮＭＯＳトランジスタＮＭＯＳ−Ｄ２、また、クロック信号ＣＬＫが入力されるＮＭＯＳトランジスタＮＭＯＳ−Ｄ３は、デジタル電源から出力される比較的低電圧なデジタル電源電圧ＤＶＤＤを動作電圧とする低電圧用のＭＯＳ−Ｄからなる。

一方、２つのインバータ出力を受ける、ＮＭＯＳトランジスタＮＭＯＳ−Ａ４およびＮＭＯＳ−Ａ５と、ラッチを構成する、ＮＭＯＳトランジスタＮＭＯＳ−Ａ６、ＮＭＯＳ−Ａ７、ＰＭＯＳトランジスタＰＭＯＳ−Ａ６、ＰＭＯＳ−Ａ７、さらに、リファレンス電圧ＲＥＦによってスイッチ信号ＳＰおよびＳＮの電圧範囲の最小レベルを、下限電圧ＶｓｗにシフトするためのＰＭＯＳトランジスタＰＭＯＳ−Ａ４およびＮＭＯＳトランジスタＮＭＯＳ−Ａ５は、アナログ電源から出力される比較的中電圧なアナログ電源電圧ＡＶＤＤを動作電圧とする中電圧用のＭＯＳ−Ａからなる。

なお、ノードＮ３は、デジタル電源電圧ＤＶＤＤからＮＭＯＳトランジスタＮＭＯＳ−Ａ４もしくはＮＭＯＳトランジスタＮＭＯＳ−Ａ５の閾値電圧分だけ下がった電圧以下の電圧値となるため、ＮＭＯＳトランジスタＮＭＯＳ−Ｄ３のソース−ドレイン間には、デジタル電源電圧ＤＶＤＤ以上の電圧はかからない。そのため、ＮＭＯＳトランジスタＮＭＯＳ−Ｄ３として、低電圧用のＭＯＳトランジスタ（ＭＯＳ−Ｄ）を適用することができる。したがって、その分、高速動作が可能となる。

デジタル信号ＤＡＴＡは、スイッチ信号ＳＰおよびＳＮの極性を決める信号であり、ＤＶＤＤ−ＶＳＳを電圧範囲とする信号である。クロック信号ＣＬＫがＬレベル（＝ＶＳＳ）であるときに、デジタル信号ＤＡＴＡに応じて極性が切り替えられる。
デジタル信号ＤＡＴＡによって、ノードＮ１およびＮ２のうち一方の電位が、デジタル電源電圧ＤＶＤＤ、他方の電位が低電位側電源電圧ＶＳＳとなるが、ＮＭＯＳトランジスタＮＭＯＳ−Ｄ３が非導通状態であるときには、ＮＭＯＳトランジスタＮＭＯＳ−Ａ４およびＮＭＯＳ−Ａ５は、ノードＮ４およびＮ５の電圧にほとんど影響を与えない。

クロック信号ＣＬＫがＬレベル（＝ＶＳＳ）の場合、ノードＮ４、Ｎ５の電圧は、一方はＡＶＤＤに、他方はＶＳＳになる。そして、ＰＭＯＳトランジスタＰＭＯＳ−Ａ６、ＰＭＯＳ−Ａ７、ＮＭＯＳトランジスタＮＭＯＳ−Ａ６、ＮＭＯＳ−Ａ７はラッチを構成しているため、ノードＮ６、Ｎ７の状態は維持される。
なお、ＰＭＯＳトランジスタＰＭＯＳ−Ａ４、ＰＭＯＳ−Ａ５は、スイッチ信号ＳＰ、ＳＮの電圧範囲の最小レベルが、Ｖｓｗ＝ＲＥＦ＋（ＰＭＯＳトランジスタＰＭＯＳ−Ａ４またはＰＭＯＳ−Ａ５の閾値電圧）となるように設けたものである。仮に、ノードＮ４の電位がＡＶＤＤ、ノードＮ５の電位がＶＳＳであれば、スイッチ信号ＳＰはＡＶＤＤ、ＳＮはＶｓｗとなる。

一方、クロック信号ＣＬＫがＨレベル（＝ＤＶＤＤ）の場合、ＮＭＯＳトランジスタＮＭＯＳ−Ｄ３が導通し、ノードＮ１の電位がＤＶＤＤ、ノードＮ２の電位がＶＳＳであれば、ＮＭＯＳトランジスタＮＭＯＳ−Ａ４が導通してノードＮ４の電位をＶＳＳに導き、ＰＭＯＳトランジスタＰＭＯＳ−Ａ６がノードＮ５の電位をアナログ電源電圧ＡＶＤＤに導く。

このように、ラッチのノードＮ４、Ｎ５を転換するように動作させるためには、ＮＭＯＳトランジスタＮＭＯＳ−Ａ４およびＮＭＯＳ−Ａ５を、ＮＭＯＳトランジスタＮＭＯＳ−Ａ６およびＮＭＯＳ−Ａ７に比較して、サイズを大きめに設計し、導通抵抗を低くすれば、実現することができる。
スイッチ信号ＳＰおよびＳＮの電圧は、クロック信号ＣＬＫがＬレベルのときと同様に、ノードＮ４の電位がアナログ電源電圧ＡＶＤＤ、ノードＮ５の電位が低電位側電源電圧ＶＳＳであれば、スイッチ信号ＳＰはアナログ電源電圧ＡＶＤＤ、スイッチ信号ＳＮは下限電圧Ｖｓｗとなる。

つまり、ＤＶＤＤ−ＶＳＳを電圧範囲とするデジタル信号ＤＡＴＡが、電圧範囲がＡＶＤＤ−Ｖｓｗにシフトした電圧を動作電圧とする、スイッチ信号ＳＰ、ＳＮとして伝えられることになる。
このように、図２に示す第１実施形態におけるラッチ回路３０によれば、ラッチ回路３０に入力されるデジタル信号ＤＡＴＡ、およびクロック信号ＣＬＫは、ＤＶＤＤ−ＶＳＳを電圧範囲とし、ラッチ回路３０から出力されるスイッチ信号ＳＰ、ＳＮは、レベルシフトされ、アナログ電源電圧ＡＶＤＤを最大レベル、下限電圧Ｖｓｗを最小レベルとする電圧範囲の信号として出力される。

さらに、ラッチ回路３０の出力であるスイッチ信号ＳＰ、ＳＮの極性はデジタル信号ＤＡＴＡで決まり、且つ出力切替のタイミングがクロック信号ＣＬＫの立ち上がりエッジで決まるラッチ回路を実現することができる。
なお、リファレンス電圧ＲＥＦは、下限電圧ＶｓｗからＰＭＯＳトランジスタＰＭＯＳ−Ａ４もしくはＰＭＯＳ−Ａ５の閾値電圧だけ低下した電圧にすることがより好ましい。

図３は、リファレンス電圧ＲＥＦとして、下限電圧ＶｓｗからＰＭＯＳトランジスタＰＭＯＳ−Ａ４もしくはＰＭＯＳ−Ａ５の閾値電圧だけ低下した電圧を生成するためのＲＥＦ電圧生成回路４の一例を示したものである。なお、この図３は、下限電圧Ｖｓｗが、基準電圧よりも高い場合の例である。
図３に示すように、アナログ電源電圧ＡＶＤＤおよび低電位側電源電圧ＶＳＳ間に、定電流源４１およびＰＭＯＳトランジスタＰＭＯＳ−ＡＲ４がこの順に直列に接続される。また、ＰＭＯＳトランジスタＰＭＯＳ−ＡＲ４の両端には、直列に接続された抵抗Ｒ１およびＲ２が接続される。

そして、オペアンプ４２の正入力端子に基準電圧、反転入力端子に抵抗Ｒ１およびＲ２の接続点の電位が入力され、オペアンプ４２の出力が、ＰＭＯＳトランジスタＰＭＯＳ−ＡＲ４のゲートに入力されるとともに、リファレンス電圧ＲＥＦとして出力されるようになっている。
なお、ＰＭＯＳトランジスタＰＭＯＳ−ＡＲ４の閾値電圧は、ＰＭＯＳトランジスタＰＭＯＳ−Ａ４およびＰＭＯＳ−Ａ５の閾値電圧Ｖthと同一値を有する。

すなわち、図３に示すＲＥＦ電圧生成回路４は、ＰＭＯＳトランジスタＰＭＯＳ−ＡＲ４のソースと定電流源４１との接続点であるノードＮ２０の電圧が、下限電圧Ｖｓｗと同じ電圧となるように、オペアンプ４２を用いて負帰還をかけている。基準電圧としては一定電圧を用いてもよいし、電流ＤＡＣ１０の基準電流と抵抗とから作ってもよく、また、電源から分割してもよい。下限電圧Ｖｓｗと基準電圧との比が、Ｖｓｗ：基準電圧＝（Ｒ１＋Ｒ２）：Ｒ２となるように、基準電圧を設定すればよい。

以上説明したように、図２に示す第１実施形態におけるラッチ回路３０は、クロック信号ＣＬＫの電圧範囲を低電圧のデジタル電源電圧ＤＶＤＤ−ＶＳＳとし、クロック信号ＣＬＫをＤＶＤＤ基準の信号として引き回すようにした。そのため、デジタル信号ＤＡＴＡの入力およびクロック信号ＣＬＫに応じたクロック動作は、低消費電力且つ高速動作が可能なデジタル電源によるデジタル電源電圧ＤＶＤＤ−ＶＳＳを動作電圧として動作を行うため、クロック信号ＣＬＫが入力されるＮＭＯＳトランジスタとして低電圧のデジタル電源電圧ＤＶＤＤを動作電圧とする低電圧用のＭＯＳ−Ｄを用いることができる。したがって、その分、消費電力の削減を図ることができる。また、クロック信号ＣＬＫの引き回しを、アナログ電源を用いることなく実現することができるため、アナログ電源を介してクロック信号ＣＬＫにノイズが回り込むことを回避することができる。

また、ラッチ回路３０への、クロック信号ＣＬＫの入力段から、クロック信号ＣＬＫに応じてＨＩＧＨレベルおよびＬＯＷレベルの切替タイミングが決定されるスイッチ信号ＳＰ、ＳＮの出力段までの段数を１段とすることができる。このように、入力段から出力段までの段数を削減することができるため、ラッチ回路３０内での、クロック信号ＣＬＫに応じて設定されるスイッチ信号ＳＰ、ＳＮの切替タイミングの誤差を抑制することができる。その結果、複数のラッチ回路３０間でのスイッチ信号ＳＰ、ＳＮの切替タイミングの誤差を抑制することができ、すなわち、デジタル信号ＤＡＴＡの複数のビット間における切替タイミングのずれを抑制することができる。

また、ラッチ回路３０を構成する素子数を、図６や図７に示す従来のラッチ回路に比較して低減することができるため、小面積化を図ることができる。
そして、このようなラッチ回路３０を用いて電流ＤＡＣを構成することによって、消費電力を低減しつつ、高速動作の可能な電流ＤＡＣを実現することができる。

（第２実施形態）
次に、本発明の第２実施形態を説明する。
この第２実施形態は、第１実施形態において、ラッチ回路３０の構成が異なること以外は同様であるので、同一部には、同一符号を付与し、その詳細な説明は省略する。
図４は、第２実施形態におけるラッチ回路３０ａの一例を示すブロック図である。
第２実施形態におけるラッチ回路３０ａは、インバータ部５１と、ＶＤＤレベルシフト＋ラッチ部５２と、を備える。すなわち、上記第１の実施形態におけるラッチ回路３０において、ＶＳＳレベルシフト部３３を除去した構成を有する。

インバータ部５１は図２に示すラッチ回路３０におけるインバータ部３１と同一の機能構成を有する。同様に、ＶＤＤレベルシフト＋ラッチ部５２は、ＶＤＤレベルシフト＋ラッチ部３２と同一の機能構成を有する。
そして、ＰＭＯＳトランジスタＰＭＯＳ−Ａ６のソースをノードＮ７、ＰＭＯＳトランジスタＰＭＯＳ−Ａ７のソースをノードＮ６としたとき、ノードＮ６の電位が、スイッチ信号ＳＰとして出力され、ノードＮ７の電位が、スイッチ信号ＳＮとして出力される。これらスイッチ信号ＳＰ、ＳＮの電圧範囲はアナログ電源電圧ＡＶＤＤ−低電位側電源電圧ＶＳＳであって、通常用いられるアナログ電源電圧ＡＶＤＤおよび低電位側電源電圧ＶＳＳ間の電圧範囲を有する信号である。

したがって、スイッチ信号ＳＰ、ＳＮの電圧範囲が、ＡＶＤＤ−Ｖｓｗである第１の実施形態におけるラッチ回路３０に比較して、より汎用的な場面で用いることができ、すなわち汎用性を向上することができる。
なお、この場合も、上記第１実施形態と同等の作用効果を得ることができる。
ここで、上記各実施形態において、ＮＭＯＳトランジスタＮＭＯＳ−Ａ４およびＮＭＯＳ−Ａ５が、第１および第２トランジスタに対応するとともに差動対に対応し、ＮＭＯＳトランジスタＮＭＯＳ−Ｄ３が第３トランジスタに対応し、ＰＭＯＳトランジスタＰＭＯＳ−Ａ６およびＮＭＯＳトランジスタＮＭＯＳ−Ａ６が第４および第５トランジスタに対応し、ＰＭＯＳトランジスタＰＭＯＳ−Ａ７およびＮＭＯＳトランジスタＮＭＯＳ−Ａ７が第６および第７トランジスタに対応し、ＶＤＤレベルシフト＋ラッチ部３２、５２がラッチ部に対応している。

また、ＰＭＯＳトランジスタＰＭＯＳ−Ａ４が第８トランジスタに対応し、ＰＭＯＳトランジスタＰＭＯＳ−Ａ５が第９トランジスタに対応し、ＶＳＳレベルシフト部３３がレベルシフト部に対応し、インバータ部３１、５１が差動信号生成部に対応している。
また、デジタル電源電圧ＤＶＤＤが第１電圧レベルに対応し、アナログ電源電圧ＡＶＤＤが第２電圧レベルに対応している。
さらに、電流源トランジスタＴｅが電流源に対応し、第１スイッチＳＷ−ＰおよびＳＷ−Ｎがスイッチに対応している。

１ 電流源部
２ スイッチ部
３ レベルシフタ回路
１０ 電流ＤＡＣ
３０、３０ａ ラッチ回路
３１、５１ インバータ部
３２、５２ ＶＤＤレベルシフト＋ラッチ部
３３ ＶＳＳレベルシフト部

Claims (6)

1. 第１および第２トランジスタを含み、且つ当該第１および第２トランジスタのそれぞれに差動信号が入力される差動対と、
   前記第１および第２トランジスタの共通接続点に接続されるトランジスタであり且つゲートにクロック信号が入力される第３トランジスタと、
   互いに直列に接続された第４および第５トランジスタと、互いに直列に接続された第６および第７トランジスタとを含み、且つ前記第４および第５トランジスタのそれぞれに前記第１トランジスタの一端が接続され、前記第６および第７トランジスタのそれぞれに前記第２トランジスタの一端が接続されてなるラッチ部と、
   を備え、
   前記差動信号および前記クロック信号の電圧範囲の最大レベルは共に第１電圧レベルであって、
   前記ラッチ部の出力信号の電圧範囲の最大レベルである第２電圧レベルは、前記第１電圧レベルよりも大きいことを特徴とするレベルシフタ回路。
2. 前記第４トランジスタと前記第５トランジスタとの間に設けられた第８トランジスタと、前記第６トランジスタと前記第７トランジスタとの間に設けられた第９トランジスタと、を含み、前記第８および第９トランジスタのゲートに一定電圧が印加されるレベルシフト部、
   を備えることを特徴とする請求項１記載のレベルシフタ回路。
3. 前記ラッチ部は、前記第２電圧レベルの電圧を電源電圧として動作することを特徴とする請求項１または請求項２記載のレベルシフタ回路。
4. 入力信号から前記差動信号を生成する差動信号生成部、をさらに備えることを特徴とする請求項１から請求項３のいずれか１項に記載のレベルシフタ回路。
5. 前記差動信号生成部は、前記第１電圧レベルの電圧を電源電圧として動作することを特徴とする請求項４記載のレベルシフタ回路。
6. 複数の電流源と、
   前記複数の電流源それぞれに対応して設けられた複数のスイッチと、
   前記複数のスイッチそれぞれに対応して設けられ、前記スイッチの動作タイミングを制御する請求項１から請求項５のいずれか１項に記載の複数のレベルシフタ回路と、を備え、
   前記各スイッチの動作に応じて前記複数の電流源から出力される電流の合計を出力することを特徴とする電流ＤＡＣ。

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