JP2014033029A - 半導体発光素子及びその製造方法 - Google Patents

半導体発光素子及びその製造方法 Download PDF

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Abstract

【課題】発光効率の高い半導体発光素子を提供する。
【解決手段】実施形態に係る半導体発光素子は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、発光層と、を備える。前記発光層は、第１井戸層と、第２井戸層と、第１障壁層と、を有する。第１障壁層は、前記第２井戸層と前記第１井戸層とのあいだに設けられ、前記第２井戸層及び前記第１井戸層と接し、前記第１井戸層及び前記第２井戸層のＩｎ組成比よりも低いＩｎ組成比を有する。前記第１障壁層は、第１部分と、第２部分と、を有する。第１部分は、前記第１井戸層と前記第２井戸層とのあいだに設けられ、前記第２井戸層に接する。第２部分は、前記第１部分に接し前記第１部分のＩｎ組成比よりも高い第１Ｉｎ組成比を有する第１領域と、前記第１領域と前記第１井戸層とのあいだに設けられ前記第１井戸層に接し前記第１Ｉｎ組成比よりも低い第２Ｉｎ組成比を有する第２領域と、を有する。
【選択図】図１

Description

本発明の実施形態は、半導体発光素子及びその製造方法に関する。
窒化ガリウム（ＧａＮ）などの窒化物系III−Ｖ族化合物半導体は、ワイドバンドギャップというその特徴を活かし、高輝度の発光ダイオード（ＬＥＤ：Light Emitting Diode）や、レーザダイオード（ＬＤ：Laser Diode）などに応用されている。このような半導体発光素子において、高い発光効率を実現することが望まれている。
特開平１１−８４０６号公報
本発明の実施形態は、発光効率の高い半導体発光素子を提供する。
実施形態に係る半導体発光素子は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、発光層と、を備える。第１半導体層は、窒化物半導体を含む。第２半導体層は、前記第１半導体層の［０００１］方向の側に設けられ、窒化物半導体を含む。発光層は、前記第１半導体層と前記第２半導体層とのあいだに設けられ、窒化物半導体を含む。
前記発光層は、第１井戸層と、第２井戸層と、第１障壁層と、を有する。第１井戸層は、前記第１半導体層と前記第２半導体層とのあいだに設けられる。第２井戸層は、前記第１井戸層と前記第１半導体層とのあいだに設けられる。第１障壁層は、前記第２井戸層と前記第１井戸層とのあいだに設けられ、前記第２井戸層及び前記第１井戸層と接し、前記第１井戸層及び前記第２井戸層のＩｎ組成比よりも低いＩｎ組成比を有する。
前記第１障壁層は、第１部分と、第２部分と、を有する。第１部分は、前記第１井戸層と前記第２井戸層とのあいだに設けられ、前記第２井戸層に接する。第２部分は、前記第１部分に接し前記第１部分のＩｎ組成比よりも高い第１Ｉｎ組成比を有する第１領域と、前記第１領域と前記第１井戸層とのあいだに設けられ前記第１井戸層に接し前記第１Ｉｎ組成比よりも低い第２Ｉｎ組成比を有する第２領域と、を有する。
第１の実施形態に係る半導体発光素子の一部の構成を例示する模式的断面図である。 第１の実施形態に係る半導体発光素子の構成を例示する模式的断面図である。 第１の実施形態に係るＩｎ組成比のプロファイルを例示する図である。 （ａ）及び（ｂ）は、第１の実施形態に係る半導体発光素子の特性を示すグラフ図である。 （ａ）及び（ｂ）は、参考例に係るＩｎ組成比のプロファイルを例示する図である。 （ａ）及び（ｂ）は、第１参考例に係るエネルギーバンド図である。 （ａ）及び（ｂ）は、第２参考例に係るエネルギーバンド図である。 （ａ）及び（ｂ）は、第１の実施形態に係るエネルギーバンド図である。 第１の実施形態の半導体発光素子及び参考例の半導体発光素子の特性を示すグラフ図である。 （ａ）〜（ｄ）は、第１の実施形態の変形例に係るＩｎ組成比のプロファイルを例示する図である。 （ａ）〜（ｃ）は、第１の実施形態の変形例に係るＩｎ組成比のプロファイルを例示する図である。 （ａ）〜（ｃ）は、第１の実施形態の変形例に係るＩｎ組成比のプロファイルを例示する図である。 第２の実施形態に係る半導体発光素子の製造方法を例示するフローチャートである。 （ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する模式図である。
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体発光素子の一部の構成を例示する模式的断面図である。
図２は、第１の実施形態に係る半導体発光素子の構成を例示する模式的断面図である。
図２に表したように、第１の実施形態に係る半導体発光素子１１０は、第１導電形の第１半導体層２０と、第２導電形の第２半導体層５０と、発光層４０と、を備える。
第１導電形は、例えばｎ形である。第２導電形は、例えばｐ形である。なお、第１導電形はｐ形、第２導電形はｎ形であってもよい。本実施形態では、第１導電形がｎ形、第２導電形がｐ形である場合を例として説明する。
第１半導体層２０、第２半導体層５０及び発光層４０は、窒化物半導体を含む。第２半導体層５０は、第１半導体層２０の［０００１］方向の側に設けられている。発光層４０は、第１半導体層２０と第２半導体層５０とのあいだに設けられている。半導体発光素子１１０においては、発光層４０と、第１半導体層２０と、の間に積層体３０が設けられていてもよい。
ここで、第１半導体層２０から第２半導体層５０に向かう方向を、Ｄ１方向とする。第２半導体層５０は、第１半導体層２０のＤ１方向の側に配置されている。
半導体発光素子１１０においては、基板１０は、例えば、（０００１）面（ｃ面）のサファイア基板である。ｃ面は、いわゆる極性面である。例えば、基板１０の主面には、バッファ層１１が設けられている。バッファ層１１の上には、第１半導体層２０が設けられている。
第１半導体層２０のＤ１方向の側の面は、（０００１）面である。ただし、第１半導体層２０のＤ１方向の側の面は、（０００１）面から傾斜した面であってもよい。（０００１）面から傾斜したオフセット角度が０度以上４０度未満である場合、第１半導体層２０のＤ１方向の側の面が（０００１）面である場合と同じピエゾ分極が生じる。一方、（０００１）面から傾斜した角度が４０度以上である場合、ピエゾ分極の方向が上記分極に対して逆転する。したがって、第１の実施形態では、（０００１）面から傾斜したオフセット角度は、例えば０度以上４０度未満であることが好ましい。
上記した「第２半導体層５０が第１半導体層２０の［０００１］方向の側に設けられている」状態とは、上記のように、第２半導体層５０が第１半導体層２０の（０００１）面から傾斜した方向に設けられている場合を含む。また、第１半導体層２０のＤ１方向の面はＧａ面である。
第１半導体層２０は、例えば、アンドープのＧａＮ下地層２１と、ｎ形ＧａＮコンタクト層２２と、を有する。
ｎ形ＧａＮコンタクト層２２の上には、積層体３０が設けられている。積層体３０は、例えば、超格子層である。積層体３０においては、例えば、第１結晶層と、第２結晶層と、が交互に積層されている。
積層体３０の上には、活性層である発光層４０が設けられている。発光層４０は、例えば、多重量子井戸（ＭＱＷ：Multiple Quantum Well）構造を有する。すなわち、発光層４０は、複数の障壁層４１及び複数の井戸層４２が、交互に繰り返し積層された構造を含んでいる。障壁層４１及び井戸層４２の詳しい構成については後述する。
第２半導体層５０は、発光層４０のＤ１方向の側に設けられている。第２半導体層５０は、例えば、中間層５１、マグネシウム（Ｍｇ）ドープＧａＮ層５２、及びｐ形ＧａＮコンタクト層５３を有する。例えば、発光層４０の上には、中間層５１、ＭｇドープＧａＮ層５２、及びｐ形ＧａＮ層５３が、この順に設けられている。
中間層５１は、第２半導体層５０のうち最も発光層４０の側に設けられ、アルミニウム（Ａｌ）を含む窒化物半導体を含む。具体的には、中間層５１は、ｐ形ＡｌＧａＮ層である。中間層５１のバンドギャップは、発光層４０のバンドギャップよりも大きい。これにより、中間層５１は、電子オーバーフロー抑制層として機能する。
ｐ形ＧａＮコンタクト層５３の上には、透明電極６０が設けられている。
そして、第１半導体層２０であるｎ形ＧａＮコンタクト層２２の一部、その一部に対応する積層体３０、発光層４０及び第２半導体層５０が除去され、ｎ形ＧａＮコンタクト層２２の上にｎ側電極７０が設けられる。ｎ側電極７０には、例えばＴｉ／Ｐｔ／Ａｕの積層構造が用いられる。一方、透明電極６０の上には、ｐ側電極８０が設けられる。
このように、本実施形態に係る本具体例の半導体発光素子１１０は、発光ダイオード（ＬＥＤ：Light Emitting Diode）である。
次に、発光層４０の多重量子井戸構造について説明する。
図１に表したように、発光層４０は、第１井戸層４２ａと、第１障壁層４１ａと、第２井戸層４２ｂと、を有している。
第１井戸層４２ａは、第１半導体層２０と第２半導体層５０とのあいだに設けられている。第２井戸層４２ｂは、第１井戸層４２ａと第１半導体層２０とのあいだに設けられている。第１障壁層４１ａは、第２井戸層４２ｂと第１井戸層４２ａとのあいだに設けられ、第２井戸層４２ｂ及び第１井戸層４２ａと接している。第１障壁層４１ａは、第１井戸層４２ａ及び第２井戸層４２ｂのＩｎ組成比よりも小さいＩｎ組成比を有している。
なお、ここでいう「Ｉｎ組成比」とは、膜中の構成元素に占めるインジウム（Ｉｎ）の割合のことをいう。
本実施形態においては、例えば、発光層４０は、複数の井戸層４２と、複数の障壁層４１と、を有している。この場合、井戸層４２の数を井戸層数Ｎ（Ｎは２以上の整数）とする。
図１中において、カッコ内の数字は、第２半導体層５０側からの井戸層の順番を意味する。第２半導体層５０側から、第１井戸層４２ａ〜第Ｎ井戸層４２とする。なお、障壁層４１もＮ層設けられている。同様に、第２半導体層５０側から、第１障壁層４１ａ〜第Ｎ障壁層４１とする。
このうち、第１井戸層４２ａは、例えば、発光層４０のうち最も第２半導体層５０に近い側に位置する井戸層４２のことである。第１障壁層４１ａは、例えば、発光層４０のうち最も第２半導体層５０に近い側に位置する障壁層４１のことである。
発光層４０は、例えば、第２障壁層４１ｂと、第３井戸層４２ｃと、をさらに有していてもよい。第２障壁層４１ｂは、第１半導体層２０と第２井戸層４２ｂとのあいだに設けられ、第２井戸層４２ｂに接している。第２障壁層４１ｂは、第２井戸層４２ｂのＩｎ組成比よりも小さいＩｎ組成比を有している。
第３井戸層４２ｃは、第１半導体層２０と第２障壁層４１ｂとのあいだに設けられ、第２障壁層４１ｂに接している。第３井戸層４２ｃは、第２障壁層４１ｂより高いＩｎ組成比を有している。
第Ｎ井戸層４２は、第（Ｎ−１）障壁層４１と第１半導体層２０とのあいだに設けられ、第（Ｎ−１）障壁層４１に接している。第Ｎ井戸層４２は、第（Ｎ−１）障壁層４１より高いＩｎ組成比を有している。
第Ｎ障壁層４１は、第Ｎ井戸層４２と第１半導体層２０とのあいだに設けられ、第Ｎ井戸層４２に接している。第Ｎ障壁層４１は、第Ｎ井戸層４２のＩｎ組成比よりも小さいＩｎ組成比を有している。
以下、第１井戸層４２ａから第Ｎ井戸層を総称して、井戸層４２という。また、第１障壁層４１ａから第Ｎ障壁層を総称して、障壁層４１という。
発光層４０における障壁層４１及び井戸層４２は、III族元素を含む。少なくとも井戸層４２には、例えばＩｎを含む窒化物半導体が用いられる。発光層４０の結晶構造は、ウルツ鉱構造である。また、障壁層４１のバンドギャップエネルギは、井戸層４２のバンドギャップエネルギよりも大きい。なお、障壁層４１及び井戸層４２には、微量のＡｌ等が含まれていてもよい。
例えば、障壁層４１は、ＩｎｂＧａ１−ｂＮ（ｂ≧０）を含む。井戸層４２は、ＩｎｗＧａ１−ｗＮ（０＜ｗ＜１）を含む。障壁層４１は、井戸層４２のＩｎ組成比よりも小さいＩｎ組成比を有していることから、ｂ＜ｗである。
次に、図３を用い、発光層４０における各構成の詳細について説明する。
図３は、第１の実施形態に係るＩｎ組成比のプロファイルを例示する図である。
図３において、横軸はＤ１方向の位置（厚さ方向の位置）を表し、縦軸はＩｎ組成比を表している。なお、第１の実施形態に係るＩｎ組成比のプロファイルを１１０ｐとする。
図３に表したように、第１井戸層４２ａ及び第２井戸層４２ｂのＩｎ組成比は、例えば、Ｃｗである。第１障壁層４１ａ内のＩｎ組成比（Ｃｂ２１〜Ｃｂ２２）は、第１井戸層４２ａ及び第２井戸層４２ｂのＩｎ組成比Ｃｗよりも小さい。
ここで、第１障壁層４１ａは、第１部分４１１と、第２部分４１２と、を有している。
第１部分４１１は、第１井戸層４２ａと第２井戸層４２ｂとのあいだに設けられ、第２井戸層４２ｂに接している。第１部分４１１のＩｎ組成比をＣｂ１とする。第１部分４１１のＩｎ組成比Ｃｂ１は、第２井戸層４２ｂのＩｎ組成比Ｃｗよりも低く、後述する第２部分４１２の第１領域４１２ａの第１Ｉｎ組成比Ｃｂ２１よりも低い。また、第１部分４１１のＩｎ組成比Ｃｂ１は、後述する第２部分４１２の第２領域４１２ｂの第２Ｉｎ組成比Ｃｂ２２と同等かそれよりも低い。このようにＩｎ組成比が低い第１部分４１１が第１井戸層４２ａと第２井戸層４２ｂとのあいだに設けられていることにより、第１部分４１１よりもＤ１方向に積層される層の結晶性が向上する。少なくとも第１井戸層４２ａの結晶性が向上する。
第２部分４１２は、第１領域４１２ａと、第２領域４１２ｂと、を有している。
第１領域４１２ａは、第１部分４１１に接し、第１部分４１１のＩｎ組成比Ｃｂ１よりも高い「第１Ｉｎ組成比Ｃｂ２１」を有している。
第１領域４１２ａは、例えば、第２部分４１２のうちＤ１方向の中心から第１部分４１１側の領域のことをいう。「第１Ｉｎ組成比Ｃｂ２１」とは、例えば、第１領域４１２ａにおけるＩｎ組成比の極大値である。「第１Ｉｎ組成比Ｃｂ２１」とは、例えば、第１領域４１２ａにおけるＩｎ組成比を厚さで平均化した値であってもよい。
第２領域４１２ｂは、例えば、第２部分４１２のうちＤ１方向の中心から第１井戸層４２ａ側の領域のことをいう。第２領域４１２ｂは、第１領域４１２ａと第１井戸層４２ａとのあいだに設けられ、第１井戸層４２ａに接している。第２領域４１２ｂは、第１領域４１２ａの第１Ｉｎ組成比Ｃｂ２１よりも低い「第２Ｉｎ組成比Ｃｂ２２」を有している。
「第２Ｉｎ組成比Ｃｂ２２」とは、例えば、第２領域４１２ｂにおけるＩｎ組成比の極小値である。この例では、第２領域４１２ｂの第２Ｉｎ組成比Ｃｂ２１は、第１部分４１１のＩｎ組成比Ｃｂ１と等しい。なお、「第２Ｉｎ組成比Ｃｂ２２」とは、例えば、第２領域４１２ｂにおけるＩｎ組成比を厚さで平均化した値であってもよい。
このように、第２部分４１２は、Ｄ１方向に漸減したＩｎ組成比を有している。言い換えれば、第２部分４１２のＩｎ組成比は、Ｄ１方向に単調減少している。これにより、第１障壁層４１ａにおけるピエゾ電界による価電子帯の湾曲が緩和される。第２半導体層５０側から第１障壁層４１ａに向けて、ホールの注入効率が向上する。
障壁層４１の厚さｔｂは、例えば、１０ナノメートル（ｎｍ）以下である。これにより、第２半導体層５０から発光層４０に効率的にホールが供給される。半導体発光素子１１０の発光効率が向上するとともに、動作電圧も実用上要求される程度に低下する。
障壁層４１の各部分における厚さ及びＩｎ組成比については詳細を後述する。
井戸層４２（第１井戸層４２ａ及び第２井戸層４２ｂ）の厚さｔｗは、例えば、２．５ｎｍ以上であり、４ｎｍ以上であることがさらに好ましい。これにより、キャリアが井戸層４２に閉じ込められ、発光効率が向上する。また、井戸層４２の厚さｔｗは、例えば、６ｎｍ以下であることが好ましい。これにより、Ｉｎ組成比が高い井戸層４２によって、結晶性が悪化することを抑制することができる。
最も第２半導体層５０に近い側に位置する第１井戸層４２ａの厚さは、他の井戸層４２よりも厚くても良い。第１井戸層４２ａの厚さが厚いことにより、当該部分の体積が増大する。これにより、半導体発光素子１１０を高電流領域で駆動した場合であっても、キャリア密度が低下することにより、発光効率が向上する。
井戸層４２のＩｎ組成比Ｃｗは、半導体発光素子１１０の発光波長に合わせて調整される。発光光が青色である場合、井戸層４２のＩｎ組成比Ｃｗは、例えば、０．１２以上０．１５未満である。
次に、第１部分４１１及び第２部分４１２における厚さ及びＩｎ組成比について説明する。
図４は、第１の実施形態に係る半導体発光素子の特性を示すグラフ図である。
図４（ａ）は、第１部分４１１の厚さｔｂ１に対する半導体発光素子１１０の内部量子効率ＩＱＥをシミュレーションした結果を示している。
図４（ｂ）は、第２部分４１２の厚さｔｂ２に対する半導体発光素子１１０の内部量子効率ＩＱＥをシミュレーションした結果を示している。
縦軸は任意単位である。
まず、第１部分４１１について説明する。
上述のように、第１障壁層４１の第１部分４１１が第２井戸層４２ｂと第２部分４１２とのあいだに挿入されている。すなわち、第１部分４１１の厚さは、０ｎｍより厚い。第１部分４１１の厚さが厚いほど、第１部分４１１よりもＤ１方向に積層される層の結晶性が向上する。
一方で、図４（ａ）に表したように、第１部分４１１の厚さが厚いほど、内部量子効率ＩＱＥは減少する傾向を示す。第１部分４１１の厚さが厚いほど、第１部分４１１はホールにとって障壁となる。このため、ホールの注入効率が減少するため、内部量子効率ＩＱＥが減少する。
以上の２つの観点から、第１部分４１１の厚さは、０ｎｍより厚く、２ｎｍよりも薄いことが好ましい。第１部分４１１の厚さが０ｎｍよりも大きいことにより、第１部分４１１よりもＤ１方向に積層される層の結晶性が向上する。一方、第１部分４１１の厚さが２ｎｍよりも薄いことにより、ホールは、トンネル効果により第１部分４１１を通過する。したがって、半導体発光素子１１０の内部量子効率ＩＱＥが向上する。
図４（ａ）のように、さらに、第１部分４１１の厚さは、１ｎｍ以下であることが好ましい。これにより、ホールのトンネル確率が上昇し、さらに内部量子効率ＩＱＥが向上する。
また、図３に表したように、第１部分４１１は、第２井戸層４２ｂに接して設けられている。第１部分４１１のＩｎ組成比が高い場合、結晶性が悪化する可能性がある。
例えば、第１部分４１１のＩｎ組成比Ｃｂ１は、０．０２より小さいことが好ましい。さらに、第１部分４１１のＩｎ組成比Ｃｂ１は、０．０１より小さいことが好ましい。これにより、第１部分４１１よりもＤ１方向に積層される層の結晶性が向上する。
例えば、第１部分４１１のうちのＩｎ組成比の極小値は０．０２以下である。言い換えれば、第１部分４１１はＧａＮのみからなる部分を含む。第１部分４１１にＩｎを含まない層が形成されている。例えば、第１部分４１１の全体は、実質的にＧａＮからなる。これにより、結晶性が顕著に向上する。
また、第１部分４１１は、Ａｌを含んでいても良い。なお、第１部分４１１におけるＡｌ組成比の極小値は０．０２以下であることが好ましい。第１部分４１１がＡｌを含み、第１部分４１１のバンドギャップが大きい場合、ホールに対して障壁となってしまう可能性があるためである。
次に、第２部分４１２について説明する。
第２部分４１２の厚さｔｂ２は、２ｎｍ以上であり、４ｎｍ以上であることがさらに好ましい。上記のように、第１部分４１１ではトンネル効果によりキャリアが通過する。第２部分４１２の厚さｔｂ２が上記下限値以上であることにより、実質的に第２部分４１２がＭＱＷにおける障壁層として機能する。
一方、図４（ｂ）に表したように、第２部分４１２の厚さが厚いほど、内部量子効率ＩＱＥは減少する傾向を示す。
第２部分４１２の厚さｔｂ２は、９ｎｍ以下であり、７ｎｍ以下であることがさらに好ましい。これにより、内部量子効率ＩＱＥが向上する。
また、図３に表したように、第２部分４１２の第１領域４１２ａにおける第１Ｉｎ組成比Ｃｂ２１は、第１部分４１１におけるＩｎ組成比Ｃｂ１よりも高い。第１領域４１２ａにおける第１Ｉｎ組成比Ｃｂ２１が高いほど、ホールの注入効率が高くなる傾向にある。一方、第１領域４１２ａにおける第１Ｉｎ組成比Ｃｂ２１が高いほど、第１井戸層４２ａの結晶性は悪化する傾向にある。
第２部分４１２の第１領域４１２ａにおける第１Ｉｎ組成比Ｃｂ２１は、０．０２よりも高く、０．０４以上であることがさらに好ましい。第１領域４１２ａにおける第１Ｉｎ組成比Ｃｂ２１が上記下限値以上であることにより、ホール注入効率が向上する。
第１領域４１２ａにおける第１Ｉｎ組成比Ｃｂ２１は、０．０８以下であり、０．０６以下であることがさらに好ましい。第１領域４１２ａにおける第１Ｉｎ組成比Ｃｂ２１が上記上限値以下であることにより、第１井戸層４２ａの結晶性が悪化することが抑制される。
第２領域４１２ｂにおける第２Ｉｎ組成比Ｃｂ２２は、０．０４以下であり、０．０２以下であることがさらに好ましい。第２領域４１２ｂにおける第２Ｉｎ組成比Ｃｂ２２が当該領域内の極小値である場合、第２Ｉｎ組成比Ｃｂ２２は０．００であることが好ましい。このように、結晶性の観点から、第２領域４１２ｂにおける第２Ｉｎ組成比Ｃｂ２２は低いほど好ましい。
第１領域４１２ａにおける第１Ｉｎ組成比Ｃｂ２１と、第２領域４１２ｂにおける第２Ｉｎ組成比Ｃｂ２２と、の差（Ｃｂ２１−Ｃｂ２２）は、０．０２以上であり、０．０４以上であることがさらに好ましい。これにより、ピエゾ電界による価電子帯の湾曲が緩和される。
次に、２つの参考例と対比しながら、第１の実施形態に係る半導体発光素子１１０のエネルギーバンド図及び半導体発光素子１１０の特性について説明する。
図５（ａ）及び（ｂ）は、参考例に係るＩｎ組成比のプロファイルを例示する図である。
図５（ａ）には、第１参考例に係る半導体発光素子１９１におけるＩｎ組成比のプロファイル１９１ｐが示されている。
図５（ａ）に表したように、第１参考例の半導体発光素子１９１において、第１障壁層４１ａ内全体のＩｎ組成比が一定の値（例えば０）である点が、第１の実施形態の半導体発光素子１１０と異なる。言い換えれば、第１参考例の半導体発光素子１９１の第１障壁層４１ａは、傾斜組成を有する第２部分４１２を有していない。
図５（ｂ）には、第２参考例に係る半導体発光素子１９２におけるＩｎ組成比のプロファイル１９２ｐが示されている。
図５（ｂ）に表したように、第２参考例の半導体発光素子１９２において、第１障壁層４１ａが第１部分４１１を有していない点が、第１の実施形態の半導体発光素子１１０と異なる。第２参考例において、第１障壁層４１ａの第２井戸層４２ｂ側のＩｎ組成比Ｃｂ１は、第１障壁層４１ａの第１井戸層４２ａ側のＩｎ組成比Ｃｂ２よりも高い。第１障壁層４１ａのＩｎ組成比は、第１の実施形態の第２部分４１２のＩｎ組成比と同様に、Ｄ１方向に漸減している。
次に、図６（ａ）から図８（ｂ）を用い、第１の実施形態におけるエネルギーバンド図、及び２つの参考例のエネルギーバンド図について説明する。
以下の図におけるエネルギーバンド図は、以下の仮定においてシミュレーションを行った結果である。
第１参考例では、第１障壁層４１ａはＧａＮからなり、第１障壁層４１ａの厚さは５ｎｍであるとした。
第２参考例では、第１障壁層４１ａの第２井戸層４２ｂ側のＩｎ組成比Ｃｂ１は０．０４であり、第１障壁層４１ａの第１井戸層４２ａ側のＩｎ組成比Ｃｂ２は０．００であるとした。
第１の実施形態においては、第１部分４１１の厚さｔｂ１は１ｎｍとした。また、第１Ｉｎ組成比Ｎｂ２１は０．０４であり、第２Ｉｎ組成比Ｃｂ２２は０．００であるとした。
図６（ａ）及び（ｂ）は、第１参考例に係るエネルギーバンド図である。
図６（ａ）は伝導帯ＣＢにおけるエネルギーバンド図であり、図６（ｂ）は価電子帯ＶＢにおけるエネルギーバンド図である。いずれの図においても、縦軸はエネルギー（ｅＶ）、横軸はＤ１方向を表している。
図６（ａ）における実線が伝導帯ＣＢにおけるエネルギーバンドであり、点線が電子の量子ポテンシャルＰｅであり、また破線が電子の擬フェルミ準位Ｅｆｅである。
図６（ｂ）における実線が価電子帯ＶＢにおけるエネルギーバンドであり、点線がホールの量子ポテンシャルＰｈであり、また破線がホールの擬フェルミ準位Ｅｆｈである。
なお、横軸はＤ１方向の位置（厚さ方向の位置）を表している。
図６（ａ）及び（ｂ）に表したように、ピエゾ電界によって、発光層４０のバンド構造が変調されている。第１障壁層４１ａにおいて、伝導帯ＣＢのエネルギー準位は、第１半導体層２０から第２半導体層５０に向かう方向（Ｄ１方向）に上昇している。これに対して、第１井戸層４２ａにおいて、伝導帯ＣＢのエネルギー準位は、Ｄ１方向に減少している。価電子帯ＶＢのエネルギー準位も、伝導帯ＣＢと同様に湾曲したプロファイルとなっている。
ここで、井戸層４２を構成する結晶の格子定数は、障壁層４１を構成する結晶の格子定数よりも大きい。井戸層４２と障壁層４１とのあいだに、格子歪みが生じる。障壁層４１には引張応力が加わるのに対して、障壁層４１よりも格子定数が大きい井戸層４２には圧縮応力が加わる。このため、これらの層には、ピエゾ電界が発生する。井戸層４２には、障壁層４１のピエゾ電界に対して、逆向きのピエゾ電界が形成される。このピエゾ電界によって、第１参考例のように、発光層４０のバンド構造が変調される。第１参考例では、発光層４０のバンド構造が変調により、発光効率が低下する可能性がある。
図７（ａ）及び（ｂ）は、第２参考例に係るエネルギーバンド図である。
図７（ａ）は伝導帯ＣＢにおけるエネルギーバンド図であり、図７（ｂ）は価電子帯ＶＢにおけるエネルギーバンド図である。いずれの図においても、縦軸はエネルギー（ｅＶ）、横軸はＤ１方向を表している。
図７（ａ）及び（ｂ）における量子ポテンシャルの符号等は、図６（ａ）及び（ｂ）と同様である。
図７（ａ）及び（ｂ）に表したように、第１障壁層４１ａのＩｎ組成比がＤ１方向に漸減しているため、第１障壁層４１ａにおける価電子帯ＶＢの湾曲は緩和している。これにより、ホールの注入効率が向上する。
しかし、第１障壁層４１ａの第２井戸層４２ｂに接する側のＩｎ組成比Ｃｂ１が高い場合、ピエゾ電界によるエネルギー準位の変調が抑制される一方で、第１井戸層４１ａの結晶性が悪化する可能性がある。
これに対して、第１の実施形態の半導体発光素子１１０は、以下のような特徴を有している。
図８（ａ）及び（ｂ）は、第１の実施形態に係るエネルギーバンド図である。
図８（ａ）は伝導帯ＣＢにおけるエネルギーバンド図であり、図８（ｂ）は価電子帯ＶＢにおけるエネルギーバンド図である。いずれの図においても、縦軸はエネルギー（ｅＶ）、横軸はＤ１方向を表している。
図８（ａ）及び（ｂ）における量子ポテンシャルの符号等は、図６（ａ）及び（ｂ）と同様である。
図８（ａ）及び（ｂ）に表したように、第１の実施形態においても、第１障壁層４１ａにおける価電子帯ＶＢの湾曲は緩和している。第１障壁層４１ａ内に第２部分４１２が設けられていることにより、この部分におけるピエゾ電界が緩和している。
また、第２井戸層４２ｂに接して、第１部分４１１が設けられている。第１部分４１１と第２部分４１２とのあいだにおけるホールの量子ポテンシャルＰｈは、緩やかな勾配を有している。第１部分４１１はホールの注入障壁とならない。上述のように、第１部分４１１では、ホールがトンネル効果により通過する。少なくとも第１障壁層４１ａから第２井戸層４２ｂに向けて、安定的にホールが注入される。
また、第１部分４１１と第２部分４１２とのあいだにおけるホールの擬フェルミ準位Ｅｆｈは緩やかな勾配を有する。第１部分４１１はトンネル効果が生じる程度に薄いため、ホールの分布が乱れることはない。第１部分４１１と第２部分４１２とのあいだに、ホールは閉じ込められない。
第１部分４１１及び第２部分４１２を有する第１障壁層４１ａは、発光層４０のうち最もｐ側半導体層５０に近い側に設けられている。これにより、上記したように、効率よくホールがＭＱＷに注入される。
次に、図９（ａ）及び（ｂ）を用い、半導体発光素子の特性について説明する。
図９（ａ）及び（ｂ）は、第１の実施形態の半導体発光素子及び参考例の半導体発光素子の特性を示すグラフ図である。
図９（ａ）の横軸は電流Ｊ（ミリアンペア：ｍＡ）であり、縦軸は外部量子効率ＥＱＥ（任意単位）である。
図９（ｂ）は、横軸が対数である点を除いて、図９（ａ）と同一である。
なお、それぞれの第１井戸層４２ａは、後述する図１１（ａ）の第１井戸層４２ａと同様にＤ１方向に漸増したＩｎ組成比を有する半導体発光素子を測定に用いた。第１井戸層４２ａが一定のＩｎ組成比を有する場合等でも、図９（ａ）及び（ｂ）と同様の結果となると考えられる。
図９（ａ）及び（ｂ）に表したように、第１参考例の半導体発光素子１９１に比べ、第２参考例の半導体発光素子１９２は、高電流領域において高い外部量子効率ＥＱＥを示す。さらに、第１の実施形態の半導体発光素子１１０は、第１参考例の半導体発光素子１９１及び第２参考例の半導体発光素子１９２に比べて、電流領域によらず高い外部量子効率ＥＱＥを示す。
このように第１の実施形態では、第２部分４１２が設けられていることにより、ピエゾ電界による価電子帯の湾曲が緩和される。これにより、発光層４０へのホール注入効率が向上する。また、第１部分４１１が設けられていることにより、第１部分４１１よりもＤ１方向に積層される層の結晶性が向上する。これにより、半導体発光素子１１０の発光効率が向上する。
次に、第１の実施形態の変形例について説明する。
図１０（ａ）〜図１２（ｃ）は、第１の実施形態の変形例に係るＩｎ組成比のプロファイルを例示する図である。
図１０（ａ）に表したように、例えば、第１部分４１１及び第２部分４１２を有する第１障壁層４１ａは、最も第２半導体層５０に近い側にのみ設けられている。第１障壁層４１ａ以外の障壁層４１におけるＩｎ組成比は一定であってもよい。例えば、第１障壁層４１ａ以外の障壁層４１はＧａＮからなる。
ここで、ＭＱＷである発光層４０に最初にホールが注入される障壁層４１は、最も第２半導体層５０に近い側に設けられた第１障壁層４１ａである。この第１障壁層４１ａへのホール注入効率が高いことが好ましい。少なくとも最も第２半導体層５０に近い側に設けられた第１障壁層４１ａが第１部分４１１及び第２部分４１２を有していることにより、発光層４０へのホール注入効率が安定的に向上する。
図１０（ｂ）に表したように、例えば、第２井戸層４２ｂに接する第２障壁層４１ｂは、第１部分４１１及び第２部分４１２を有している。同様に、第Ｎ井戸層４２に接する第Ｎ障壁層４１も、第１部分４１１及び第２部分４１２を有している。このように、複数の障壁層４１のそれぞれが第１部分４１１及び第２部分４１２を有していてもよい。これにより、それぞれの井戸層４２へのホール注入効率が向上する。
図１０（ｃ）に表したように、例えば、中間層５１は、第１障壁層４１ａと同様に、第１部分５１１及び第２部分５１２を有していてもよい。第１部分５１１は、第２半導体層５０内のうち第１井戸層４２ａ側に設けられ、第１井戸層４２ａに接している。第２部分５１２は、第１部分５１１に接している。また、第２部分５１２は、第１部分５１１のＩｎ組成比よりも高い第１Ｉｎ組成比を有する第１領域と、第１領域よりも上に設けられ第１組成比よりも低い第２Ｉｎ組成比を有する第２領域と、を有する。これにより、中間層５１の価電子帯の湾曲が緩和する。これにより、中間層５１へのホール注入効率が向上することにより、発光層４０へのホール注入効率が向上する。
図１０（ｄ）に表したように、例えば、第１部分４１１及び第２部分４１２を有する障壁層４１は、発光層のうち最も第２半導体層５０に近い側に配置されていなくてもよい。すなわち、第１部分４１１及び第２部分４１２を有する障壁層４１は、第２障壁層４１ｂ〜第Ｎ障壁層４１のうち少なくとも１つあればよい。
図１０（ｄ）に表した例では、第２障壁層４１ｂに、第１部分４１１及び第２部分４１２が設けられている。一方、第１障壁層４１ａにおけるＩｎ組成比は一定である。この変形例においても、第２障壁層４１ｂにおけるホール注入効率は向上することにより、発光層４０の発光効率は向上する。
なお、図１０（ｄ）に表したように、第２部分４１２のＩｎ組成比に対して反対に傾斜したＩｎ組成比を有する障壁層４１が設けられていてもよい。
図１０（ｄ）に表した例では、第３障壁層４１ｃのＩｎ組成比の傾斜が、第２部分４１２のＩｎ組成比の傾斜と反対になっている。第３障壁層４１ｃのうち第３井戸層４２ｃ側のＩｎ組成比は、第１半導体層２０側のＩｎ組成比よりも高い。
図１１（ａ）に表したように、例えば、第１井戸層４２ａのうち第２半導体層５０側のＩｎ組成比Ｃｗｐは、第１障壁層４１ａ側のＩｎ組成比Ｃｗｎよりも高くてもよい。例えば、第１井戸層４２ａは、Ｄ１方向に漸増したＩｎ組成比を有している。
ここで、上述のように第１障壁層４１ａの格子定数と第１井戸層４２ａの格子定数との差により、第１井戸層４２ａには、第１障壁層４１ａのピエゾ電界に対して、逆向きのピエゾ電界が形成される。第１井戸層４２ａがＤ１方向に漸増したＩｎ組成比を有していることにより、第１井戸層４２ａ内のピエゾ電界が緩和する。これにより、第１井戸層４２ａにおけるホール注入効率が向上する。
半導体発光素子１１０の発光色が青色である場合、第１井戸層４２ａのうち第１障壁層４１ａ側のＩｎ組成比Ｃｗｎは、０．０８より大きく、０．１以下であることが好ましい。また、第１井戸層４２ａのうち第２半導体層５０側のＩｎ組成比Ｃｗｐは、０．１２以上であることが好ましい。例えば、Ｉｎ組成比Ｃｗｐは０．１４であることがさらに好ましい。第１井戸層４２ａのうち第２半導体層５０側のＩｎ組成比Ｃｗｐと、第１障壁層４１ａ側のＩｎ組成比Ｃｗｎとの差（Ｃｗｐ−Ｃｗｎ）は、０．０６以上であることが好ましい。第１井戸層４２ａのＩｎ組成比がこれらの数値範囲内であることにより、第１井戸層４２ａの結晶性が悪化することを抑制することができる。なお、第１井戸層４２ａのＩｎ組成比はＤ１方向に漸増していればよく、非線形に変化していてもよい。例えば、第１井戸層４２ａのＩｎ組成比はＤ１方向に階段状に増加していてもよい。
図１１（ｂ）に表したように、第１障壁層４１ａの第２部分４１２における第２領域４１２ｂの第２Ｉｎ組成比Ｃｂ２２は、第１部分４１１のＩｎ組成比Ｃｂ１よりも高くてもよい。上述のように、第１障壁層４１ａの第２部分４１２における第１領域４１２ａの第１Ｉｎ組成比Ｃｂ２１は、当該部分における第２領域４１２ｂの第２Ｉｎ組成比Ｃｂ２２よりも高ければ、ピエゾ電界が緩和される。
図１１（ｃ）に表したように、第１部分４１１のＩｎ組成比Ｃｂ１は０より大きくてもよい。なお、上述のように、第１部分４１１の厚さが厚いほど、第１部分４１１はホールにとって障壁となる。このため、第１部分４１１の厚さは２ｎｍよりも小さいことが好ましい。
図１２（ａ）に表したように、第２部分４１２のＩｎ組成比は、Ｄ１方向に漸減している。第２部分４１２のＩｎ組成比は、Ｄ１方向に非線形に減少していてもよい。この場合では、例えば、第２部分４１２のＩｎ組成比は、第１Ｉｎ組成比Ｃｂ２１から第２Ｉｎ組成比Ｃｂ２２まで階段状に減少していてもよい。
図１２（ｂ）に表したように、第２部分４１２のＩｎ組成比は、変曲点４１２ｃを有していてもよい。第２部分４１２のうち変曲点４１２ｃよりも第２井戸層４２ｂ側におけるＤ１方向のＩｎ組成比の変化量は、当該変曲点４１２ｃよりも第１井戸層４２ａ側の変化量よりも小さい。
図１２（ｃ）に表したように、例えば、発光層４０におけるＩｎ組成比は連続的に変化していてもよい。例えば、結晶中において、各層の界面の微少領域において、Ｉｎはマイグレーションする可能性がある。また、二次イオン質量分析法（ＳＩＭＳ）により発光層４０のＩｎ組成を分析した場合、Ｉｎ組成比が連続的に変化している場合も考えられる。したがって、発光層４０は、以下のように定義されるＩｎ組成比を有していてもよい。
例えば、第２部分４１２におけるＩｎ組成比の厚さ方向（Ｄ１方向）における変化率の絶対値は、第２井戸層４２ｂのうちの第１部分４１１側におけるＩｎ組成比の厚さ方向における変化率の絶対値よりも小さい。「第２部分４１２におけるＩｎ組成比の厚さ方向（Ｄ１方向）における変化率」とは、第２部分４１２における単位厚さ当たりのＩｎ組成比の変化量と言い換えることもできる。具体的には、例えば、「第２部分４１２におけるＩｎ組成比の厚さ方向（Ｄ１方向）における変化率」とは、第２部分４１２における第１領域４１２ａの第１Ｉｎ組成比Ｃｂ２１から第２領域４１２ｂの第２Ｉｎ組成比Ｃｂ２２までの変化率のことである。例えば、「第２井戸層４２ｂのうちの第１部分４１１側におけるＩｎ組成比の厚さ方向における変化率」とは、第２井戸層４２ｂのＩｎ組成比の極大点から、第２井戸層４２ｂと第１部分４１１との境界におけるＩｎ組成比までの変化率のことである。第２井戸層４２ｂのＩｎ組成比の極大点が複数ある場合は、上記Ｉｎ組成比の変化率は、当該極大点のうち第１部分４１１に近い側の極大点からの変化率である。
また、例えば、第２部分４１２におけるＩｎ組成比の厚さ方向における変化率の絶対値は、第１部分４１１のうちの第２部分４１２側におけるＩｎ組成比の厚さ方向における変化率の絶対値よりも大きい。具体的には、例えば、「第１部分４１１のうちの第２部分４１２側におけるＩｎ組成比の厚さ方向における変化率」とは、第１部分４１１のＩｎ組成比の極小点から、第１部分４１１と第２部分４１２との境界におけるＩｎ組成比までの変化率のことである。第１部分４１１のＩｎ組成比の極小点が複数ある場合は、上記Ｉｎ組成比の変化率は、当該極小点のうち第２部分４１２に近い側の極小点からの変化率である。
なお、各層間の境界が明確でない場合、各層間の境界は、厚さに対するＩｎ組成比の変化量における変曲点の位置であるとする。
発光層４０におけるＩｎ組成比は連続的に変化している場合において、厚さに対するＩｎ組成比の変化量が上記条件を満たすことにより、第１の実施形態によれば、第２部分４１２によりピエゾ電界による価電子帯の湾曲が緩和されるとともに、第１部分４１１により結晶性が向上する。
上記図１０（ａ）から図１２（ｃ）に表したいずれの例でも、第１の実施形態の効果を得ることができる。
なお、Ｉｎ組成比の増減のプロファイルは上記以外であってもよい。また、図１０（ａ）から図１２（ｃ）のプロファイルを適宜組み合わせたものであってもよい。
（第２の実施形態）
図１３は、第２の実施形態に係る半導体発光素子の製造方法を例示するフローチャートである。
図１３に表したように、本実施形態に係る半導体装置の製造方法は、ｎ型半導体層の形成（ステップＳ１０１）、発光層の形成（ステップＳ１０２）、ｐ型半導体層の形成（ステップＳ１０３）、を備える。以下、各ステップの具体例を説明する。
先ず、ステップＳ１０１に表したｎ型半導体層の形成では、窒化物半導体を含む第１半導体層２０を形成する。
次に、ステップＳ１０２に表した発光層の形成では、第１半導体層２０の上に発光層４０を形成する。このステップＳ１０２については詳細を後述する。
次に、ステップＳ１０３に表した第２半導体層の形成では、発光層４０の上に、窒化物半導体を含む第２半導体層を形成する。
このうち、ステップＳ１０２に表した発光層の形成は、第１半導体層２０の上に第２井戸層４２ｂを形成する工程と、第２井戸層４２ｂに接し第２井戸層４２ｂのＩｎ組成比よりも低いＩｎ組成比を有する第１障壁層４１ａを形成する工程と、第１障壁層４１ａに接し第１障壁層４１ａのＩｎ組成比よりも高いＩｎ組成比を有する第１井戸層４２ａを形成する工程と、を有する。
第１障壁層４１ａを形成する工程は、第２井戸層４２ｂに接する第１部分４１１を形成する工程と、第１部分４１１に接し第１部分４１１のＩｎ組成比Ｃｂ１よりも高い第１Ｉｎ組成比Ｃｂ２１を有する第１領域４１２ａと、第１領域４１２ａに接し第１Ｉｎ組成比Ｃｂ２１よりも低い第２Ｉｎ組成比Ｃｂ２２を有する第２領域４１２ｂと、を有する第２部分４１２を形成する工程と、を有する。
上記ステップＳ１０１〜ステップＳ１０３に表した工程により、発光層４０の発光効率が向上する。
次に、第２の実施形態に係る半導体装置の製造方法のより詳細な具体例について説明する。
まず、有機洗浄、酸洗浄した例えばｃ面サファイアの基板１０を、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）装置の反応炉に導入し、反応炉のサセプタ上で約１１００℃に加熱する。これにより、基板１０の表面の酸化膜が除去される。
次に、第１半導体層の形成（ステップＳ１０１）を行う。
基板１０の主面（ｃ面）の上に、３０ｎｍの厚さでバッファ層１１を成長させる。さらに、バッファ層１１の上に、３マイクロメートル（μｍ）の厚さでアンドープのＧａＮ下地層２１を成長させる。さらに、ＧａＮ下地層２１の上に、２μｍの厚さで、ＳｉドープのＧａＮによるｎ形ＧａＮコンタクト層２２を成長させる。Ｇａ原料ガスは例えばトリメチルガリウム（ＴＭＧａ）である。Ｖ族原料ガスは、アンモニア（ＮＨ３）である。
次に、ｎ形ＧａＮコンタクト層２２の上に、ＩｎｘＧａ１−ｘＮである第１結晶層３１と、ＩｎｙＧａ１−ｙＮである第２結晶層３２と、を交互に３０周期積層し、積層体３０を形成する。Ｉｎ原料ガスは例えばトリメチルインジウム（ＴＭＩ）である。
次に、発光層４０の形成（ステップＳ１０２）を行う。
例えば、以下のようにして、積層体３０の上に、障壁層４１と井戸層４２とを交互に、Ｎ周期で積層する。Ｎは２以上の整数である。先に積層する側の障壁層４１及び井戸層４２をそれぞれ第Ｎ障壁層４１及び第Ｎ井戸層４２とする。例えば、Ｎは８である。
例えば、積層体３０の上に、第１温度Ｔｇ１で第Ｎ障壁層４１を形成する。第Ｎ障壁層４１は、少なくとも後述する第Ｎ井戸層のＩｎ組成比よりも低いＩｎ組成比を有する。例えば、第Ｎ障壁層４１の形成では、Ｉｎ原料ガスの流量ＦＴＭＩは０で一定である。言い換えれば、Ｉｎ原料ガスを供給しない。
次に、第１温度Ｔｇ１よりも低い第２温度Ｔｇ２で、第Ｎ井戸層４２を形成する。第Ｎ井戸層４２の形成では、Ｉｎ原料の流量ＦＴＭＩは、第Ｎ障壁層４１の形成における流量よりも高い。例えば、第Ｎ井戸層４２の形成では、Ｉｎ原料ガスの流量ＦＴＭＩは、ＦＷで一定である。例えば、第Ｎ井戸層４２のＩｎ組成比を０．１３とする。
次に、第Ｎ井戸層４２の上に、第Ｎ障壁層４１と同様にして、第（Ｎ−１）障壁層４１を形成する。さらに、第（Ｎ−１）障壁層４１の上に、第Ｎ井戸層４２と同様にして、第（Ｎ−１）井戸層４２を形成する。これらの工程を繰り返して、第３井戸層４２までを形成する。
次に、図１４を用い、第２障壁層４１ｂから第１井戸層４２までを形成する工程を説明する。
図１４（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。
図１４（ａ）は、ＭＯＣＶＤによって発光層４０を形成する際の温度プロファイル及び反応ガスの導入タイミングを例示している。同図において、横軸は時間ｔを示す。縦軸は、温度Ｔｇを示している。また、横軸に合わせて、各原料ガスの導入の状態を示している。
第３障壁層４１を形成した後、時刻ｔ２のとき、Ｇａ原料ガスの導入を停止する。時刻ｔ１から時刻ｔ２において、温度Ｔｇを第１温度Ｔｇ１から第２温度Ｔｇ２に下降させる。
ここで、第２温度Ｔｇ２は、８００℃以上が好ましい。また、第１温度Ｔｇ１と第２温度Ｔｇ２との差は、２０℃以上１００℃未満が好ましく、４０℃以上８０℃未満がより好ましい。これにより、障壁層４１及び井戸層４２の界面におけるＩｎ組成比の面内ばらつきが低減されるとともに、当該界面における表面粗さが低減される。
次に、時刻ｔ２のとき、Ｇａ原料ガス及びＩｎ原料ガスの導入を開始する。Ｉｎ原料ガスの流量ＦＴＭＩを、ＦＷで一定にする。時刻ｔ２から時刻ｔ３において、第２温度Ｔｇ２で、第３障壁層４１の上に第３井戸層４２を形成する。例えば、第３井戸層４２のＩｎ組成比を０．１３とする。
次に、時刻ｔ３のとき、Ｇａ原料ガス及びＩｎ原料ガスの導入を停止する。時刻ｔ３から時刻ｔ４において、温度Ｔｇを第２温度Ｔｇ２から第１温度Ｔｇ１に上昇させる。
次に、時刻ｔ４のとき、例えば、Ｇａ原料ガスのみの導入を開始する。Ｉｎ原料ガスを供給しない。時刻ｔ４から時刻ｔ５において、第１温度Ｔｇ１で、第３井戸層４２の上に第２障壁層４１ｂを形成する。これにより、後述する第２井戸層４２ｂのＩｎ組成比Ｃｗよりも低いＩｎ組成比を有する第２障壁層４１ｂが形成される。
このように、第Ｎ障壁層４１から第２障壁層４１ｂまでの障壁層４１は、第２温度Ｔｇ２よりも高い第１温度Ｔｇ１で形成される。第Ｎ障壁層４１から第２障壁層４１ｂまでの障壁層４１の結晶性は向上する。これにより、これらの障壁層４１に隣接する井戸層４２の結晶性も向上する。
次に、時刻ｔ５のとき、Ｇａ原料ガスの導入を停止する。時刻ｔ５から時刻ｔ６において、温度Ｔｇを第１温度Ｔｇ１から第２温度Ｔｇ２に下降させる。
次に、時刻ｔ６のとき、Ｇａ原料ガス及びＩｎ原料ガスの導入を開始する。Ｉｎ原料ガスの流量ＦＴＭＩを、ＦＷで一定にする。時刻ｔ６から時刻ｔ７において、第２温度Ｔｇ２で、第２障壁層４１の上に第２井戸層４２を形成する。例えば、第２井戸層４２のＩｎ組成比を０．１３とする。
次に、時刻ｔ７のとき、例えば、Ｉｎ原料ガスのみの導入を停止する。これにより、Ｇａ原料のみを供給する。時刻ｔ７から時刻ｔ８において、温度Ｔｇを第２温度Ｔｇ２のまま一定とし、第２井戸層４２に接する第１障壁層４１ａの第１部分４１１を形成する。時刻ｔ７から時刻ｔ８までの時間を、第１部分４１１の厚さが０ｎｍより大きく２ｎｍよりも小さい範囲となるように、制御する。例えば、第１部分４１１の厚さを１ｎｍとする。
次に、時刻ｔ８のとき、例えば、Ｉｎ原料ガスの導入を再開する。時刻ｔ８のとき、Ｉｎ原料ガスの流量ＦＴＭＩを、例えば、第１部分４１１の形成のときのＩｎ原料ガス流量よりも大きいＦｂ２にする。この場合では、０＜Ｆｂ２＜Ｆｗである。これにより、第１部分４１１に接し第１部分４１１のＩｎ組成比Ｃｂ１よりも高い第１Ｉｎ組成比Ｃｂ２１を有する第１領域４１２ａを形成する。
次に、時刻ｔ８から時刻ｔ９において、温度Ｔｇを第２温度Ｔｇ２のまま一定とし、Ｉｎ原料ガスの流量ＦＴＭＩを漸減させる。時刻ｔ９において、Ｉｎ原料ガスの流量ＦＴＭＩを、第１領域４１２ａの形成のときのＩｎ原料ガスの流量よりも低いＩｎ原料ガスの流量に減少させる。例えば、Ｉｎ原料ガスの流量ＦＴＭＩを０にする。これにより、第１領域４１２ａに接し第１Ｉｎ組成比Ｃｂ２１よりも低い第２Ｉｎ組成比Ｃｂ２２を有する第２領域４１２ｂを形成する。例えば、第１障壁層４１ａの厚さを５ｎｍとする。
このように、時刻ｔ７から時刻ｔ９において、第１領域４１２ａ及び第２領域４１２ｂを有する第２部分４１２を形成する。第１障壁層４１ａの形成において、第２温度Ｔｇ２で第１部分４１１及び第２部分４１２を形成する。温度を変化させることなく第１障壁層４１ａを形成することにより、結晶性を悪化させることなく、急峻に変化したＩｎ組成比プロファイルを形成することができる。
時刻ｔ９のとき、Ｉｎ原料ガスの流量ＦＴＭＩを、例えば、第１部分４１１の形成のときのＩｎ原料ガス流量よりも大きいＦｗにする。時刻ｔ９から時刻ｔ１０において、温度Ｔｇを第２温度Ｔｇ２のまま一定とする。これにより、第１障壁層４１ａに接し第１障壁層４１ａのＩｎ組成比よりも高いＩｎ組成比を有する第１井戸層４２ａを形成する。例えば、第１井戸層４２ａの厚さを５ｎｍとする。
なお、図１１（ａ）に表したように、Ｄ１方向に漸増したＩｎ組成比を有している第１井戸層４２ａを形成してもよい。この場合、時刻ｔ９から時刻ｔ１０において、Ｉｎ原料ガスの流量ＦＴＭＩを漸減させてもよい。
次に、時刻ｔ１０のとき、例えば、Ｉｎ原料ガスのみの導入を停止する。時刻ｔ１０から時刻ｔ１１において、温度Ｔｇを第２温度Ｔｇ２から第１温度Ｔｇ１に上昇させる。時刻ｔ１１以後において、発光層４０の上に第２半導体層５０を形成する。
次に、第２半導体層の形成（ステップＳ１０３）を行う。
さらに、最も上の障壁層４１の上に、Ａｌの組成比が０．００３で５ｎｍの厚さのＡｌＧａＮ層を成長させ、この後、Ａｌの組成比が０．１で１０ｎｍの厚さのＭｇドープＡｌＧａＮ層５１と、８０ｎｍの厚さのＭｇドープｐ形ＧａＮ層５２(Ｍｇ濃度は２×１０19/ｃｍ３)、及び、１０ｎｍ程度の厚さの高濃度ＭｇドープＧａＮ層５３(Ｍｇ濃度は１×１０21/ｃｍ3)をそれぞれ積層させる。この後、上記の結晶が成長した基板１０を、ＭＯＣＶＤ装置の反応炉から取り出す。
次に、上記の多層膜構造の一部をｎ形ＧａＮコンタクト層２２の途中までドライエッチングして露出させ、この上に、Ｔｉ／Ｐｔ／Ａｕのｎ側電極７０を形成する。また、高濃度ＭｇドープＧａＮ層５３の表面上に、ＩＴＯ（Indium Tin Oxide）である透明電極６０を形成し、その一部に、例えば直径８０μｍのＮｉ／Ａｕによるｐ側電極８０を形成する。これにより、半導体発光素子１１０が作製される。
第２の実施形態では、発光効率が向上した半導体発光素子を提供することができる。具体的には、第２部分４１２を形成することにより、ピエゾ電界による価電子帯の湾曲が緩和される。これにより、発光層４０へのホール注入効率が向上する。また、第１部分４１１を形成することにより、第１部分４１１よりもＤ１方向に積層される層の結晶性が向上する。これにより、半導体発光素子１１０の発光効率が向上する。
なお、上記実施形態においては、成膜法としてＭＯＣＶＤ(有機金属気相)法を用いる例について説明したが、例えば分子線エピタキシ(ＭＢＥ)法やハライド気相成長(ＨＶＰＥ)法などの他の方法も適用可能である。
以上の実施形態によれば、発光効率の高い半導体発光素子が提供される。
なお、本明細書において「窒化物半導体」とは、ＢαＩｎβＡｌγＧａ１−α−β−γＮ（０≦α≦１，０≦β≦１，０≦γ≦１，α＋β＋γ≦１）なる化学式において組成比α、β及びγをそれぞれの範囲内で変化させた全ての組成比の半導体を含むものとする。またさらに、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むものや、導電形などを制御するために添加される各種のドーパントのいずれかをさらに含むものも、「窒化物半導体」に含まれるものとする。
以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体発光素子に含まれる第１半導体層、第２半導体層、活性層、井戸層、障壁層、電極、基板、バッファ層各要素の具体的な構成の、形状、サイズ、材質、配置関係などに関して当業者が各種の変更を加えたものであっても、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…基板、１１…バッファ層、２０…第１半導体層、２１…下地層、２２…ｎ形ＧａＮコンタクト層、３０…積層体、４０…発光層、４１…障壁層、４１Ｐ…ｐ側障壁層、４１ａ…第１障壁層、４１ｂ…第２障壁層、４２…井戸層、４２Ｐ…ｐ側井戸層、４２ａ…第１井戸層、４２ｂ…第２井戸層、５０…第２半導体層、５１…中間層、５２…ＭｇドープＧａＮ層、５３…ｐ形ＧａＮコンタクト層、６０…透明電極、７０…ｎ側電極、８０…ｐ側電極、１１０、１９１、１９２…半導体発光素子、１１０ｐ、１９１ｐ、１９２ｐ…プロファイル、４１１…第１部分、４１２…第２部分、４１２ａ…第１領域、４１２ｂ…第２領域、４１２ｃ…変曲点
実施形態に係る半導体発光素子は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、発光層と、を備える。第１半導体層は、窒化物半導体を含む。第２半導体層は、前記第１半導体層の［０００１］方向の側に設けられ、窒化物半導体を含む。発光層は、前記第１半導体層と前記第２半導体層とのあいだに設けられ、窒化物半導体を含む。
前記発光層は、第１井戸層と、第２井戸層と、第１障壁層と、を有する。第１井戸層は、前記第１半導体層と前記第２半導体層とのあいだに設けられる。第２井戸層は、前記第１井戸層と前記第１半導体層とのあいだに設けられる。第１障壁層は、前記第２井戸層と前記第１井戸層とのあいだに設けられ、前記第２井戸層及び前記第１井戸層と接し、前記第１井戸層及び前記第２井戸層のＩｎ組成比よりも低いＩｎ組成比を有する。
前記第１障壁層は、第１部分と、第２部分と、を有する。第１部分は、前記第１井戸層と前記第２井戸層とのあいだに設けられ、前記第２井戸層に接する。第２部分は、前記第１部分に接し前記第１部分のＩｎ組成比よりも高い第１Ｉｎ組成比を有する第１領域と、前記第１領域と前記第１井戸層とのあいだに設けられ前記第１井戸層に接し前記第１Ｉｎ組成比よりも低い第２Ｉｎ組成比を有する第２領域と、を有する。第２部分のＩｎ組成比は、第１半導体層から第２半導体層に向かう方向に傾斜して減少する。
次に、第１の実施形態の変形例について説明する。
図１０（ａ）〜図１１（ｃ）、図１２（ｂ）及び図１２（ｃ）は、第１の実施形態の変形例に係るＩｎ組成比のプロファイルを例示する図である。
図１２（ａ）には、参考例に係るＩｎ組成比のプロファイルが表される。図１２（ａ）に表したように、第２部分４１２のＩｎ組成比は、Ｄ１方向に漸減している。第２部分４１２のＩｎ組成比は、Ｄ１方向に非線形に減少する。この場合では、例えば、第２部分４１２のＩｎ組成比は、第１Ｉｎ組成比Ｃｂ２１から第２Ｉｎ組成比Ｃｂ２２まで階段状に減少している。

Claims (19)

  1. 窒化物半導体を含む第１導電形の第１半導体層と、
    前記第１半導体層の［０００１］方向の側に設けられ、窒化物半導体を含む第２導電形の第２半導体層と、
    前記第１半導体層と前記第２半導体層とのあいだに設けられ、窒化物半導体を含む発光層と、
    を備え、
    前記発光層は、
    前記第１半導体層と前記第２半導体層とのあいだに設けられた第１井戸層と、
    前記第１井戸層と前記第１半導体層とのあいだに設けられた第２井戸層と、
    前記第２井戸層と前記第１井戸層とのあいだに設けられ、前記第２井戸層及び前記第１井戸層と接し、前記第１井戸層及び前記第２井戸層のＩｎ組成比よりも低いＩｎ組成比を有する第１障壁層と、
    を含み、
    前記第１障壁層は、
    前記第１井戸層と前記第２井戸層とのあいだに設けられ、前記第２井戸層に接する第１部分と、
    前記第１部分に接し前記第１部分のＩｎ組成比よりも高い第１Ｉｎ組成比を有する第１領域と、前記第１領域と前記第１井戸層とのあいだに設けられ前記第１井戸層に接し前記第１Ｉｎ組成比よりも低い第２Ｉｎ組成比を有する第２領域と、を有する第２部分と、
    を有する半導体発光素子。
  2. 前記第１部分の厚さは、２ナノメートルよりも小さい請求項１記載の半導体発光素子。
  3. 前記第１部分の厚さは、１ナノメートル以下である請求項１記載の半導体発光素子。
  4. 前記第２部分のＩｎ組成比は、前記第１半導体層から前記第２半導体層に向かう方向に漸減する請求項１〜３のいずれか１つに記載の半導体発光素子。
  5. 前記第２部分のＩｎ組成比は、前記第１Ｉｎ組成比から前記第２Ｉｎ組成比まで階段状に減少する請求項４記載の半導体発光素子。
  6. 前記第１部分のＩｎ組成比は、０．０２よりも低い請求項１〜５のいずれか１つに記載の半導体発光素子。
  7. 前記第１部分のＩｎ組成比は、０．０１よりも低い請求項１〜５のいずれか１つに記載の半導体発光素子。
  8. 前記第１Ｉｎ組成比は、０．０２よりも高い請求項１〜７のいずれか１つに記載の半導体発光素子。
  9. 前記第１Ｉｎ組成比は、０．０４以上である請求項１〜７のいずれか１つに記載の半導体発光素子。
  10. 前記第１障壁層の厚さは、１０ナノメートル以下である請求項１〜９のいずれか１つに記載の半導体発光素子。
  11. 前記第１井戸層の厚さは、２．５ナノメートル以上６ナノメートル以下である請求項１〜１０のいずれか１つに記載の半導体発光素子。
  12. 前記第１部分のＩｎ組成比の極小値は、０．０５以下である請求項１〜１１のいずれか１つに記載の半導体発光素子。
  13. 前記第２部分におけるＩｎ組成比の厚さ方向における変化率の絶対値は、前記第２井戸層のうちの前記第１部分側におけるＩｎ組成比の厚さ方向における変化率の絶対値よりも小さい請求項１〜１２のいずれか１つに記載の半導体発光素子。
  14. 前記第２部分にけるＩｎ組成比の厚さ方向における変化率の絶対値は、前記第１部分のうちの前記第２部分側におけるＩｎ組成比の厚さ方向における変化率の絶対値よりも大きい請求項１〜１３のいずれか１つに記載の半導体発光素子。
  15. 前記発光層は、第２障壁層をさらに含み、
    前記第２障壁層は、前記第１半導体層と前記第２井戸層とのあいだに設けられ、前記第２井戸層に接し、前記第２井戸層のＩｎ組成比よりも小さいＩｎ組成比有する請求項１〜１４のいずれか１つに記載の半導体発光素子。
  16. 前記発光層は、第３井戸層をさらに含み、
    前記第３井戸層は、前記第１半導体層と前記第２障壁層とのあいだに設けられ、前記第２障壁層に接し、前記第２障壁層よりも高いＩｎ組成比を有する請求項１５記載の半導体発光素子。
  17. 前記第２半導体層は、Ａｌを含む窒化物半導体を含む中間層を含み、
    前記中間層は、前記第２半導体層のうち最も前記発光層の側に設けられる請求項１〜１６のいずれか１つに記載の半導体発光素子。
  18. 窒化物半導体を含む第１導電形の第１半導体層を形成する工程と、
    前記第１半導体層の上に発光層を形成する工程と、
    前記発光層の上に、窒化物半導体を含む第２導電形の第２半導体層を形成する工程と、
    を備え、
    前記発光層を形成する工程は、
    前記第１半導体層の上に第２井戸層を形成する工程と、
    前記第２井戸層に接し、前記第２井戸層のＩｎ組成比よりも低いＩｎ組成比を有する第１障壁層を形成する工程と、
    前記第１障壁層に接し、前記第１障壁層のＩｎ組成比よりも高いＩｎ組成比を有する第１井戸層を形成する工程と、
    を有し、
    前記第１障壁層を形成する工程は、
    前記第２井戸層に接する第１部分を形成する工程と、
    前記第１部分に接し前記第１部分のＩｎ組成比よりも高い第１Ｉｎ組成比を有する第１領域と、前記第１領域に接し前記第１Ｉｎ組成比よりも低い第２Ｉｎ組成比を有する第２領域と、を有する第２部分を形成する工程と、
    を有する半導体発光素子の製造方法。
  19. 前記第２井戸層を形成する工程の前に、前記第２井戸層のＩｎ組成比よりも低いＩｎ組成比を有する第２障壁層を第１温度で形成する工程をさらに備え、
    前記第２井戸層を形成する工程は、
    前記第１温度よりも低い第２温度で行うことを含み、
    前記第１障壁層を形成する工程は、
    前記第２温度で前記第１部分及び前記第２部分を形成することを含む請求項１８記載の半導体発光素子の製造方法。
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KR20130090603A KR101485690B1 (ko) 2012-08-01 2013-07-31 반도체 발광 소자 및 그 제조 방법
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016184718A (ja) * 2015-03-24 2016-10-20 日亜化学工業株式会社 発光素子の製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5238865B2 (ja) 2011-10-11 2013-07-17 株式会社東芝 半導体発光素子
KR102223037B1 (ko) * 2014-10-01 2021-03-05 삼성전자주식회사 반도체 발광소자 제조방법
WO2019220545A1 (en) * 2018-05-15 2019-11-21 Sharp Kabushiki Kaisha Light emitting element

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1065271A (ja) * 1996-08-13 1998-03-06 Toshiba Corp 窒化ガリウム系半導体光発光素子
JP2007116147A (ja) * 2005-10-17 2007-05-10 Samsung Electro Mech Co Ltd 窒化物半導体発光素子
JP2008252096A (ja) * 2007-03-29 2008-10-16 Seoul Opto Devices Co Ltd 超格子構造のウェル層及び／又は超格子構造のバリア層を有する発光ダイオード
JP2009272606A (ja) * 2008-05-09 2009-11-19 Samsung Electro Mech Co Ltd 窒化物半導体発光素子
WO2011021264A1 (ja) * 2009-08-17 2011-02-24 株式会社 東芝 窒化物半導体発光素子
JP2011054982A (ja) * 2003-08-26 2011-03-17 Sony Corp ＧａＮ系ＩＩＩ−Ｖ族化合物半導体発光素子及びその製造方法
JP2012060170A (ja) * 2011-12-16 2012-03-22 Toshiba Corp 半導体発光素子及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5515393A (en) * 1992-01-29 1996-05-07 Sony Corporation Semiconductor laser with ZnMgSSe cladding layers
US5488233A (en) * 1993-03-11 1996-01-30 Kabushiki Kaisha Toshiba Semiconductor light-emitting device with compound semiconductor layer
US5777350A (en) * 1994-12-02 1998-07-07 Nichia Chemical Industries, Ltd. Nitride semiconductor light-emitting device
JPH118406A (ja) 1997-06-18 1999-01-12 Daido Steel Co Ltd 面発光素子
US6958497B2 (en) 2001-05-30 2005-10-25 Cree, Inc. Group III nitride based light emitting diode structures with a quantum well and superlattice, group III nitride based quantum well structures and group III nitride based superlattice structures
JP2007207827A (ja) 2006-01-31 2007-08-16 Toshiba Corp 半導体レーザ装置
JP5182101B2 (ja) 2009-01-05 2013-04-10 日本精工株式会社 電動パワーステアリング装置
JP4929367B2 (ja) 2010-03-08 2012-05-09 株式会社東芝 半導体発光素子及びその製造方法
JP5325171B2 (ja) 2010-07-08 2013-10-23 株式会社東芝 半導体発光素子
JP5238865B2 (ja) 2011-10-11 2013-07-17 株式会社東芝 半導体発光素子

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1065271A (ja) * 1996-08-13 1998-03-06 Toshiba Corp 窒化ガリウム系半導体光発光素子
JP2011054982A (ja) * 2003-08-26 2011-03-17 Sony Corp ＧａＮ系ＩＩＩ−Ｖ族化合物半導体発光素子及びその製造方法
JP2007116147A (ja) * 2005-10-17 2007-05-10 Samsung Electro Mech Co Ltd 窒化物半導体発光素子
JP2008252096A (ja) * 2007-03-29 2008-10-16 Seoul Opto Devices Co Ltd 超格子構造のウェル層及び／又は超格子構造のバリア層を有する発光ダイオード
JP2009272606A (ja) * 2008-05-09 2009-11-19 Samsung Electro Mech Co Ltd 窒化物半導体発光素子
WO2011021264A1 (ja) * 2009-08-17 2011-02-24 株式会社 東芝 窒化物半導体発光素子
JP2012060170A (ja) * 2011-12-16 2012-03-22 Toshiba Corp 半導体発光素子及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016184718A (ja) * 2015-03-24 2016-10-20 日亜化学工業株式会社 発光素子の製造方法

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