KR101485690B1 - 반도체 발광 소자 및 그 제조 방법 - Google Patents

반도체 발광 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR101485690B1
KR101485690B1 KR20130090603A KR20130090603A KR101485690B1 KR 101485690 B1 KR101485690 B1 KR 101485690B1 KR 20130090603 A KR20130090603 A KR 20130090603A KR 20130090603 A KR20130090603 A KR 20130090603A KR 101485690 B1 KR101485690 B1 KR 101485690B1
Authority
KR
South Korea
Prior art keywords
layer
composition ratio
semiconductor
light emitting
well layer
Prior art date
Application number
KR20130090603A
Other languages
English (en)
Other versions
KR20140017443A (ko
Inventor
시게야 기무라
하지메 나고
고이치 다치바나
신야 누노우에
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20140017443A publication Critical patent/KR20140017443A/ko
Application granted granted Critical
Publication of KR101485690B1 publication Critical patent/KR101485690B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0075—Processes for devices with an active region comprising only III-V compounds comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H01L33/06—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)
  • Semiconductor Lasers (AREA)

Abstract

일 실시 형태에 따르면, 반도체 발광 소자는 제1 반도체층, 제2 반도체층 및 발광층을 포함한다. 제2 반도체층은 제1 반도체층의 [0001] 방향 측에 제공된다. 발광층은 제1 웰층, 제2 웰층 및 제1 장벽층을 포함한다. 제1 장벽층의 In 조성비는 제1 웰층 및 제2 웰층의 조성비보다 낮다. 장벽층은 제1 부분과 제2 부분을 포함한다. 제2 부분은 제1 영역과 제2 영역을 갖는다. 제1 영역은 제1 부분의 In 조성비보다 높은 제1 In 조성비를 갖는다. 제2 영역은 제1 영역과 제1 웰층 사이에 제공된다. 제2 영역은 제1 In 조성비보다 낮은 제2 In 조성비를 갖는다.

Description

반도체 발광 소자 및 그 제조 방법{SEMICONDUCTOR LIGHT EMITTING DEVICE AND METHOD FOR MANUFACTURING THE SAME}
[관련 출원에 대한 상호 참조]
본 출원은 2012년 8월 1일에 출원된 일본 특허 출원 제2012-171527호에 기초하여 그 우선권을 주장하며; 그 전체 내용은 참고로 본원에 원용된다.
본원에 기재된 실시 형태는 일반적으로 반도체 발광 소자 및 그 제조 방법에 관한 것이다.
질화 갈륨(GaN) 등의 질화물계 III-V족 화합물 반도체는 와이드 밴드갭을 활용함으로써 고휘도를 갖는 발광 다이오드(LED: Light Emitting Diode), 레이저 다이오드(LD: Laser Diode) 등에 적용된다. 이러한 반도체 발광 소자는 높은 발광 효율을 실현하는 것이 바람직하다.
도 1은 제1 실시 형태에 따른 반도체 발광 소자의 일부를 도시하는 개략적 단면도이다.
도 2는 제1 실시 형태에 따른 반도체 발광 소자를 도시하는 개략적 단면도이다.
도 3은 제1 실시 형태에 따른 In 조성비의 프로파일을 도시하는 도면이다.
도 4의 (a) 및 도 4의 (b)는 제1 실시 형태에 따른 반도체 발광 소자의 특성을 나타내는 그래프이다.
도 5의 (a) 및 도 5의 (b)는 참고 예에 관한 In 조성비의 프로파일을 도시하는 도면이다.
도 6의 (a) 및 도 6의 (b)은 제1 참고 예에 관한 에너지 밴드 다이어그램이다.
도 7의 (a) 및 도 7의 (b)은 제2 참고 예에 관한 에너지 밴드 다이어그램이다.
도 8의 (a) 및 도 8의 (b)은 제1 실시 형태에 따른 에너지 밴드 다이어그램이다.
도 9의 (a) 및 도 9의 (b)는 제1 실시 형태의 반도체 발광 소자 및 참고 예의 반도체 발광 소자의 특성을 나타내는 그래프이다.
도 10의 (a) 내지 도 12의 (c)는 제1 실시 형태의 변형 예에 관한 In 조성비의 프로파일을 도시하는 도면이다.
도 13은 제2 실시 형태에 따른 반도체 발광 소자의 제조 방법을 도시하는 흐름도이다.
도 14의 (a) 및 도 14의 (b)는 제2 실시 형태에 따른 반도체 소자의 제조 방법을 도시하는 개략적 단면도이다.
일반적으로, 일 실시 형태에 따르면, 반도체 발광 소자는 제1 도전형의 제1 반도체층, 제2 도전형의 제2 반도체층 및 발광층을 포함한다. 제1 반도체층은 질화물 반도체를 포함한다. 제2 반도체층은 상기 제1 반도체층의 [0001] 방향 측에 제공된다. 제2 반도체층은 질화물 반도체를 포함한다. 발광층은 상기 제1 반도체층과 상기 제2 반도체층 사이에 제공된다. 발광층은 질화물 반도체를 포함한다. 발광층은 제1 웰층, 제2 웰층 및 제1 장벽층을 포함한다. 제1 웰층은 제1 반도체층과 제2 반도체층 사이에 제공된다. 제2 웰층은 제1 웰층과 제1 반도체층 사이에 제공된다. 제1 장벽층은 제2 웰층과 제1 웰층 사이에 제공된다. 제1 장벽층은 제2 웰층 및 제1 웰층과 접한다. 제1 장벽층의 In 조성비는 제1 웰층의 In 조성비 및 제2 웰층의 In 조성비보다 낮다. 제1 장벽층은 제1 부분과 제2 부분을 포함한다. 제1 부분은 제1 웰층과 제2 웰층 사이에 제공된다. 제1 부분은 제2 웰층에 접한다. 제1 부분은 제1 반도체층으로부터 제2 반도체층을 향하는 제1 방향으로의 제1 두께를 갖는다. 제2 부분은 제1 부분과 제1 웰층 사이에 제공된다. 제2 부분은 제1 영역과 제2 영역을 포함한다. 제1 영역은 제1 부분에 접한다. 제2 영역은 제1 영역과 제1 웰층 사이에 제공된다. 제2 영역은 제1 웰층에 접한다. 제1 영역은 제1 부분의 In 조성비보다 높은 제1 In 조성비를 갖는다. 제2 영역은 제1 In 조성비보다 낮은 제2 In 조성비를 갖는다.
이하, 다양한 실시 형태를 첨부 도면을 참조하여 설명한다.
도면은 개략적 또는 개념적인 것이며, 각 부분의 두께와 폭과의 관계, 부분간의 크기의 비례 계수 등은 반드시 실제 값과 동일하다고는 할 수 없다. 또한, 치수 및/또는 비례 계수는 동일한 부분에 대해서도, 도면 사이에 서로 상이하게 표시될 수 있다.
본원의 도면과 명세서에 있어서, 상기 도면과 관련하여 전술한 것과 유사한 요소에는 동일한 부호를 부여하고, 그 상세한 설명은 적절히 생략한다.
(제1 실시 형태)
도 1은 제1 실시 형태에 따른 반도체 발광 소자의 일부를 도시하는 개략적 단면도이다.
도 2는 제1 실시 형태에 따른 반도체 발광 소자의 구성을 도시하는 개략적 단면도이다.
도 2에 도시한 바와 같이, 제1 실시 형태에 따른 반도체 발광 소자(110)는 제1 도전형의 제1 반도체층(20), 제2 도전형의 제2 반도체층(50) 및 발광층(40)을 포함한다.
제1 도전형은 예를 들어, n-형이다. 제2 도전형은 예를 들어, p-형이다. 제1 도전형은 p-형일 수 있고; 제2 도전형은 n-형일 수 있다. 본 실시 형태의 예로서 제1 도전형이 n-형이고, 제2 도전형이 p-형인 경우가 설명된다.
제1 반도체층(20), 제2 반도체층(50) 및 발광층(40)은 질화물 반도체를 포함한다. 제2 반도체층(50)은 제1 반도체층(20)의 [0001] 방향 측에 제공된다. 발광층(40)은 제1 반도체층(20)과 제2 반도체층(50) 사이에 제공된다. 반도체 발광 소자(110)에 있어서는, 발광층(40)과 제1 반도체층(20) 사이에 적층체(30)가 제공될 수 있다.
여기서, 제1 반도체층(20)으로부터 제2 반도체층(50)을 향하는 방향을 D1-방향으로 한다. 제2 반도체층(50)은 제1 반도체층(20)의 D1-방향 측에 배치된다.
반도체 발광 소자(110)에 있어서, 기판(10)은 예를 들어, (0001)면(c-면)의 사파이어 기판이다. c-면은 소위, 극 평면이다. 예를 들어, 기판(10)의 주 면에는 버퍼층(11)이 제공된다. 버퍼층(11) 위에는 제1 반도체층(20)이 제공된다.
D1-방향 측의 제1 반도체층(20)의 표면은 (0001)면이다. 그러나, 제1 반도체층(20)의 D1-방향 측의 표면은 (0001)면으로부터 경사진 표면일 수 있다. (0001)면으로부터 경사진 오프셋 각도가 0도 이상 40도 미만인 경우, 제1 반도체층(20)의 D1-방향 측의 표면이 (0001)면일 경우와 동일하게 압전 분극이 발생한다. 한편, (0001)면으로부터 경사진 각도가 40도 이상인 경우, 압전 분극의 방향이 상기 분극에 대하여 역방향이다. 따라서, 제1 실시 형태에서는, (0001)면으로부터 경사진 오프셋 각도는 예를 들어, 0도 이상 40도 미만인 것이 바람직하다.
제2 반도체층(50)이 제1 반도체층(20)의 [0001] 방향 측에 제공되는 상기 상태는 상기한 바와 같이 제2 반도체층(50)이 제1 반도체층(20)의 (0001)면으로부터 경사진 방향으로 제공되는 경우를 포함한다. 제1 반도체층(20)의 D1-방향의 면은 Ga면이다.
제1 반도체층(20)은 예를 들어, 언도프의 GaN 하지층(21) 및 n-형 GaN 콘택트층(22)을 포함한다.
n-형 GaN 콘택트층(22) 위에는 적층체(30)가 제공된다. 적층체(30)는 예를 들어, 초격자층(superlattice)이다. 적층체(30)에 있어서는, 예를 들어 제1 결정층과 제2 결정층이 교대로 적층된다.
적층체(30) 위에는 활성층인 발광층(40)이 제공된다. 발광층(40)은 예를 들어, 다중 양자 웰(MQW: Multiple Quantum Well) 구조를 갖는다. 즉, 발광층(40)은 복수의 장벽층(41) 및 복수의 웰층(42)이 교대로 반복 적층되는 구조를 갖는다. 장벽층(41) 및 웰층(42)의 자세한 구성에 대해서는 후술한다.
제2 반도체층(50)은 발광층(40)의 D1-방향 측에 제공된다. 제2 반도체층(50)은 예를 들어, 중간층(51), 마그네슘(Mg) 도프 GaN층(52) 및 p-형 GaN 콘택트층(53)을 포함한다. 예를 들어, 발광층(40) 위에는 중간층(51), Mg 도프 GaN층(52) 및 p-형 GaN층(53)이 이 순서대로 제공된다.
중간층(51)은 제2 반도체층(50) 중 가장 발광층(40)에 근접한 측에 제공되고, 알루미늄(Al)을 포함하는 질화물 반도체를 포함한다. 구체적으로는, 중간층(51)은 p-형 AlGaN층이다. 중간층(51)의 밴드갭은 발광층(40)의 밴드갭보다 크다. 이로써, 중간층(51)은 전자 오버플로우 억제층으로서 기능한다.
p-형 GaN 콘택트층(53) 위에는 투명 전극(60)이 제공된다.
그리고, 제1 반도체층(20)인 n-형 GaN 콘택트층(22)의 일부가, 이 n-형 GaN 콘택트층(22)의 일부에 대응하는 적층체(30), 발광층(40) 및 제2 반도체층(50)과 함께 제거되고; n-형 GaN 콘택트층(22) 위에는 n-측 전극(70)이 제공된다. n-측 전극(70)은 예를 들어, Ti/Pt/Au의 적층 구조를 포함할 수 있다. 한편, 투명 전극(60) 위에는 p-측 전극(80)이 제공된다.
따라서, 본 실시 형태에 따른 본 구체 예의 반도체 발광 소자(110)는 발광 다이오드(LED: Light Emitting Diode)이다.
발광층(40)의 다중 양자 웰 구조에 대해서 설명한다.
도 1에 도시한 바와 같이, 발광층(40)은 제1 웰층(42a), 제1 장벽층(41a) 및 제2 웰층(42b)을 포함한다.
제1 웰층(42a)은 제1 반도체층(20)과 제2 반도체층(50) 사이에 제공된다. 제2 웰층(42b)은 제1 웰층(42a)과 제1 반도체층(20) 사이에 제공된다. 제1 장벽층(41a)은 제2 웰층(42b)과 제1 웰층(42a) 사이에 제공되어, 제2 웰층(42b) 및 제1 웰층(42a)에 접한다. 제1 장벽층(41a)의 In 조성비는 제1 웰층(42a)의 In 조성비 및 제2 웰층(42b)의 In 조성비보다 작다.
여기에서, In 조성비는 막 내부의 구성 원소에서 차지하는 인듐(In)의 비율을 말한다.
본 실시 형태에 있어서는, 예를 들어 발광층(40)은 복수의 웰층(42)과 복수의 장벽층(41)을 포함한다. 이 경우, 웰층(42)의 수는 웰층 수 N(N은 2 이상의 정수)으로 한다.
도 1에 있어서, 괄호 내의 숫자는 제2 반도체층(50) 측으로부터의 웰층의 순서를 의미한다. 이들 웰층은 제2 반도체층(50) 측으로부터 제1 웰층(42a) 내지 제N 웰층(42)이다. 또한, N층의 장벽층(41)이 제공된다. 마찬가지로, 이들 장벽층은 제2 반도체층(50) 측으로부터 제1 장벽층(41a) 내지 제N 장벽층(41)이다.
이들 웰층 중, 제1 웰층(42a)은 예를 들어, 발광층(40) 중 가장 제2 반도체층(50)에 근접한 측에 위치하는 웰층(42)이다. 제1 장벽층(41a)은 예를 들어, 발광층(40) 중 가장 제2 반도체층(50)에 근접한 측에 위치하는 장벽층(41)이다.
발광층(40)은 예를 들어, 제2 장벽층(41b)과 제3 웰층(42c)을 더 포함할 수 있다. 제2 장벽층(41b)은 제1 반도체층(20)과 제2 웰층(42b) 사이에 제공되어, 제2 웰층(42b)에 접한다. 제2 장벽층(41b)의 In 조성비는 제2 웰층(42b)의 In 조성비보다 작다.
제3 웰층(42c)은 제1 반도체층(20)과 제2 장벽층(41b) 사이에 제공되어, 제2 장벽층(41b)에 접한다. 제3 웰층(42c)의 In 조성비는 제2 장벽층(41b)의 In 조성비보다 높다.
제N 웰층(42)은 제(N-1) 장벽층(41)과 제1 반도체층(20) 사이에 제공되어, 제(N-1) 장벽층(41)에 접한다. 제N 웰층(42)의 In 조성비는 제(N-1) 장벽층(41)의 In 조성비보다 높다.
제N 장벽층(41)은 제N 웰층(42)과 제1 반도체층(20) 사이에 제공되어, 제N 웰층(42)에 접한다. 제N 장벽층(41)의 In 조성비는 제N 웰층(42)의 In 조성비보다 작다.
여기에서, 제1 웰층(42a) 내지 제N 웰층은 일반적으로 웰층(42)이라고 한다. 제1 장벽층(41a) 내지 제N 장벽층은 일반적으로 장벽층(41)이라고 한다.
발광층(40)의 장벽층(41) 및 웰층(42)은 III족 원소를 포함한다. 적어도 웰층(42)은 예를 들어, In을 포함하는 질화물 반도체를 포함한다. 발광층(40)의 결정 구조는 우르짜이트 구조(wurtzite structure)이다. 장벽층(41)의 밴드갭 에너지는 웰층(42)의 밴드갭 에너지보다 크다. 장벽층(41) 및 웰층(42)은 미량의 Al 등을 포함할 수 있다.
예를 들어, 장벽층(41)은 InbGa1 - bN(b≥0)을 포함한다. 웰층(42)은 InwGa1 -wN(0 < w < 1)을 포함한다. 장벽층(41)의 In 조성비는 웰층(42)의 In 조성비보다 작기 때문에, b < w를 따른다.
도 3을 사용하여, 발광층(40)에 있어서의 상세에 대해서 설명한다.
도 3은 제1 실시 형태에 따른 In 조성비의 프로파일을 도시하는 도면이다.
도 3에 있어서, 횡축은 D1-방향의 위치(두께 방향의 위치)를 나타내고, 종축은 In 조성비를 나타내고 있다. 프로파일(110p)은 제1 실시 형태에 따른 In 조성비이다.
도 3에 도시한 바와 같이, 제1 웰층(42a)과 제2 웰층(42b)의 In 조성비는 예를 들어, Cw이다. 제1 장벽층(41a)의 In 조성비(Cb21 및 Cb22)는 제1 웰층(42a)과 제2 웰층(42b)의 In 조성비 Cw보다 작다.
여기서, 제1 장벽층(41a)은 제1 부분(411)과 제2 부분(412)을 포함한다.
제1 부분(411)은 제1 웰층(42a)과 제2 웰층(42b) 사이에 제공되어, 제2 웰층(42b)에 접한다. 제1 부분(411)의 In 조성비를 Cb1로 한다. 제1 부분(411)의 In 조성비 Cb1는 제2 웰층(42b)의 In 조성비 Cw보다 낮고, 후술하는 바와 같이 제2 부분(412)의 제1 영역(412a)의 제1 In 조성비 Cb21보다 낮다. 제1 부분(411)의 In 조성비 Cb1는 후술하는 바와 같이 제2 부분(412)의 제2 영역(412b)의 제2 In 조성비 Cb22와 동등하거나 그것보다 낮다. 따라서, In 조성비가 낮은 제1 부분(411)이 제1 웰층(42a)과 제2 웰층(42b) 사이에 제공되기 때문에, 제1 부분(411)보다 D1-방향으로 더 적층된 층의 결정성이 향상된다. 적어도 제1 웰층(42a)의 결정성이 향상된다.
제2 부분(412)은 제1 영역(412a)과 제2 영역(412b)을 갖고 있다.
제1 영역(412a)은 제1 부분(411)에 접하고, 제1 부분(411)의 In 조성비 Cb1보다 높은 제1 In 조성비 Cb21를 갖고 있다.
제1 영역(412a)은 예를 들어, 제2 부분(412) 중 D1-방향 중심의 제1 부분(411) 측의 영역을 말한다. 제1 In 조성비 Cb21는 예를 들어, 제1 영역(412a)의 In 조성비의 최대값이다. 제1 In 조성비 Cb21는 예를 들어, 두께에 대해 평균화한 제1 영역(412a)에서의 In 조성비의 값일 수 있다.
제2 영역(412b)은 예를 들어, 제2 부분(412) 중 D1-방향 중심의 제1 웰층(42a) 측의 영역을 말한다. 제2 영역(412b)은 제1 영역(412a)과 제1 웰층(42a) 사이에 제공되어, 제1 웰층(42a)에 접한다. 제2 영역(412b)은 제1 영역(412a)의 제1 In 조성비 Cb21보다 낮은 제2 In 조성비 Cb22를 갖고 있다.
제2 In 조성비 Cb22는 예를 들어, 제2 영역(412b)에서의 In 조성비의 최소값이다. 이 예에서는, 제2 영역(412b)의 제2 In 조성비 Cb22는 제1 부분(411)의 In 조성비 Cb1와 동등하다. 제2 In 조성비 Cb22는 예를 들어, 두께에 대해 평균화한 제2 영역(412b)에서의 In 조성비의 값일 수 있다.
따라서, 제2 부분(412)에서의 In 조성비는 D1-방향으로 점진적으로 감소한다. 즉, 제2 부분(412)의 In 조성비는 D1-방향으로 단조롭게 감소한다. 이로써, 제1 장벽층(41a)에서의 압전 전계에 의한 가전자대(valence band)의 만곡(curve)이 완화된다. 제2 반도체층(50) 측으로부터 제1 장벽층(41a)을 향하는 홀의 주입 효율이 향상된다.
장벽층(41)의 두께 tb는 예를 들어, 10 나노미터(nm) 이하이다. 이로써, 홀은 제2 반도체층(50)로부터 발광층(40) 내에 효율적으로 공급된다. 반도체 발광 소자(110)의 발광 효율이 향상되고; 동작 전압도 실질적으로 바람직한 정도로 저하한다.
장벽층(41)의 각 부분의 두께 및 In 조성비에 대한 상세는 후술된다.
웰층(42)(제1 웰층(42a) 및 제2 웰층(42b))의 두께 tw는 예를 들어, 2.5 nm 이상이며, 좀 더 양호하게는 4 nm 이상이다. 이로써, 캐리어가 웰층(42) 내에 트랩되고(trapped), 발광 효율이 향상된다. 웰층(42)의 두께 tw는 예를 들어, 6 nm 이하인 것이 바람직하다. 이로써, In 조성비가 높은 웰층(42)에 의한 결정성의 열화가 억제될 수 있다.
제2 반도체층(50)에 가장 근접한 측에 위치하는 제1 웰층(42a)의 두께는 다른 웰층(42)보다 두꺼울 수 있다. 제1 웰층(42a)의 두께가 두꺼워지는 것에 의해, 이 부분의 체적이 증가한다. 이로써, 반도체 발광 소자(110)가 고전류 영역에서 구동하는 경우라도, 캐리어 밀도의 저하에 의해 발광 효율이 향상된다.
웰층(42)의 In 조성비 Cw는 반도체 발광 소자(110)의 발광 파장에 맞춰서 조정된다. 발광 광이 청색인 경우에, 웰층(42)의 In 조성비 Cw는 예를 들어, 0.12 이상 0.15 미만이다.
제1 부분(411)과 제2 부분(412)에서의 두께 및 In 조성비에 대해서 설명한다.
도 4의 (a) 및 (b)는 제1 실시 형태에 따른 반도체 발광 소자의 특성을 나타내는 그래프이다.
도 4의 (a)는 제1 부분(411)의 두께 tb1에 대한 반도체 발광 소자(110)의 내부 양자 효율 IQE을 시뮬레이션한 결과를 나타내고 있다.
도 4의 (b)는 제2 부분(412)의 두께 tb2에 대한 반도체 발광 소자(110)의 내부 양자 효율 IQE을 시뮬레이션한 결과를 나타내고 있다.
종축은 임의의 단위를 갖는다.
우선, 제1 부분(411)에 대해서 설명한다.
상술한 바와 같이, 제1 장벽층(41)의 제1 부분(411)은 제2 웰층(42b)과 제2 부분(412) 사이에 삽입된다. 즉, 제1 부분(411)의 두께는 0 nm보다 두껍다. 제1 부분(411)의 두께가 두꺼울수록, 제1 부분(411)보다 D1-방향으로 더 적층된 층에 대한 결정성이 향상된다.
한편, 도 4의 (a)에 도시한 바와 같이, 제1 부분(411)의 두께가 두꺼울수록, 내부 양자 효율 IQE은 감소하는 경향이 있다. 제1 부분(411)의 두께가 두꺼울수록, 제1 부분(411)은 홀에 대해서 더욱 장벽이 된다. 따라서, 홀의 주입 효율이 감소하기 때문에, 내부 양자 효율 IQE이 감소한다.
이상의 2개의 관점에서, 제1 부분(411)의 두께는 0 nm보다 두껍고, 2 nm보다 얇은 것이 바람직하다. 제1 부분(411)의 두께가 0 nm보다 두껍게 됨으로써, 제1 부분(411)보다 D1-방향으로 더 적층된 층의 결정성이 향상된다. 한편, 제1 부분(411)의 두께가 2 nm보다 얇게 됨으로써, 홀은 터널링에 의해 제1 부분(411)을 통과한다. 따라서, 반도체 발광 소자(110)의 내부 양자 효율 IQE이 향상된다.
도 4의 (a)에 도시한 바와 같이, 제1 부분(411)의 두께는 1 nm 이하인 것이 바람직하다. 이로써, 홀의 터널링 가능성이 상승하고; 내부 양자 효율 IQE이 향상된다.
도 3에 도시한 바와 같이, 제1 부분(411)은 제2 웰층(42b)에 접해서 제공된다. 제1 부분(411)의 In 조성비가 높은 경우에, 결정성이 열화할 가능성이 있다.
예를 들어, 제1 부분(411)의 In 조성비 Cb1는 0.02보다 작은 것이 바람직하다. 또한, 제1 부분(411)의 In 조성비 Cb1는 0.01보다 작은 것이 더 바람직하다. 이로써, 제1 부분(411)보다 D1-방향으로 더 적층된 층의 결정성이 향상된다.
예를 들어, 제1 부분(411)의 In 조성비의 최소값은 0.02 이하이다. 즉, 제1 부분(411)은 GaN만으로 이루어지는 부분을 갖는다. 제1 부분(411)에는 In을 포함하지 않는 층이 형성된다. 예를 들어, 제1 부분(411)의 전체는 실질적으로 GaN으로 이루어질 수 있다. 이로써, 결정성이 현저하게 향상된다.
제1 부분(411)은 Al을 포함할 수 있다. 제1 부분(411)에서의 Al 조성비의 최소값은 0.02 이하인 것이 바람직하다. 이는 제1 부분(411)이 Al을 포함하고 제1 부분(411)의 밴드갭이 큰 경우에, 제1 부분(411)이 바람직하지 않게도 홀에 대하여 장벽이 되어버릴 가능성이 있기 때문이다.
제2 부분(412)에 대해서 설명한다.
제2 부분(412)의 두께 tb2는 2 nm 이상이며, 더 바람직하게는 4 nm 이상이다. 상기한 바와 같이, 캐리어는 터널링에 의해 제1 부분(411)을 통과한다. 제2 부분(412)의 두께 tb2가 상기 하한값 이상이 됨으로써, 실질적으로 제2 부분(412)이 MQW에 있어서의 장벽층으로서 기능한다.
한편, 도 4의 (b)에 도시한 바와 같이, 제2 부분(412)의 두께가 두꺼울수록, 내부 양자 효율 IQE은 감소하는 경향을 나타낸다.
제2 부분(412)의 두께 tb2는 9 nm 이하이고, 7 nm 이하인 것이 더 바람직하다. 이로써, 내부 양자 효율 IQE이 향상된다.
도 3에 도시한 바와 같이, 제2 부분(412)의 제1 영역(412a)에서의 제1 In 조성비 Cb21는 제1 부분(411)에서의 In 조성비 Cb1보다 높다. 제1 영역(412a)에서의 제1 In 조성비 Cb21가 높을수록, 홀의 주입 효율이 높아지는 경향이 있다. 한편, 제1 영역(412a)에서의 제1 In 조성비 Cb21가 높을수록, 제1 웰층(42a)의 결정성은 열화하는 경향이 있다.
제2 부분(412)의 제1 영역(412a)에서의 제1 In 조성비 Cb21는 0.02 이상이고, 0.04 이상인 것이 더욱 바람직하다. 제1 영역(412a)에서의 제1 In 조성비 Cb21 가가 상기 하한값 이상이 됨으로써, 홀 주입 효율이 향상된다.
제1 영역(412a)에서의 제1 In 조성비 Cb21는 0.08 이하이고, 0.06 이하인 것이 더욱 바람직하다. 제1 영역(412a)에서의 제1 In 조성비 Cb21가 상기 상한값 이하가 됨으로써, 제1 웰층(42a)의 결정성이 열화하는 것이 억제된다.
제2 영역(412b)에서의 제2 In 조성비 Cb22는 0.04 이하이고, 0.02 이하인 것이 더욱 바람직하다. 제2 영역(412b)에서의 제2 In 조성비 Cb22가 해당 영역 내의 최소값인 경우에, 제2 In 조성비 Cb22가 0.00인 것이 바람직하다. 따라서, 결정성의 관점에서, 제2 영역(412b)에서의 제2 In 조성비 Cb22는 가능한 낮은 것이 바람직하다.
제1 영역(412a)의 제1 In 조성비 Cb21와 제2 영역(412b)의 제2 In 조성비 Cb22 간의 차(Cb21-Cb22)는 0.02 이상이며, 0.04 이상인 것이 더욱 바람직하다. 이로써, 압전 전계에 의한 가전자대의 만곡이 완화된다.
이제, 2개의 참고 예와 비교하면서, 제1 실시 형태에 따른 반도체 발광 소자(110)의 에너지 밴드 다이어그램 및 반도체 발광 소자(110)의 특성에 대해서 설명한다.
도 5의 (a) 및 (b)는 참고 예에 관한 In 조성비의 프로파일을 도시하는 도면이다.
도 5의 (a)에는 제1 참고 예에 관한 반도체 발광 소자(191)에 있어서의 In 조성비의 프로파일(191p)이 도시된다.
도 5의 (a)에서 도시한 바와 같이, 제1 참고 예의 반도체 발광 소자(191)는 제1 장벽층(41a) 전체의 In 조성비가 일정한 값(예를 들어, 0)인 점에서, 제1 실시 형태의 반도체 발광 소자(110)와는 다르다. 즉, 제1 참고 예의 반도체 발광 소자(191)의 제1 장벽층(41a)은 경사 조성(graded composition)을 갖는 제2 부분(412)을 포함하지 않는다.
도 5(b)에는 제2 참고 예에 관한 반도체 발광 소자(192)에 있어서의 In 조성비의 프로파일(192p)이 도시된다.
도 5(b)에 도시한 바와 같이, 제2 참고 예의 반도체 발광 소자(192)는 제1 장벽층(41a)이 제1 부분(411)을 포함하지 않는다는 점에서, 제1 실시 형태의 반도체 발광 소자(110)와는 다르다. 제2 참고 예에 있어서, 제1 장벽층(41a)의 제2 웰층(42b)측의 In 조성비 Cb1는 제1 장벽층(41a)의 제1 웰층(42a) 측의 In 조성비 Cb2보다 높다. 제1 실시 형태의 제2 부분(412)의 In 조성비와 마찬가지로, 제1 장벽층(41a)의 In 조성비는 D1-방향으로 점진적으로 감소한다.
도 6의 (a) 및 도 8의 (b)을 이용하여, 제1 실시 형태에 있어서의 에너지 밴드 다이어그램 및 2개의 참고 예의 에너지 밴드 다이어그램에 대해서 설명한다.
이하의 도면에서의 에너지 밴드 다이어그램은 이하의 가정에 있어서 시뮬레이션을 행한 결과이다.
제1 참고 예에서, 제1 장벽층(41a)은 GaN으로부터 이루어지고, 제1 장벽층(41a)의 두께는 5 nm이다.
제2 참고 예에서, 제1 장벽층(41a)의 제2 웰층(42b) 측의 In 조성비 Cb1는 0.04이며; 제1 장벽층(41a)의 제1 웰층(42a) 측의 In 조성비 Cb2는 0.00이다.
제1 실시 형태에 있어서, 제1 부분(411)의 두께 tb1는 1 nm이다. 제1 In 조성비 Cb21는 0.04이며; 제2 In 조성비 Cb22는 0.00이다.
도 6의 (a) 및 (b)은 제1 참고 예에 관한 에너지 밴드 다이어그램이다.
도 6의 (a)은 전도대 CB에서의 에너지 밴드 다이어그램이며; 도 6(b)은 가전자대 VB에서의 에너지 밴드 다이어그램이다.
도 6의 (a)에 있어서, 실선은 전도대 CB에서의 에너지 밴드이고; 점선은 전자의 양자 포텐셜 Pe이며; 파선은 전자의 의사 페르미 준위 Efe이다.
도 6(b)에 있어서, 실선은 가전자대 VB에서의 에너지 밴드이고; 점선은 홀의 양자 포텐셜 Ph이며; 파선은 홀의 의사 페르미 준위 Efh 이이다.
횡축은 D1-방향의 위치(두께 방향의 위치)이다.
도 6의 (a) 및 (b)에 도시한 바와 같이, 발광층(40)의 밴드 구조는 압전 전계에 의해 변조된다. 제1 장벽층(41a)에 있어서, 전도대 CB의 에너지 준위는 제1 반도체층(20)으로부터 제2 반도체층(50)을 향하는 방향(D1-방향)으로 증가한다. 이와 반대로, 제1 웰층(42a)에 있어서, 전도대 CB의 에너지 준위는 D1-방향으로 감소한다. 전도대 CB와 마찬가지로, 가전자대 VB의 에너지 준위도 만곡된 프로파일을 갖는다.
웰층(42)의 결정의 격자 상수는 장벽층(41)의 결정의 격자 상수보다 크다. 웰층(42)과 장벽층(41) 사이에서 격자 왜곡이 발생한다. 장벽층(41)에는 인장 응력이 가해지면서, 장벽층(41)보다 격자 상수가 큰 웰층(42)에는 압축 응력이 가해진다. 따라서, 이들의 층에는 압전 전계가 발생한다. 웰층(42)에서는, 장벽층(41)의 압전 전계와는 반대의 방향으로 압전 전계가 형성된다. 제1 참고 예에서와 같이, 발광층(40)의 밴드 구조는 압전 전계에 의해 변조된다. 제1 참고 예에서는, 발광층(40)의 밴드 구조의 변조에 의해, 발광 효율이 저하할 가능성이 있다.
도 7의 (a) 및 (b)은 제2 참고 예에 관한 에너지 밴드 다이어그램이다.
도 7의 (a)은 전도대 CB에서의 에너지 밴드 다이어그램이며; 도 7(b)은 가전자대 VB에서의 에너지 밴드 다이어그램이다.
도 7의 (a) 및 (b)에 있어서의 양자 포텐셜의 부호 등은 도 6의 (a) 및 (b)에서와 유사하다.
도 7의 (a) 및 (b)에 도시한 바와 같이, 제1 장벽층(41a)의 In 조성비가 D1-방향으로 점진적으로 감소하기 때문에, 제1 장벽층(41a)에서의 가전자대 VB의 만곡은 완화된다. 이로써, 홀의 주입 효율이 향상된다.
그러나, 제1 장벽층(41a)의 제2 웰층(42b)에 접하는 측의 In 조성비 Cb1가 높은 경우에, 압전 전계에 의한 에너지 준위의 변조가 억제되더라도, 제1 웰층(42a)의 결정성이 열화할 가능성이 있다.
이와 반대로, 제1 실시 형태의 반도체 발광 소자(110)는 이하와 같은 특징을 갖고 있다.
도 8의 (a) 및 (b)은 제1 실시 형태에 따른 에너지 밴드 다이어그램이다.
도 8의 (a)은 전도대 CB에서의 에너지 밴드 다이어그램이며; 도 8(b)은 가전자대 VB에서의 에너지 밴드 다이어그램이다.
도 8의 (a) 및 (b)에 있어서의 양자 포텐셜의 부호 등은 도 6의 (a) 및 (b)와 유사하다.
도 8의 (a) 및 (b)에 도시한 바와 같이, 제1 실시 형태에 있어서도, 제1 장벽층(41a)에서의 가전자대 VB의 만곡은 완화된다. 제1 장벽층(41a) 내에 제2 부분(412)이 제공됨으로써, 이 부분에서의 압전 전계가 완화된다.
제1 부분(411)은 제2 웰층(42b)에 접하여 제공된다. 홀의 양자 포텐셜 Ph은 제1 부분(411)과 제2 부분(412) 사이에서 완만한 구배(gradient)를 갖는다. 제1 부분(411)은 홀에 대한 주입 장벽이 아니다. 상술한 바와 같이, 홀은 터널링에 의해 제1 부분(411)을 통과한다. 홀은 적어도 제1 장벽층(41a)으로부터 제2 웰층(42b)을 향해서 안정적으로 주입된다.
홀의 의사 페르미 준위 Efh는 제1 부분(411)과 제2 부분(412) 사이에서 완만한 구배를 갖는다. 제1 부분(411)은 터널링이 발생할 정도로 충분히 얇기 때문에, 홀의 분포는 방해받지 않는다. 홀은 제1 부분(411)과 제2 부분(412) 사이에 트랩되지 않는다.
제1 부분(411)과 제2 부분(412)을 포함하는 제1 장벽층(41a)은 발광층(40) 중 p-측 반도체층(50)에 가장 근접한 측에 제공된다. 이로써, 상기한 바와 같이, 홀은 효율적으로 MQW 내에 주입된다.
도 9의 (a) 및 (b)를 이용하여, 반도체 발광 소자의 특성에 대해서 설명한다.
도 9의 (a) 및 (b)는 제1 실시 형태의 반도체 발광 소자 및 참고 예의 반도체 발광 소자의 특성을 나타내는 그래프이다.
도 9의 (a)에서, 횡축은 전류 J(밀리암페아(mA))이며; 종축은 외부 양자 효율 EQE(임의 단위)이다.
횡축이 대수인 점을 제외하고는, 도 9의 (b)는 도 9의 (a)와 동일하다.
제1 웰층(42a)에 대해서, 후술하는 도 11의 (a)의 제1 웰층(42a)과 마찬가지로, D1-방향으로 점진적으로 증가하는 In 조성비를 갖는 반도체 발광 소자는 측정 시에 사용된다. 제1 웰층(42a)이 일정한 In 조성비를 갖는 경우 등에서도, 그 결과가 도 9의 (a) 및 (b)와 유사한 것으로 간주된다.
도 9의 (a) 및 (b)에 도시한 바와 같이, 제1 참고 예의 반도체 발광 소자(191)에 비해, 제2 참고 예의 반도체 발광 소자(192)는 고전류 영역에서 높은 외부 양자 효율 EQE을 갖는다. 또한, 제1 참고 예의 반도체 발광 소자(191) 및 제2 참고 예의 반도체 발광 소자(192)에 비해, 제1 실시 형태의 반도체 발광 소자(110)는 전류 영역과는 상관없이 높은 외부 양자 효율 EQE을 갖는다.
따라서, 제1 실시 형태에서 제2 부분(412)이 제공됨으로써, 압전 전계에 의한 가전자대의 만곡이 완화된다. 이로써, 발광층(40) 내로의 홀 주입 효율이 향상된다. 또한, 제1 부분(411)이 제공됨으로써, 제1 부분(411)보다 D1-방향으로 더 적층된 층의 결정성이 향상된다. 이로써, 반도체 발광 소자(110)의 발광 효율이 향상된다.
제1 실시 형태의 변형 예에 대해서 설명한다.
도 10의 (a) 내지 도 12의 (c)는 제1 실시 형태의 변형 예에 관한 In 조성비의 프로파일을 도시하는 도면이다.
도 10의 (a)에서 도시한 바와 같이, 예를 들어 제1 부분(411)과 제2 부분(412)을 갖는 제1 장벽층(41a)은 제2 반도체층(50)에 가장 근접한 측에만 제공된다. 제1 장벽층(41a) 이외의 장벽층(41)의 In 조성비는 일정할 수 있다. 예를 들어, 제1 장벽층(41a) 이외의 장벽층(41)은 GaN으로 이루어진다.
여기서, MQW인 발광층(40) 내에 최초로 홀이 주입되는 장벽층(41)은 제2 반도체층(50)에 가장 근접한 측에 제공되는 제1 장벽층(41a)이다. 제1 장벽층(41a) 내로의 홀 주입 효율이 높은 것이 바람직하다. 적어도 제2 반도체층(50)에 가장 근접한 측에 제공되는 제1 장벽층(41a)이 제1 부분(411)과 제2 부분(412)을 포함하기 때문에, 발광층(40) 내로의 홀 주입 효율이 안정적으로 향상된다.
도 10의 (b)에 도시한 바와 같이, 예를 들어 제2 웰층(42b)에 접하는 제2 장벽층(41b)은 제1 부분(411)과 제2 부분(412)을 포함한다. 마찬가지로, 제N 웰층(42)에 접하는 제N 장벽층(41) 또한 제1 부분(411)과 제2 부분(412)을 포함한다. 따라서, 복수의 장벽층(41) 각각은 제1 부분(411)과 제2 부분(412)을 포함할 수 있다. 이로써, 각각의 웰층(42) 내로의 홀 주입 효율이 향상된다.
도 10의 (c)에 도시한 바와 같이, 예를 들어 제1 장벽층(41a)과 마찬가지로, 중간층(51)은 제1 부분(511)과 제2 부분(512)을 포함할 수 있다. 제1 부분(511)은 제2 반도체층(50)의 제1 웰층(42a) 측에 제공되어, 제1 웰층(42a)에 접한다. 제2 부분(512)은 제1 부분(511)에 접한다. 제2 부분(512)은 제1 부분(511)의 In 조성비보다 높은 제1 In 조성비를 갖는 제1 영역과, 제1 영역으로부터 위쪽으로 제공되고 제1 조성비보다 낮은 제2 In 조성비를 갖는 제2 영역을 포함한다. 이로써, 중간층(51)의 가전자대의 만곡이 완화된다. 이로써, 중간층(51) 내로의 홀 주입 효율의 향상으로 인해, 발광층(40) 내로의 홀 주입 효율이 향상된다.
도 10의 (d)에 도시한 바와 같이, 예를 들어 제1 부분(411)과 제2 부분(412)을 포함하는 장벽층(41)은 발광층 중 제2 반도체층(50)에 가장 근접한 측에 배치되지 않을 수 있다. 즉, 제1 부분(411)과 제2 부분(412)을 포함하는 장벽층(41)은 제2 장벽층(41b) 내지 제N 장벽층(41) 중 적어도 하나이면 충분하다.
도 10의 (d)에 나타낸 예에서는, 제1 부분(411)과 제2 부분(412)은 제2 장벽층(41b)에 제공된다. 한편, 제1 장벽층(41a)의 In 조성비는 일정하다. 이 변형 예에 있어서도, 제2 장벽층(41b)의 홀 주입 효율의 향상으로 인해, 발광층(40)의 발광 효율은 향상된다.
도 10의 (d)에 도시한 바와 같이, 제2 부분(412)의 In 조성비에 대하여 반대로 경사지는 In 조성비를 갖는 장벽층(41)이 제공될 수 있다.
도 10의 (d)에 나타낸 예에서는, 제3 장벽층(41c)의 In 조성비의 경사가 제2 부분(412)의 In 조성비의 경사와 반대이다. 제3 장벽층(41c) 중 제3 웰층(42c) 측의 In 조성비는 제1 반도체층(20) 측의 In 조성비보다 높다.
도 11의 (a)에 도시한 바와 같이, 예를 들어 제1 웰층(42a) 중 제2 반도체층(50) 측의 In 조성비 Cwp는 제1 장벽층(41a) 측의 In 조성비 Cwn보다 높을 수 있다. 예를 들어, 제1 웰층(42a)은 D1-방향으로 점진적으로 증가하는 In 조성비를 갖는다.
여기서, 상술한 바와 같이 제1 장벽층(41a)의 격자 상수와 제1 웰층(42a)의 격자 상수 간의 차에 의해, 제1 웰층(42a)에는, 제1 장벽층(41a)의 압전 전계와는 역의 방향으로 압전 전계가 형성되어 있다. 제1 웰층(42a)이 D1-방향으로 점진적으로 증가하는 In 조성비를 가짐으로써, 제1 웰층(42a) 내의 압전 전계가 완화된다. 이로써, 제1 웰층(42a)에 있어서의 홀 주입 효율이 향상된다.
반도체 발광 소자(110)의 발광 색이 청색일 경우, 제1 웰층(42a) 중 제1 장벽층(41a) 측의 In 조성비 Cwn는 0.08 이상이고 0.1 이하인 것이 바람직하다. 제1 웰층(42a) 중 제2 반도체층(50) 측의 In 조성비 Cwp는 0.12 이상인 것이 바람직하다. 예를 들어, In 조성비 Cwp는 0.14인 것이 더 바람직하다. 제1 웰층(42a) 중 제2 반도체층(50) 측의 In 조성비 Cwp와 제1 웰층(42a) 중 제1 장벽층(41a) 측의 In 조성비 Cwn 간의 차(Cwp - Cwn)는 0.06 이상인 것이 바람직하다. 제1 웰층(42a)의 In 조성비가 이들 수치 범위 내에 있음으로써, 제1 웰층(42a)의 결정성의 열화가 억제될 수 있다. 제1 웰층(42a)의 In 조성비는 D1-방향으로 점진적으로 증가할 수 있거나 비선형적으로 변화할 수 있다. 예를 들어, 제1 웰층(42a)의 In 조성비는 D1-방향으로 계단 형상으로 증가할 수 있다.
도 11(b)에 도시한 바와 같이, 제1 장벽층(41a)의 제2 부분(412)에서의 제2 영역(412b)의 제2 In 조성비 Cb22는 제1 부분(411)의 In 조성비 Cb1보다 높을 수 있다. 상술한 바와 같이, 제1 장벽층(41a)의 제2 부분(412)에서의 제1 영역(412a)의 제1 In 조성비 Cb21는 해당 부분에서의 제2 영역(412b)의 제2 In 조성비 Cb22보다 높은 경우, 압전 전계가 완화된다.
도 11(c)에 도시한 바와 같이, 제1 부분(411)의 In 조성비 Cb1는 0보다 클 수 있다. 상술한 바와 같이, 제1 부분(411)의 두께가 두꺼울수록, 제1 부분(411)은 홀에 대해서 더욱 장벽이 된다. 따라서, 제1 부분(411)의 두께는 2 nm보다 작은 것이 바람직하다.
도 12의 (a)에 도시한 바와 같이, 제2 부분(412)의 In 조성비는 D1-방향으로 점진적으로 감소한다. 제2 부분(412)의 In 조성비는 D1-방향으로 비선형적으로 감소할 수 있다. 이 경우에서는, 예를 들어 제2 부분(412)의 In 조성비는 제1 In 조성비 Cb21로부터 제2 In 조성비 Cb22까지 계단 형상으로 감소할 수 있다.
도 12의 (b)에 도시한 바와 같이, 제2 부분(412)의 In 조성비는 변곡점(412c)을 포함할 수 있다. 변곡점(412c)의 제2 웰층(42b) 측에 있어서의 제2 부분(412)의 D1-방향의 In 조성비의 변화량은 해당 변곡점(412c)의 제1 웰층(42a) 측에 있어서의 변화량보다 작다.
도 12의 (c)에 도시한 바와 같이, 예를 들어 발광층(40)에 있어서의 In 조성비는 연속적으로 변화할 수 있다. 예를 들어, 결정에 있어서, 층의 계면의 미소 영역에서 In의 이동(migration)이 발생할 가능성이 있다. 또한, 2차 이온 질량 분석법(SIMS)에 의해 발광층(40)의 In 조성이 분석되는 경우에, In 조성비가 연속적으로 변화하는 경우도 고려될 수 있다. 따라서, 발광층(40)은 이하와 같이 정의되는 In 조성비를 가질 수 있다.
예를 들어, 제2 부분(412)의 In 조성비의 두께 방향(D1-방향)에 있어서의 변화율의 절대값은 제2 웰층(42b)의 제1 부분(411) 측의 In 조성비의 두께 방향에 있어서의 변화율의 절대값보다 작다. "제2 부분(412)의 In 조성비의 두께 방향(D1-방향)에 있어서의 변화율"은 제2 부분(412)의 단위 두께당 In 조성비의 변화량으로 바꿔 말할 수도 있다. 구체적으로는, 예를 들어 "제2 부분(412)의 In 조성비의 두께 방향(D1-방향)에 있어서의 변화율"은 제2 부분(412)에서의 제1 영역(412a)의 제1 In 조성비 Cb21로부터 제2 영역(412b)의 제2 In 조성비 Cb22까지의 변화율이다. 예를 들어, "제2 웰층(42b)의 제1 부분(411) 측의 In 조성비의 두께 방향에 있어서의 변화율"은 제2 웰층(42b)의 In 조성비의 최대점으로부터, 제2 웰층(42b)과 제1 부분(411) 간의 경계에 있어서의 In 조성비까지의 변화율이다. 제2 웰층(42b)의 In 조성비가 복수의 최대점을 갖는 경우, 상기 In 조성비의 변화율은 해당 최대점 중 제1 부분(411)에 근접하는 최대점으로부터의 변화율이다.
예를 들어, 제2 부분(412)의 In 조성비의 두께 방향에 있어서의 변화율의 절대값은 제1 부분(411)의 제2 부분(412) 측의 In 조성비의 두께 방향에 있어서의 변화율의 절대값보다 크다. 구체적으로는, 예를 들어 "제1 부분(411)의 제2 부분(412) 측의 In 조성비의 두께 방향에 있어서의 변화율"은 제1 부분(411)의 In 조성비의 최소점으로부터, 제1 부분(411)과 제2 부분(412) 간의 경계에 있어서의 In 조성비까지의 변화율이다. 제1 부분(411)의 In 조성비가 복수의 최소점을 갖는 경우, 상기 In 조성비의 변화율은 제2 부분(412)에 근접하는 최소점으로부터의 변화율이다.
층 간의 경계가 명확하지 않을 경우, 층 간의 경계는 두께에 대한 In 조성비의 변화량에 있어서의 변곡점의 위치로 한다.
발광층(40)의 In 조성비가 연속적으로 변화하는 경우에 있어서, 두께에 대한 In 조성비의 변화량이 상기 조건을 만족함으로써, 제1 실시 형태에 따르면, 압전 전계로 인한 가전자대의 만곡이 제2 부분(412)에 의해 완화되며; 제1 부분(411)으로 인해 결정성이 향상된다.
상기의 도 10의 (a) 내지 도 12의 (c)에 나타낸 소정의 예로부터, 제1 실시 형태의 효과가 얻어질 수 있다.
In 조성비의 증감의 프로파일은 상기와는 다를 수 있다. 프로파일은 도 10의 (a) 내지 도 12의 (c)의 프로파일의 적절한 조합일 수 있다.
(제2 실시 형태)
도 13은 제2 실시 형태에 따른 반도체 발광 소자의 제조 방법을 도시하는 흐름도이다.
도 13에 도시한 바와 같이, 본 실시 형태에 따른 반도체 소자의 제조 방법은 n-형 반도체층의 형성(단계 S101), 발광층의 형성(단계 S102), p-형 반도체층의 형성(단계 S103)을 포함한다. 이하, 각 단계의 구체 예를 설명한다.
우선, 단계 S101에서의 n-형 반도체층의 형성에서는, 질화물 반도체를 포함하는 제1 반도체층(20)이 형성된다.
그 다음, 단계 S102에서의 발광층의 형성에서, 제1 반도체층(20) 위에는 발광층(40)이 형성된다. 단계 S102의 상세는 후술된다.
이어서, 단계 S103에서의 제2 반도체층의 형성에서, 발광층(40) 위에는 질화물 반도체를 포함하는 제2 반도체층을 형성한다.
단계 S102에서의 발광층의 형성은 제1 반도체층(20) 위에 제2 웰층(42b)을 형성하는 공정, 제2 웰층(42b)에 접해서 제2 웰층(42b)의 In 조성비보다 낮은 In 조성비를 갖는 제1 장벽층(41a)을 형성하는 공정, 및 제1 장벽층(41a)에 접해서 제1 장벽층(41a)의 In 조성비보다 높은 In 조성비를 갖는 제1 웰층(42a)을 형성하는 공정을 포함한다.
제1 장벽층(41a)을 형성하는 공정은 제2 웰층(42b)에 접해서 제1 부분(411)을 형성하는 공정과, 제1 영역(412a)과 제2 영역(412b)을 갖는 제2 부분(412)을 형성하는 공정을 포함하되, 여기서 제1 영역(412a)은 제1 부분(411)에 접하고 제1 부분(411)의 In 조성비 Cb1보다 높은 제1 In 조성비 Cb21를 가지며, 제2 영역(412b)은 제1 영역(412a)에 접하고 제1 In 조성비 Cb21보다 낮은 제2 In 조성비 Cb22를 갖는다.
상기 단계 S101 내지 단계 S103에서의 공정에 의해, 발광층(40)의 발광 효율이 향상된다.
제2 실시 형태에 따른 반도체 소자의 제조 방법의 보다 상세한 구체 예에 대해서 설명한다.
우선, 예를 들어, c-면 사파이어의 기판(10)은 유기 세정 및 산 세정 처리가 되고, MOCVD(금속 유기 화학 증착법: Metal Organic Chemical Vapor Deposition) 장치의 반응로(reactor)에 도입되어, 반응로의 서셉터(susceptor) 위에서 약 1100℃로 가열된다. 이로써, 기판(10)의 표면의 산화막이 제거된다.
그 다음, 제1 반도체층의 형성(단계 S101)을 행한다.
기판(10)의 주 면(c-면) 위에 30 nm의 두께로 버퍼층(11)을 성장시킨다. 그 다음, 버퍼층(11) 위에 3 마이크로미터(μm)의 두께로 언도프의(undopped) GaN 하지층(21)을 성장시킨다. 이어서, GaN 하지층(21) 위에 2 μm의 두께로 Si 도프의 GaN을 이용하여 n-형 GaN 콘택트층(22)을 성장시킨다. Ga 원료 가스는 예를 들어, 트리메틸 갈륨(TMGa)이다. V족 원료 가스는 암모니아(NH3)이다.
그 다음, n-형 GaN 콘택트층(22) 위에는 InxGa1 - xN인 제1 결정층(31)과 InyGa1-yN인 제2 결정층(32)을 교대로 30 주기로 적층함으로써 적층체(30)을 형성한다. In 원료 가스는 예를 들어, 트리메틸 인듐(TMI)이다.
이어서, 발광층(40)의 형성(단계 S102)을 행한다.
예를 들어, 이하와 같이, 적층체(30) 위에 장벽층(41)과 웰층(42)을 교대로 N 주기로 적층한다. N은 2 이상의 정수이다. 먼저 적층되는 측의 장벽층(41) 및 웰층(42)은 각각 제N 장벽층(41) 및 제N 웰층(42)이다. 예를 들어, N은 8이다.
예를 들어, 제1 온도 Tg1에서 제N 장벽층(41)을 적층체(30) 위에 형성한다. 제N 장벽층(41)의 In 조성비는 적어도 후술하는 제N 웰층의 In 조성비보다 낮다. 예를 들어, 제N 장벽층(41)의 형성에서는, In 원료 가스의 유량 FTMI은 0으로 일정하다. 즉, In 원료 가스는 공급되지 않는다.
그 다음, 제1 온도 Tg1보다 낮은 제2 온도 Tg2에서 제N 웰층(42)을 형성한다. 제N 웰층(42)의 형성에서는, In 원료의 유량 FTMI은 제N 장벽층(41)의 형성에 있어서의 유량보다 많다. 예를 들어, 제N 웰층(42)의 형성에서는, In 원료 가스의 유량 FTMI은 FW로 일정하다. 예를 들어, 제N 웰층(42)의 In 조성비는 0.13이다.
그 다음, 제N 장벽층(41)과 마찬가지로, 제N 웰층(42) 위에는 제(N-1) 장벽층(41)을 형성한다. 이어서, 제N 웰층(42)과 마찬가지로, 제(N-1) 장벽층(41) 위에는 제(N-1) 웰층(42)을 형성한다. 이들 공정을 반복함으로써, 웰층은 제3 웰층(42)까지 형성한다.
도 14의 (a) 및 (b)를 이용하여, 제2 장벽층(41b) 내지 제1 웰층(42)을 형성하는 공정을 설명한다.
도 14의 (a) 및 (b)는 제2 실시 형태에 따른 반도체 소자의 제조 방법을 도시하는 개략적 단면도이다.
도 14의 (a)는 MOCVD에 의해 발광층(40)을 형성할 때의 온도 프로파일 및 반응 가스의 도입 타이밍을 도시한다. 이 도면에서, 횡축은 시간 t를 나타낸다. 종축은 온도 Tg를 나타내고 있다. 원료 가스의 도입의 상태는 횡축에 일치하는 것으로 도시된다.
제3 장벽층(41)을 형성한 후, 시각 t1에서, Ga 원료 가스의 도입을 중지한다. 시각 t1으로부터 시각 t2까지, 온도 Tg는 제1 온도 Tg1로부터 제2 온도 Tg2까지 강하된다.
여기서, 제2 온도 Tg2는 800℃ 이상이 바람직하다. 제1 온도 Tg1와 제2 온도 Tg2 간의 차는 20℃ 이상 100℃ 미만이 바람직하고, 40℃ 이상 80℃ 미만이 보다 바람직하다. 이로써, 장벽층(41)과 웰층(42)의 계면에서의 In 조성비의 면 내 변동이 감소하고; 계면에서의 표면 거칠기가 감소한다.
그 다음, 시각 t2에서, Ga 원료 가스 및 In 원료 가스의 도입을 개시한다. In 원료 가스의 유량 FTMI은 FW로 일정하다. 시각 t2으로부터 시각 t3까지, 제2 온도 Tg2에서, 제 3 웰층(42)을 제3 장벽층(41) 위에 형성한다. 예를 들어, 제3 웰층(42)의 In 조성비는 0.13이다.
이어서, 시각 t3에서, Ga 원료 가스 및 In 원료 가스의 도입을 중지한다. 시각 t3으로부터 시각 t4까지, 온도 Tg는 제2 온도 Tg2로부터 제1 온도 Tg1까지 상승한다.
그 다음, 시각 t4에서, 예를 들어, Ga 원료 가스만의 도입을 개시한다. In 원료 가스는 공급되지 않는다. 시각 t4으로부터 시각 t5까지, 제1 온도 Tg1에서, 제2 장벽층(41b)을 제3 웰층(42) 위에 형성한다. 이로써, 후술하는 제2 웰층(42b)의 In 조성비 Cw보다 낮은 In 조성비를 갖는 제2 장벽층(41b)이 형성된다.
따라서, 제N 장벽층(41)로부터 제2 장벽층(41b)까지의 장벽층(41)은 제2 온도 Tg2보다 높은 제1 온도 Tg1에서 형성된다. 제N 장벽층(41)로부터 제2 장벽층(41b)까지의 장벽층(41)의 결정성은 향상된다. 이로써, 장벽층(41)에 인접한 웰층(42)의 결정성도 향상된다.
그 다음, 시각 t5에서, Ga 원료 가스의 도입을 중지한다. 시각 t5로부터 시각 t6까지, 온도 Tg는 제1 온도 Tg1로부터 제2 온도 Tg2로 강하된다.
이어서, 시각 t6에서, Ga 원료 가스 및 In 원료 가스의 도입을 개시한다. In 원료 가스의 유량 FTMI은 FW로 일정하다. 시각 t6로부터 시각 t7까지, 제2 온도 Tg2에서, 제2 웰층(42)을 제2 장벽층(41) 위에 형성한다. 예를 들어, 제2 웰층(42)의 In 조성비는 0.13이다.
그 다음, 시각 t7에서, 예를 들어 In 원료 가스만의 도입을 중지한다. 이로써, Ga 원료만을 공급한다. 시각 t7로부터 시각 t8까지, 온도 Tg는 제2 온도 Tg2로 일정하게 유지되며; 제2 웰층(42)에 접해서 제1 장벽층(41a)의 제1 부분(411)을 형성한다. 시각 t7로부터 시각 t8까지의 시간은, 제1 부분(411)의 두께가 0 nm보다 크고 2 nm보다는 작게 되도록 제어된다. 예를 들어, 제1 부분(411)의 두께는 1 nm이다.
이어서, 시각 t8에서, 예를 들어 In 원료 가스의 도입을 재개한다. 시각 t8에서, In 원료 가스의 유량 FTMI은 예를 들어, 제1 부분(411)의 형성 시에 In 원료 가스 유량보다 큰 Fb2가 되도록 설정된다. 이 경우에, 0 < Fb2 < FW이다. 이로써, 제1 부분(411)의 In 조성비 Cb1 보다 높은 제1 In 조성비 Cb21를 갖는 제1 영역(412a)을 제1 부분(411)에 접해서 형성한다.
그 다음, 시각 t8로부터 시각 t9까지, 온도 Tg는 제2 온도 Tg2로 일정하게 유지되며; In 원료 가스의 유량 FTMI은 점진적으로 감소한다. 시각 t9에서, In 원료 가스의 유량 FTMI은 제1 영역(412a)의 형성 시에 In 원료 가스의 유량보다 적은 In 원료 가스의 유량으로 감소한다. 예를 들어, In 원료 가스의 유량 FTMI은 0으로 설정된다. 이로써, 제1 In 조성비 Cb21보다 낮은 제2 In 조성비 Cb22를 갖는 제2 영역(412b)을 제1 영역(412a)에 접해서 형성한다. 예를 들어, 제1 장벽층(41a)의 두께를 5 nm으로 설정한다.
따라서, 시각 t7로부터 시각 t9까지, 제1 영역(412a)과 제2 영역(412b)을 갖는 제2 부분(412)을 형성한다. 제1 장벽층(41a)의 형성에 있어서, 제2 온도 Tg2에서 제1 부분(411)과 제2 부분(412)을 형성한다. 온도를 변화시키지 않고 제1 장벽층(41a)을 형성함으로써, 결정성은 열화하지 않으며; 급격하게 변화하지 않는 In 조성비 프로파일을 형성할 수 있다.
시각 t9에서, In 원료 가스의 유량 FTMI은 예를 들어, 제1 부분(411)의 형성 시의 In 원료 가스 유량보다 많은 FW로 설정된다. 시각 t9로부터 시각 t10까지, 온도 Tg는 제2 온도 Tg2로 일정하게 유지된다. 이로써, 제1 장벽층(41a)의 In 조성비보다 높은 In 조성비를 갖는 제1 웰층(42a)을 제1 장벽층(41a)에 접해서 형성한다. 예를 들어, 제1 웰층(42a)의 두께는 5 nm이다.
도 11의 (a)에 도시한 바와 같이, D1-방향으로 점진적으로 증가하는 In 조성비를 갖는 제1 웰층(42a)을 형성할 수 있다. 이 경우, 시각 t9로부터 시각 t10까지, In 원료 가스의 유량 FTMI을 점진적으로 감소시킬 수 있다.
그 다음, 시각 t10에서, 예를 들어 In 원료 가스만의 도입을 중지한다. 시각 t10로부터 시각 t11까지, 온도 Tg는 제2 온도 Tg2로부터 제1 온도 Tg1로 상승한다. 시각 t11로부터는, 제2 반도체층(50)을 발광층(40) 위에 형성한다.
이어서, 제2 반도체층의 형성(단계 S103)을 행한다.
또한, 최상부의 장벽층(41) 위에는 Al의 조성비가 0.003이고 두께가 5 nm인 AlGaN층이 성장되고; 이어서 Al의 조성비가 0.1이고 두께가 10 nm인 Mg 도프 AlGaN층(51), 두께가 80 nm인 Mg 도프 p-형 GaN층(52)(Mg 농도는 2×1019/cm3), 및 10 nm정도의 두께의 고농도 Mg 도프 GaN층(53)(Mg 농도는 1×1021/cm3)이 적층된다. 이 어서, 상기의 결정이 성장되는 기판(10)은 MOCVD 장치의 반응로로부터 추출된다.
그 다음, 상기의 다층막 구조의 일부는 건식 에칭되어 다층막 구조를 n-형 GaN 콘택트층(22)의 도중까지 노출시키며; 이 노출된 부분 위에 Ti/Pt/Au의 n-측 전극(70)을 형성한다. 고농도 Mg 도프 GaN층(53)의 표면 위에는 ITO(인듐 주석 산화물: Indium Tin Oxide)인 투명 전극(60)을 형성하며; 투명 전극(60)의 일부 위에는, 예를 들어 직경이 80 μm인 Ni/Au의 p-측 전극(80)을 형성한다. 이로써, 반도체 발광 소자(110)가 제조된다.
제2 실시 형태에서는, 발광 효율이 향상된 반도체 발광 소자를 제공할 수 있다. 구체적으로는, 제2 부분(412)을 형성함으로써, 압전 전계에 의한 가전자대의 만곡이 완화된다. 이로써, 발광층(40) 내로의 홀 주입 효율이 향상된다. 또한, 제1 부분(411)을 형성함으로써, 제1 부분(411)보다 D1-방향으로 더 적층된 층의 결정성이 향상된다. 이로써, 반도체 발광 소자(110)의 발광 효율이 향상된다.
상기 실시 형태에 있어서는, 성막법으로서 MOCVD(유기 금속 기상 에피택시)법을 사용하는 예에 대해서 설명했지만, 예를 들어 분자 빔 에피택시(MBE), 하이드라이드 기상 성장(HVPE)법 등의 다른 방법도 적용 가능하다.
이상의 실시 형태에 따르면, 발광 효율이 높은 반도체 발광 소자가 제공된다.
본 명세서에 있어서, "질화물 반도체"는 BαInβAlγGa1 -α-β-γN (0≤α≤1, 0≤β≤1, 0≤γ≤1, α+β+γ≤1)의 화학식에 있어서 조성비 α, β 및 γ가 각각의 범위 내에서 변화되는 모든 조성비의 반도체를 포함하는 것으로 한다. "질화물 반도체"는 상기 화학식에서 N(질소) 이외의 V족 원소 및/또는 도전 형태 등을 제어하기 위해서 첨가된 소정의 도펀트를 더 포함한다.
이상, 구체 예를 참조하면서, 본 발명의 양호한 실시 형태에 대해서 설명한다. 그러나, 본 발명은 이들 구체 예에 한정되는 것은 아니다. 예를 들어, 반도체 발광 소자에 포함되는 제1 반도체층, 제2 반도체층, 활성층, 웰층, 장벽층, 전극, 기판, 버퍼층 등의 각 요소의 구체적인 구성의 형상, 크기, 재질, 배치 관계 등에 관해서 당업자에 의해 행해진 각종 변형을 포함하는 공지의 기술로부터 적절히 선택함으로써 당업자가 본 발명을 마찬가지로 실시하며; 그러한 실시는 마찬가지의 효과를 얻을 수 있는 한, 본 발명의 범위에 포함된다.
또한, 각 구체 예 중 2개 이상의 소정의 요소는 기술적으로 가능한 범위에서 조합될 수 있고 본 발명의 요지를 포함하는 한, 본 발명의 범위에 포함된다.
특정 실시 형태를 설명하고 있지만, 이러한 실시 형태는 단지 예로서만 제시되었고, 본 발명의 범위를 제한하는 것이 아니다. 실제로, 여기에 설명된 새로운 실시 형태는 다른 다양한 형태로 구현될 수 있으며; 또한, 생략, 대체 및 기술된 실시 형태에서의 변화는 본 발명의 사상을 벗어나지 않는 한, 다양하게 행해질 수 있다. 첨부의 청구범위 및 그 등가물은 본 발명의 범위 및 사상을 벗어나지 않는 범위 내에 있는 한, 그러한 형태 또는 변형을 커버하기 위한 것이다.

Claims (20)

  1. 반도체 발광 소자로서,
    질화물 반도체를 포함하는 제1 도전형의 제1 반도체층;
    상기 제1 반도체층의 [0001] 방향 측에 제공되고, 상기 질화물 반도체를 포함하는 제2 도전형의 제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 제공되고, 상기 질화물 반도체를 포함하는 발광층
    을 포함하고,
    상기 발광층은,
    상기 제1 반도체층과 상기 제2 반도체층 사이에 제공된 제1 웰층;
    상기 제1 웰층과 상기 제1 반도체층 사이에 제공된 제2 웰층; 및
    상기 제2 웰층과 상기 제1 웰층 사이에 제공되어 상기 제2 웰층 및 상기 제1 웰층에 접해 있고, 상기 제1 웰층의 In 조성비 및 상기 제2 웰층의 In 조성비보다 낮은 In 조성비를 갖는 제1 장벽층
    을 포함하고,
    상기 제1 장벽층은,
    상기 제1 웰층과 상기 제2 웰층 사이에 제공되어 상기 제2 웰층에 접해 있고, 상기 제1 반도체층으로부터 상기 제2 반도체층으로 향하는 제1 방향으로의 제1 두께를 갖는 제1 부분; 및
    상기 제1 부분에 접해 있고 상기 제1 부분의 In 조성비보다 높은 제1 In 조성비를 갖는 제1 영역과, 상기 제1 영역과 상기 제1 웰층 사이에 제공되어 상기 제1 웰층에 접해 있고 상기 제1 In 조성비보다 낮은 제2 In 조성비를 갖는 제2 영역을 갖고, 상기 제1 부분과 상기 제1 웰층 사이에 제공되는 제2 부분
    을 포함하고,
    상기 제2 부분의 In 조성비는 상기 제1 반도체층으로부터 상기 제2 반도체층으로 향하는 방향으로 경사져서 감소(gradually decreasing)하는, 반도체 발광 소자.
    반도체 발광 소자.
  2. 제1항에 있어서, 상기 제1 두께는 2 나노미터 미만인, 반도체 발광 소자.
  3. 제1항에 있어서, 상기 제1 두께는 1 나노미터 이하인, 반도체 발광 소자.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서, 상기 제1 부분의 상기 In 조성비는 0.02보다 낮은, 반도체 발광 소자.
  7. 제1항에 있어서, 상기 제1 부분의 상기 In 조성비는 0.01보다 낮은, 반도체 발광 소자.
  8. 제1항에 있어서, 상기 제1 In 조성비는 0.02보다 높은, 반도체 발광 소자.
  9. 제1항에 있어서, 상기 제1 In 조성비는 0.04 이상인, 반도체 발광 소자.
  10. 제1항에 있어서, 상기 제1 장벽층의 상기 제1 방향으로의 두께는 10 나노미터 이하인, 반도체 발광 소자.
  11. 제1항에 있어서, 상기 제1 웰층의 상기 제1 방향으로의 두께는 2.5 나노미터 이상 6 나노미터 이하인, 반도체 발광 소자.
  12. 제1항에 있어서, 상기 제1 부분의 상기 In 조성비의 최소값은 0.05 이하인, 반도체 발광 소자.
  13. 제1항에 있어서, 상기 제2 부분의 In 조성비의 상기 제1 방향에 있어서의 변화율의 절대값은 상기 제2 웰층 중 상기 제1 부분 측의 In 조성비의 상기 제1 방향에 있어서의 변화율의 절대값 미만인, 반도체 발광 소자.
  14. 제1항에 있어서, 상기 제2 부분의 In 조성비의 상기 제1 방향에 있어서의 변화율의 절대값은 상기 제1 부분 중 상기 제2 부분 측의 In 조성비의 상기 제1 방향에 있어서의 변화율의 절대값보다 큰, 반도체 발광 소자.
  15. 제1항에 있어서,
    상기 발광층은 제2 장벽층을 더 포함하고,
    상기 제2 장벽층은 상기 제1 반도체층과 상기 제2 웰층 사이에 제공되어 상기 제2 웰층에 접해 있고, 상기 제2 장벽층의 In 조성비가 상기 제2 웰층의 상기 In 조성비보다 낮은, 반도체 발광 소자.
  16. 제15항에 있어서,
    상기 발광층은 제3 웰층을 더 포함하고,
    상기 제3 웰층은 상기 제1 반도체층과 상기 제2 장벽층 사이에 제공되어 상기 제2 장벽층에 접해 있고, 상기 제3 웰층의 In 조성비가 상기 제2 장벽층의 상기 In 조성비보다 높은, 반도체 발광 소자.
  17. 제1항에 있어서,
    상기 제2 반도체층은 상기 질화물 반도체를 포함하는 중간층을 포함하고, 상기 질화물 반도체는 Al을 포함하며,
    상기 중간층은 상기 제2 반도체층 중 상기 발광층에 가장 근접한 측에 제공되는, 반도체 발광 소자.
  18. 반도체 발광 소자의 제조 방법으로서,
    질화물 반도체를 포함하는 제1 도전형의 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층 위에 발광층을 형성하는 단계; 및
    상기 발광층 위에는 상기 질화물 반도체를 포함하는 제2 도전형의 제2 반도체층을 형성하는 단계
    를 포함하고,
    상기 발광층을 형성하는 단계는,
    상기 제1 반도체층 위에 제2 웰층을 형성하는 단계;
    상기 제2 웰층의 In 조성비보다 낮은 In 조성비를 갖는 제1 장벽층을 상기 제2 웰층에 접하여 형성하는 단계; 및
    상기 제1 장벽층의 상기 In 조성비보다 높은 In 조성비를 갖는 제1 웰층을 상기 제1 장벽층에 접하여 형성하는 단계
    를 포함하고,
    상기 제1 장벽층을 형성하는 단계는,
    상기 제2 웰층에 접하여 제1 부분을 형성하는 단계; 및
    상기 제1 부분에 접해 있고 상기 제1 부분의 In 조성비보다 높은 제1 In 조성비를 갖는 제1 영역과, 상기 제1 영역에 접해 있고 상기 제1 In 조성비보다 낮은 제2 In 조성비를 갖는 제2 영역을 갖는 제2 부분을 형성하는 단계
    를 포함하고,
    상기 제2 부분의 In 조성비는 상기 제1 반도체층으로부터 상기 제2 반도체층으로 향하는 방향으로 경사져서 감소하는, 반도체 발광 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 제2 웰층을 형성하는 단계 이전에, 상기 제2 웰층의 상기 In 조성비보다 낮은 In 조성비를 갖는 제2 장벽층을 제1 온도에서 형성하는 단계를 더 포함하고,
    상기 제2 웰층을 형성하는 단계는 상기 제1 온도보다 낮은 제2 온도에서 행해지는 단계를 포함하고,
    상기 제1 장벽층을 형성하는 단계는 상기 제2 온도에서 상기 제1 부분 및 상기 제2 부분을 형성하는 단계를 포함하는 반도체 발광 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 제2 온도는 800℃ 이상이고,
    상기 제1 온도와 상기 제2 온도 간의 차는 20℃ 이상 100℃ 미만인 반도체 발광 소자의 제조 방법.
KR20130090603A 2012-08-01 2013-07-31 반도체 발광 소자 및 그 제조 방법 KR101485690B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2012-171527 2012-08-01
JP2012171527A JP5383876B1 (ja) 2012-08-01 2012-08-01 半導体発光素子及びその製造方法

Publications (2)

Publication Number Publication Date
KR20140017443A KR20140017443A (ko) 2014-02-11
KR101485690B1 true KR101485690B1 (ko) 2015-01-22

Family

ID=48746395

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20130090603A KR101485690B1 (ko) 2012-08-01 2013-07-31 반도체 발광 소자 및 그 제조 방법

Country Status (5)

Country Link
US (1) US8729578B2 (ko)
EP (1) EP2693499B1 (ko)
JP (1) JP5383876B1 (ko)
KR (1) KR101485690B1 (ko)
CN (1) CN103579427A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5238865B2 (ja) 2011-10-11 2013-07-17 株式会社東芝 半導体発光素子
KR102223037B1 (ko) 2014-10-01 2021-03-05 삼성전자주식회사 반도체 발광소자 제조방법
JP6146455B2 (ja) * 2015-03-24 2017-06-14 日亜化学工業株式会社 発光素子の製造方法
WO2019220545A1 (en) * 2018-05-15 2019-11-21 Sharp Kabushiki Kaisha Light emitting element

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007116147A (ja) 2005-10-17 2007-05-10 Samsung Electro Mech Co Ltd 窒化物半導体発光素子
WO2011021264A1 (ja) 2009-08-17 2011-02-24 株式会社 東芝 窒化物半導体発光素子
JP2011054982A (ja) 2003-08-26 2011-03-17 Sony Corp ＧａＮ系ＩＩＩ−Ｖ族化合物半導体発光素子及びその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5515393A (en) * 1992-01-29 1996-05-07 Sony Corporation Semiconductor laser with ZnMgSSe cladding layers
US5488233A (en) * 1993-03-11 1996-01-30 Kabushiki Kaisha Toshiba Semiconductor light-emitting device with compound semiconductor layer
US5777350A (en) * 1994-12-02 1998-07-07 Nichia Chemical Industries, Ltd. Nitride semiconductor light-emitting device
JPH1065271A (ja) * 1996-08-13 1998-03-06 Toshiba Corp 窒化ガリウム系半導体光発光素子
JPH118406A (ja) 1997-06-18 1999-01-12 Daido Steel Co Ltd 面発光素子
US6958497B2 (en) 2001-05-30 2005-10-25 Cree, Inc. Group III nitride based light emitting diode structures with a quantum well and superlattice, group III nitride based quantum well structures and group III nitride based superlattice structures
JP2007207827A (ja) 2006-01-31 2007-08-16 Toshiba Corp 半導体レーザ装置
EP1976031A3 (en) * 2007-03-29 2010-09-08 Seoul Opto Device Co., Ltd. Light emitting diode having well and/or barrier layers with superlattice structure
KR20090117538A (ko) * 2008-05-09 2009-11-12 삼성전기주식회사 질화물 반도체 발광소자
JP5182101B2 (ja) 2009-01-05 2013-04-10 日本精工株式会社 電動パワーステアリング装置
JP4929367B2 (ja) 2010-03-08 2012-05-09 株式会社東芝 半導体発光素子及びその製造方法
JP5325171B2 (ja) 2010-07-08 2013-10-23 株式会社東芝 半導体発光素子
JP5238865B2 (ja) 2011-10-11 2013-07-17 株式会社東芝 半導体発光素子
JP2012060170A (ja) * 2011-12-16 2012-03-22 Toshiba Corp 半導体発光素子及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011054982A (ja) 2003-08-26 2011-03-17 Sony Corp ＧａＮ系ＩＩＩ−Ｖ族化合物半導体発光素子及びその製造方法
JP2007116147A (ja) 2005-10-17 2007-05-10 Samsung Electro Mech Co Ltd 窒化物半導体発光素子
WO2011021264A1 (ja) 2009-08-17 2011-02-24 株式会社 東芝 窒化物半導体発光素子

Also Published As

Publication number Publication date
CN103579427A (zh) 2014-02-12
EP2693499A1 (en) 2014-02-05
JP5383876B1 (ja) 2014-01-08
EP2693499B1 (en) 2015-01-21
US20140034978A1 (en) 2014-02-06
JP2014033029A (ja) 2014-02-20
KR20140017443A (ko) 2014-02-11
US8729578B2 (en) 2014-05-20

Similar Documents

Publication Publication Date Title
JP5238865B2 (ja) 半導体発光素子
JP5737111B2 (ja) Ｉｉｉ族窒化物半導体発光素子
US9590141B2 (en) Semiconductor light emitting device having a p-type semiconductor layer with a p-type impurity
US8507891B2 (en) Group III nitride semiconductor light-emitting device and production method therefor
KR101199677B1 (ko) 반도체 발광 소자 및 그 제조 방법
JP2012222362A (ja) 窒化物半導体発光素子
JP5060637B1 (ja) 半導体発光素子及びウェーハ
KR101485690B1 (ko) 반도체 발광 소자 및 그 제조 방법
JP2007311619A (ja) 窒化物半導体発光ダイオード
WO2018163824A1 (ja) 半導体発光素子および半導体発光素子の製造方法
US8704268B2 (en) Semiconductor light emitting device
JP2011187862A (ja) Ｉｉｉ族窒化物半導体発光素子の製造方法
JP5889981B2 (ja) 半導体発光素子
JP2012244163A (ja) 半導体発光素子及びウェーハ
JP2011035156A (ja) Ｉｉｉ族窒化物半導体発光素子の製造方法
JP5865827B2 (ja) 半導体発光素子
JP2012060170A (ja) 半導体発光素子及びその製造方法
JP2015053531A (ja) 半導体発光素子
JP2013048266A (ja) 半導体発光素子

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant