JP2012060170A - 半導体発光素子及びその製造方法 - Google Patents

Abstract

【課題】発光効率を向上し、駆動電圧を低減した半導体発光素子及びその製造方法を提供する。
【解決手段】窒化物半導体を含むｎ形半導体層と、窒化物半導体を含むｐ形半導体層と、ｎ形半導体層とｐ形半導体層との間に設けられ、窒化物半導体を含む井戸層４２及び窒化物半導体を含む障壁層４１を有する発光部４０と、発光部４０とｎ形半導体層との間に設けられ、Ｉｎの組成比が異なる第１層３１及び第２層３２を含む積層体３０と、を備え、障壁層４１の層厚が１０ｎｍ以下であり、積層体３０の平均Ｉｎ組成比をｐ、発光部４０の平均Ｉｎ組成比をｑとした場合、０．４＜ｐ／ｑ≦０．７であり、障壁層の厚さは、１０ナノメートル以下であり、積層体において第１層と第２層とが交互に３０ペア以上設けられる。
【選択図】図１

Description

本発明は、半導体発光素子及びその製造方法に関する。

窒化ガリウム（ＧａＮ）などの窒化物系ＩＩＩ−Ｖ族化合物半導体は、ワイドバンドギャップというその特徴を活かし、高輝度の紫外〜青色・緑色を発光する発光ダイオード（ＬＥＤ：Light Emitting Diode）や、青紫色〜青色を発光するレーザダイオード（ＬＤ：Laser Diode）などに応用されている。

これらの発光素子は、例えば、サファイヤ基板上に、ｎ形半導体層と、量子井戸層と障壁層とを有する発光層と、ｐ形半導体層と、を、この順に積層した構造を有している。
このような半導体発光素子において、低駆動電圧と、高発光効率と、を同時に実現することが望まれている。

障壁層を薄くすることで駆動電圧が低下する傾向にあるが、障壁層を薄くすると結晶性が劣化し、発光効率の低下を招く。一方、量子井戸層として、例えばＩｎＧａＮが用いられるが、Ｉｎの組成比の不均一や、格子定数の差により、量子井戸層へ格子歪みが加わり、その結果結晶に欠陥が発生し、また、歪みに起因したピエゾ電界によって活性層のバンド構造が変調され、発光効率が低下する。

なお、特許文献１には、発光出力を向上させ、順方向電圧を低くし、静電耐圧を良好にするために、ｎ形窒化物半導体とｐ形窒化物半導体との間に活性層を有する窒化物半導体素子において、前記ｎ形窒化物半導体には、ｎ形コンタクト層と超格子構造のｎ形多層膜層とを有し、かつ、前記ｎ形コンタクト層と前記ｎ形多層膜層との間に１００オングストローム以上の膜厚を有するアンドープのＧａＮ層を有する窒化物半導体素子が記載されている。しかしながら、このような従来技術を用いても、低駆動電圧と高発光効率との実現のためには改良の余地がある。

特許第３４２４６２９号明細書

本発明は、発光効率を向上し、駆動電圧を低減した半導体発光素子及びその製造方法を提供する。

本発明の一態様によれば、窒化物半導体を含むｎ形半導体層と、窒化物半導体を含むｐ形半導体層と、前記ｎ形半導体層と前記ｐ形半導体層との間に設けられ、Ｉｎ_ｂＧａ_１−ｂＮ（０≦ｂ＜１）を含み、層厚ｔ_ｂ（ナノメートル）を有する障壁層と、前記障壁層と積層され、Ｉｎ_ｗＧａ_１−ｗＮ（０＜ｗ＜１、ｂ＜ｗ）を含み、層厚ｔ_ｗ（ナノメートル）を有する井戸層と、を含む発光部と、前記発光部と前記ｎ形半導体層との間に設けられ、Ｉｎ_ｘＧａ_１−ｘＮ（０≦ｘ＜１）を含み、層厚ｔ_ｘ（ナノメートル）を有する第１層と、前記第１層と積層され、Ｉｎ_ｙＧａ_１−ｙＮ（０＜ｙ＜１、ｘ＜ｙ＜ｗ）を含み、層厚ｔ_ｙ（ナノメートル）を有する第２層と、を含む積層体と、を備え、前記発光部の平均Ｉｎ組成比を（ｗ×ｔ_ｗ＋ｂ×ｔ_ｂ）／（ｔ_ｗ＋ｔ_ｂ）とし、前記積層体の平均Ｉｎ組成比を（ｘ×ｔ_ｘ＋ｙ×ｔ_ｙ）／（ｔ_ｘ＋ｔ_ｙ）としたとき、前記積層体の前記平均Ｉｎ組成比は、前記発光部の前記平均Ｉｎ組成比の０．４倍よりも高く０．７倍以下であり、前記障壁層の前記層厚ｔｂは、１０ナノメートル以下であり、前記積層体において前記第１層と前記第２層とが交互に３０ペア以上設けられたことを特徴とする半導体発光素子が提供される。

また、本発明の他の一態様によれば、基板の上に、窒化物半導体を含むｎ形半導体層を形成する工程と、前記ｎ形半導体層の上に、第１層と第２層と含む積層体を形成する工程と、前記積層体の上に、障壁層と井戸層とを含む発光部を形成する工程と、前記発光部の上にｐ形半導体層を形成する工程と、を備え、前記積層体を形成する前記工程は、前記ｎ形半導体層の上に、Ｉｎ_ｘＧａ_１−ｘＮ（０≦ｘ＜１）を含む前記第１層を層厚ｔ_ｘナノメートルの厚さで形成する工程と、前記第１層の上に、Ｉｎ_ｙＧａ_１−ｙＮ（０＜ｙ＜１、ｘ＜ｙ）を含む前記第２層を、層厚ｔ_ｙナノメートルの厚さで形成する工程と、を含み、前記発光部を形成する前記工程は、前記積層体の上に、Ｉｎ_ｂＧａ_１−ｂＮ（０≦ｂ＜１、ｂ＜ｗ）を含む前記障壁層を、１０ナノメートル以下の値の層厚ｔ_ｂナノメートルで形成する工程と、前記障壁層の上に、Ｉｎ_ｗＧａ_１−ｗＮ（０＜ｗ＜１、ｙ＜ｗ）を含む前記井戸層を層厚ｔ_ｗナノメートルの厚さで形成する工程と、を含み、前記積層体を形成する前記工程及び前記発光部を形成する前記工程の少なくともいずれかは、前記積層体の平均Ｉｎ組成比を（ｘ×ｔ_ｘ＋ｙ×ｔ_ｙ）／（ｔ_ｘ＋ｔ_ｙ）とし、前記発光部の平均Ｉｎ組成比を（ｗ×ｔ_ｗ＋ｂ×ｔ_ｂ）／（ｔ_ｗ＋ｔ_ｂ）としたとき、前記積層体の平均Ｉｎ組成比を、前記発光部の平均Ｉｎ組成比の０．４倍よりも高く０．７倍以下になるように実施され、前記積層体において前記第１層と前記第２層とを交互に３０ペア以上設けるように実施されることを特徴とする半導体発光素子の製造方法が提供される。

本発明によれば、発光効率を向上し、駆動電圧を低減した半導体発光素子及びその製造方法が提供される。

半導体発光素子の一部を示す模式的断面図である。 半導体発光素子を示す模式的断面図である。 半導体発光素子に関する実験結果を示すグラフ図である。 半導体発光素子に関する実験結果を示すグラフ図である。 半導体発光素子に関する実験結果を示すグラフ図である。 半導体発光素子に関する実験結果を示すグラフ図である。 半導体発光素子に関する実験結果を示すグラフ図である。 半導体発光素子に関する実験結果を示すグラフ図である。 半導体発光素子の製造方法を示すフローチャート図である。

以下、本発明の実施の形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施の形態）
図１は、第１の実施の形態に係る半導体発光素子の一部の構成を例示する模式的断面図である。
図２は、第１の実施の形態に係る半導体発光素子の構成を例示する模式的断面図である。
図２に表したように、本実施の形態に係る半導体発光素子１１０は、ｎ形半導体層２０と、ｐ形半導体層５０と、ｎ形半導体層２０とｐ形半導体層５０との間に設けられた発光部４０と、発光部４０とｎ形半導体層２０との間に設けられた積層体３０と、を備える。

ｎ形半導体層２０及びｐ形半導体層５０は、窒化物半導体を含む。
発光部４０は、例えば活性層である。積層体３０は、例えば超格子層である。

半導体発光素子１１０においては、例えばサファイヤからなる基板１０の主面（例えばＣ面）に、例えばバッファ層１１が設けられ、その上に、例えばアンドープのＧａＮ下地層２１と、ｎ形ＧａＮコンタクト層２２と、が設けられる。ｎ形ＧａＮコンタクト層２２は、ｎ形半導体層２０に含まれる。なお、ＧａＮ下地層２１は、便宜的にｎ形半導体層２０に含まれるものとしても良い。

ｎ形ＧａＮコンタクト層２２の上には、積層体３０が設けられている。積層体３０においては、例えば、第１層３１と、第２層３２と、が交互に積層されている。第１層３１及び第２層３２の詳しい構成については後述する。

積層体３０の上には、発光部４０（活性層）が設けられている。発光部４０は、例えば多重量子井戸（ＭＱＷ：Multiple Quantum Well）構造を有する。すなわち、発光部４０は、複数の障壁層４１及び複数の井戸層４２が、交互に繰り返し積層された構造を含んでいる。障壁層４１及び井戸層４２の詳しい構成については後述する。

発光部４０の上には、ｐ形ＡｌＧａＮ層５１、ｐ形の例えばＭｇドープＧａＮ層５２、及び、ｐ形ＧａＮコンタクト層５３が、この順に設けられている。なお、ｐ形ＡｌＧａＮ層５１は、電子オーバーフロー防止層の機能を有する。ｐ形ＡｌＧａＮ層５１、ＭｇドープＧａＮ層５２及びｐ形ＧａＮコンタクト層５３は、ｐ形半導体層５０に含まれる。また、ｐ形ＧａＮコンタクト層５３の上には、透明電極６０が設けられている。

そして、ｎ形半導体層２０であるｎ形ＧａＮコンタクト層２２の一部、ならびに、その一部に対応する積層体３０、発光部４０及びｐ形半導体層５０が除去され、ｎ形ＧａＮコンタクト層２２の上にｎ側電極７０が設けられる。ｎ側電極７０には、例えばＴｉ／Ｐｔ／Ａｕの積層構造が用いられる。一方、透明電極６０の上には、ｐ側電極８０が設けられる。
このように、本実施形態に係る本具体例の半導体発光素子１１０は、発光ダイオード（ＬＥＤ：Light Emitting Diode）である。

図１に表したように、発光部４０は、障壁層４１と、障壁層４１と積層された井戸層４２と、を有する。本具体例では、障壁層４１は複数設けられ、また、井戸層４２は複数設けられる。そして、複数の障壁層４１のそれぞれの間に、井戸層４２のそれぞれが設けられる。

障壁層４１及び井戸層４２は、窒化物半導体を含む。井戸層４２には、Ｉｎを含む窒化物半導体が用いられる。障壁層４１のバンドギャップエネルギーは、井戸層４２よりも大きい。

障壁層４１は、Ｉｎ_ｂＧａ_１−ｂＮ（０≦ｂ＜１）を含む。障壁層４１の厚さは、層厚ｔ_ｂ（ナノメートル）である。一方、井戸層４２は、Ｉｎ_ｗＧａ_１−ｗＮ（０＜ｗ＜１）を含む。井戸層４２の厚さは、層厚ｔ_ｗ（ナノメートル）である。

ここで、井戸層４２のＩｎ組成比ｗは、障壁層４１におけるＩｎ組成比ｂよりも高い。すなわち、ｂ＜ｗである。障壁層４１のＩｎ組成比ｂは０でも良く、例えば障壁層４１は、ＧａＮでも良い。一方、井戸層４２のＩｎ組成比ｗは０よりも高く、井戸層４２は、ＩｎＧａＮを含む。

障壁層４１がＩｎを含む場合、障壁層４１におけるＩｎの組成比ｂは、井戸層４２におけるＩｎの組成比ｗよりも低い。これにより、井戸層４２におけるバンドギャップエネルギーは、障壁層４１におけるバンドギャップエネルギーよりも小さくなる。
なお、障壁層４１及び井戸層４２は、微量のＡｌ等を含んでも良い。

本具体例では、複数の障壁層４１と、複数の井戸層４２と、が設けられているが、まず、説明を簡単にするために、複数の障壁層４１のそれぞれにおけるＩｎ組成比ｂは互いに同じであり、複数の障壁層４１の厚さも互いに同じである場合として説明する。同様に、複数の井戸層４２のそれぞれにおけるＩｎ組成比ｗは互いに同じであり、複数の井戸層４２の厚さも互いに同じであるとして説明する。

一方、図１に表したように、積層体３０は、第１層３１と、第２層３２と、を有する。積層体３０は、第１層３１及び第２層３２が、交互に積層された構造を有している。なお、積層体３０は、第１層３１及び第２層３２が少なくとも１組積層された構造体であればよい。

第１層３１は、Ｉｎ_ｘＧａ_１−ｘＮ（０≦ｘ＜１）を含む。第１層３１の厚さは、層厚ｔ_ｘ（ナノメートル）である。一方、第２層３２は、Ｉｎ_ｙＧａ_１−ｙＮ（０＜ｙ≦１）を含む。第２層３２の厚さは、層厚ｔ_ｙ（ナノメートル）である。

本具体例では、複数の第１層３１と、複数の井戸層３２と、が設けられているが、まず、説明を簡単にするために、複数の第１層３１のそれぞれにおけるＩｎ組成比ｘは互いに同じであり、複数の第１層３１の厚さも互いに同じである場合として説明する。同様に、複数の第２層３２のそれぞれにおけるＩｎ組成比ｙは互いに同じであり、複数の第２層３２の厚さも互いに同じであるとして説明する。

ここで、第２層３２のＩｎ組成比ｙは、第１層３１におけるＩｎ組成比ｘよりも高い。すなわち、ｘ＜ｙである。第１層３１のＩｎ組成比ｘは０でも良く、例えば第１層３１は、ＧａＮとすることができる。一方、第２層３２のＩｎ組成比ｙは０よりも高く、第２層３２は、ＩｎＧａＮを含む。

ここで、第２層３２におけるＩｎ組成比ｙは、井戸層４２におけるＩｎ組成比ｗよりも低い。すなわち、ｙ＜ｗである。従って、第１層３１におけるＩｎ組成比ｘも、井戸層４２におけるＩｎ組成比ｗよりも低い。すなわちｘ＜ｗである。このようにすることにより、発光部４０から放出された光の第１層３１及び第２層３２での吸収が抑制され、光取り出し効率が向上する。すなわち、発光効率が向上する。

すなわち、上記の障壁層４１、井戸層４２、第１層３１及び第２層３２に関するＩｎ組成比は、ｂ＜ｗ、及び、ｘ＜ｙ＜ｗが満たされる。
さらに、障壁層４１におけるＩｎ組成比ｂと、第１層３１におけるＩｎ組成比ｘと、は、後述する「平均Ｉｎ組成比」が後述する関係を満たせば、任意である。

本実施形態に係る半導体発光素子１１０においては、障壁層４１の層厚ｔ_ｂは、１０ナノメートル（ｎｍ）以下と薄くする。これにより、半導体発光素子１１０の駆動電圧は、実用上要求されている程度に低下する。

一方、半導体発光素子１１０においては、積層体３０における積層体平均Ｉｎ組成ｐは、発光部４０における発光部平均Ｉｎ組成比ｑの０．４倍よりも高くする。これにより、井戸層４２に加わる歪みを抑制し、結晶性を向上し、またピエゾ電界の影響を抑制し、発光効率を向上できる。すなわち、低駆動電圧と同時に高発光効率が実現できる。

ここで、発光部４０の発光部平均Ｉｎ組成比ｑは、次のように定義される。
井戸層４２が、Ｉｎ_ｗＧａ_１−ｗＮを含み、層厚ｔ_ｗ（ナノメートル）を有し、障壁層４１が、Ｉｎ_ｂＧａ_１−ｂＮを含み、層厚ｔ_ｂ（ナノメートル）を有するとき、発光部平均Ｉｎ組成比ｑは、（ｗ×ｔ_ｗ＋ｂ×ｔ_ｂ）／（ｔ_ｗ＋ｔ_ｂ）と定義される。

積層体３０の積層体平均Ｉｎ組成比ｐは、次のように定義される。
第１層３１が、Ｉｎ_ｘＧａ_１−ｘＮを含み、層厚ｔ_ｘナノメートルを有し、第２層３２が、Ｉｎ_ｙＧａ_１−ｙＮを含み、層厚ｔ_ｙナノメートルを有するとき、積層体平均Ｉｎ組成比ｐは、（ｘ×ｔ_ｘ＋ｙ×ｔ_ｙ）／（ｔ_ｘ＋ｔ_ｙ）と定義される。

このような発光部４０及び積層体３０を有する半導体発光素子１１０においては、このような発光部４０及び積層体３０を有していない場合に比べ、発光部４０に印加される格子歪みが低減される。これにより、半導体発光素子１１０では、高発光効率化と、低駆動電圧と、が達成される。

一般に、ＩｎＧａＮを用いた井戸層４２においては、格子定数差により、格子歪みが発生し易く、結晶欠陥が発生しやすくなり、また、格子歪みによるピエゾ電界によってバンドエネルギーが変調され、発光効率が低下し易い。そして、駆動電圧を低下させるために、障壁層４１の厚さを薄くした場合には、結晶性が悪化し易くなると同時に、井戸層４２に印加される上記の歪みも大きくなり、その結果、発光効率の向上がさらに妨げられる。

一方、本実施形態に係る半導体発光素子１１０においては、発光部４０とｎ形半導体層２０との間に積層体３０を挿入し、積層体３０の平均Ｉｎ組成比ｐを、発光部４０の発光部平均Ｉｎ組成比ｑの０．４倍よりも高く設定することで、上記の歪みを緩和し、駆動電圧を低下させるために障壁層４１を薄く設定した場合においても、高い発光効率を実現できる。

積層体３０の平均Ｉｎ組成比ｐが、発光部４０の平均Ｉｎ組成比ｑの０．４倍以下になると、上記の歪みを緩和する効果が十分に得られないことがある。
なお、積層体３０の平均Ｉｎ組成比ｐと、発光部４０の発光部平均Ｉｎ組成比ｑと、が同じ場合は、発光部４０で発光した光がｎ形半導体層２０の側に向かう際に、光が積層体３０の第１層３１及び第２層３２において吸収される。このため、本実施の形態においては、平均Ｉｎ組成比ｐは、平均Ｉｎ組成比ｑよりも低く設定される。これにより、上記の吸収を抑制でき、発光効率を高くできる。

一般に、障壁層４１の層厚ｔ_ｂが薄くなると駆動電圧を低下させることができると考えられている。しかし、障壁層４１の層厚ｔ_ｂが薄くなると、発光部４０の結晶性が劣化する傾向がある。例えば、障壁層４１の層厚ｔ_ｂが１０ｎｍ以下では、発光部４０の結晶性の影響によって発光効率の低下を招く可能性がある。
本発明者は、実験の結果、障壁層４１の層厚ｔ_ｂを１０ｎｍ以下にして駆動電圧の低減を図りつつ、発光効率をも向上できる上記の条件を見いだした。

以下、上記のような条件を見いだす基となった実験結果について説明する。
この実験では、発光部４０の構成（障壁層４１の厚さやＩｎ組成比、井戸層４２の厚さやＩｎ組成比）及び積層体３０の構成（第１層３１の厚さやＩｎ組成比、第２層３２の厚さやＩｎ組成比）を変えて半導体発光素子を作製し、駆動電圧Ｖｆ及び光出力Ｐｏを評価した。

（第１の実験）
第１の実験では、以下のようにして、半導体発光素子の試料を作製した。

まず、有機洗浄、酸洗浄した例えばＣ面サファイヤの基板１０を、ＭＯＣＶＤ装置の反応炉に導入し、反応炉のサセプタ上で約１１００℃に加熱した。これにより、基板１０の表面の酸化膜が除去される。

次に、基板１０の主面（Ｃ面）の上に、３０ｎｍの厚さでバッファ層１１を成長させた。さらに、バッファ層１１の上に、３マイクロメートル（μｍ）の厚さでアンドープのＧａＮ下地層２１を成長させた。さらに、ＧａＮ下地層２１の上に、２μｍの厚さで、ＳｉドープのＧａＮによるｎ形ＧａＮコンタクト層２２を成長させた。

次に、ｎ形ＧａＮコンタクト層２２の上に、Ｉｎ_ｘＧａ_１−ｘＮである第１層３１と、Ｉｎ_ｙＧａ_１−ｙＮである第２層３２と、を交互に３０周期積層し、積層体３０を形成した。

ここで、第１層３１のＩｎの組成比ｘは０とし、厚さは１ｎｍとした。そして、第２層３２におけるＩｎの組成比ｙは、０．０８とし、厚さは２．５ｎｍとした。
次に、積層体３０の上に、障壁層４１と井戸層４２とを交互に８周期積層した。
本実験では、障壁層４１におけるＩｎの組成比ｂは０とし、井戸層４２におけるＩｎの組成比ｗを０．１５とした。

そして、障壁層４１の層厚は、５ｎｍ、１０ｎｍ及び２０ｎｍの３種類で変えた。一方、井戸層４２の厚さは、２．５ｎｍで一定とした。これらの試料を試料ｘ１、試料ｘ２及び試料ｘ３とする。すなわち、試料ｘ１、ｘ１及びｘ３における障壁層４１の厚さは、それぞれ、５ｎｍ、１０ｎｍ及び２０ｎｍである。

また、最後の井戸層４２の上には、最終の障壁層４１として、試料ｘ１、ｘ２及びｘ３のいずれの場合も、５ｎｍの層厚のＧａＮの障壁層４１を成長させた。

さらに、この障壁層４１の上に、Ａｌの組成比が０．００３で５ｎｍの層厚のＡｌＧａＮ層を成長させ、この後、Ａｌの組成比が０．１で５ｎｍの層厚のＭｇドープＡｌＧａＮ層５１と、８０ｎｍの層厚のＭｇドープｐ形ＧａＮ層５２(Ｍｇ濃度は２×１０¹⁹/ｃｍ^３)、及び、１０ｎｍ程度の層厚の高濃度ＭｇドープＧａＮ層５３(Ｍｇ濃度は１×１０²¹/ｃｍ³)をそれぞれ積層した。この後、上記の結晶が成長された基板１０を、ＭＯＣＶＤ装置の反応炉から取り出した。

次に、上記の多層膜構造の一部をｎ形ＧａＮコンタクト層２２の途中までドライエッチングして露出させ、この上に、Ｔｉ／Ｐｔ／Ａｕのｎ側電極７０を形成した。また、高濃度ＭｇドープＧａＮ層５３の表面上に、ＩＴＯ（Indium Tin Oxide）である透明電極６０を形成し、その一部に、例えば直径８０μｍのＮｉ／Ａｕによるｐ側電極８０を形成した。
このようにして、試料ｘ１〜ｘ３が作製された。なお、このようにして作製された試料ｘ１〜ｘ３の半導体発光素子は、４５０ｎｍの主波長で発光する青色ＬＥＤである。

図３は、半導体発光素子に関する実験結果を例示するグラフ図である。
すなわち、図３は、障壁層４１の層厚を変化させた試料ｘ１〜ｘ３における駆動電圧Ｖｆの変化を例示している。図３において、横軸は障壁層４１の層厚ｔ_ｂ（ｎｍ）であり、縦軸は半導体発光素子の駆動電圧Ｖｆである。なお、駆動電圧Ｖｆは、障壁層４１の層厚ｔ_ｂが１０ｎｍのときの駆動電圧を１とした相対値で表示されている。

図３に示したように、障壁層４１の層厚ｔ_ｂ（ｎｍ）が薄くなるほど、半導体発光素子の駆動電圧Ｖｆが下がる。

そして、実用的に適切な駆動電圧Ｖｆの観点から、障壁層４１の層厚ｔ_ｂは、１０ｎｍ以下が望ましい。なお、より望ましくは、障壁層４１の層厚ｔ_ｂは、５ｎｍ以下が望ましい。

（第２の実験）
第２の実験では、積層体３０の平均Ｉｎ組成比ｐと、発光部４０の平均Ｉｎ組成比ｑと、の比率であるｐ／ｑを変化させた。
具体的には、第１の実験と同様に、障壁層４１におけるＩｎの組成比ｂは０とし、井戸層４２におけるＩｎの組成比ｗを０．１とした。そして、障壁層４１の層厚は５ｎｍとし、井戸層４２の厚さは、２．５ｎｍとした。

そして、第１の実験と同様に、積層体３０の第１層３１のＩｎの組成比ｘを０とし、厚さを１ｎｍとし、積層数を３０ペアとし、第２層３２の厚さを２．５ｎｍとした。そして、第２層３２におけるＩｎの組成比ｙを、０．０４及び０．０８と変えた。また、積層体３０を設けない試料を作製した。積層体を設けない試料を試料ｙ１とし、第２層３２におけるＩｎの組成比ｙが０．０４である試料を試料ｙ２とし、第２層３２におけるＩｎの組成比ｙが０．０８である試料を試料ｙ３とした。

試料ｙ１においては、ｐ／ｑは０であり、試料ｙ２においては、ｐ／ｑは０．２５であり、試料ｙ３においてはｐ／ｑは０．５となる。
なお、試料ｙ１、ｙ２及び試料ｙ３は、４００ｎｍの主波長で発光する近紫外ＬＥＤである。

図４及び図５は、半導体発光素子に関する実験結果を例示するグラフ図である。
すなわち、図４は、試料ｙ１、ｙ２及びｙ３における半導体発光素子の駆動電圧Ｖｆの変化を例示している。図４において、横軸はｐ／ｑであり、縦軸は半導体発光素子の駆動電圧Ｖｆである。なお、縦軸は、相対値である。
図５は、試料ｙ１、ｙ２及びｙ３における半導体発光素子の光出力Ｐｏの変化を例示している。図５において、横軸はｐ／ｑであり、縦軸は半導体発光素子の光出力Ｐｏミリワット（ｍＷ）である。なお、縦軸は、相対値である。

図４に表したように、ｐ／ｑが高くなるほど半導体発光素子の駆動電圧Ｖｆが低下する。すなわち、ｐ／ｑが０．４を超えると、駆動電圧Ｖｆの低下がより顕著になる。

一方、図５に表したように、ｐ／ｑが高くなるほど半導体発光素子の光出力Ｐｏが高くなる。すなわち、ｐ／ｑが０．４を超えると、光出力Ｐｏが大幅に上昇する。

図４及び図５から、駆動電圧Ｖｆの低減、及び、光出力Ｐｏの増大、の両方の観点で、ｐ／ｑが高いことが望ましいことが分かった。そして、実用的な観点から、ｐ／ｑは０．４よりも高いことが望ましい。

（第３の実験）
第３の実験では、井戸層４２におけるＩｎ組成比ｗを０．１５として、積層体３０の平均Ｉｎ組成比ｐと、発光部４０の平均Ｉｎ組成比ｑと、の比率であるｐ／ｑを変化させた。

具体的には、障壁層４１におけるＩｎの組成比ｂを０とし、障壁層４１の層厚を５ｎｍとした。一方、井戸層４２におけるＩｎの組成比ｗを０．１５とし、井戸層４２の厚さを、２．５ｎｍとした。

また、積層体３０の第１層３１のＩｎの組成比ｘを０とし、第２層３２における厚さを２．５ｎｍとした。

そして、第２層３２におけるＩｎ組成比ｙ、または第１層３１の層厚ｔ_ｘを変えて、ｐ／ｑの異なる７種類の試料群ｚを作製した。なお、積層体３０の厚さＳ_ａｌｌについて、ほぼ一定（１０５ｎｍ程度）になるよう調整した。試料群ｚは、４５０ｎｍの主波長で発光する青色ＬＥＤである。

図６及び図７は、半導体発光素子に関する実験結果を例示するグラフ図である。
図６は、試料群ｚにおける半導体発光素子の駆動電圧Ｖｆの変化を例示している。図６において、横軸はｐ／ｑであり、縦軸は半導体発光素子の駆動電圧Ｖｆである。なお、縦軸は、相対値である。
図７は、試料群ｚにおける半導体発光素子の光出力Ｐｏの変化を例示している。同図において、横軸はｐ／ｑ、縦軸は半導体発光素子の光出力Ｐｏミリワット（ｍＷ）である。なお、縦軸は、相対値である。

図６に表したように、近紫外ＬＥＤの場合も、ｐ／ｑが０．４を超えて高くなるほど半導体発光素子の駆動電圧Ｖｆが低下する。

また、図７に表したように、試料群ｚでは、ｐ／ｑが変化しても、大きい光出力Ｐｏをほぼ維持している。すなわち、ｐ／ｑが０．４よりも高いと、良好な光出力が得られる。

以上のように、障壁層４１の層厚ｔ_ｂが小さいと駆動電圧Ｖｆは低下する。実用的な観点から障壁層４１の層厚ｔ_ｂは、１０ｎｍ以下が望ましい。また、ｐ／ｑが高いと駆動電圧Ｖｆが低下し、光出力Ｐｏが上昇する。特に、ｐ／ｑが０．４よりも高いと、駆動電圧Ｖｆの低減と光出力Ｐｏの上昇が顕著になる。

窒化物半導体を用いた半導体発光素子においては、井戸層４２（量子井戸層）としてＩｎＧａＮが用いられる。このような半導体発光素子においては、結晶成長に用いる基板や、積層される種々の半導体層（例えばＧａＮ層）などと、ＩｎＧａＮを含む井戸層４２との間で、格子定数差が大きく、井戸層４２に格子歪みが発生し易い。また、井戸層４２と障壁層４１との間においてもＩｎ組成比が均一であるため、歪みが増強される。そして、井戸層４２と障壁層４１とが多数積層されると、この歪みが蓄積されて大きくなり、井戸層４２に印加される格子歪みも大きくなる。

井戸層４２に格子歪みが過度に加わると、格子緩和による欠陥が発生しやすくなる。また、ｃ軸成長した六方晶系の窒化物半導体にｃ軸方向の歪みが発生すると、ピエゾ電界によって活性層のバンド構造が変調され、発光効率の低下につながる。

一方、駆動電圧を低下させるために、障壁層４１の厚さを薄くした場合には、結晶性が悪化すると同時に、井戸層４２に印加される上記の歪みも大きくなり、その結果、発光効率の向上をさらに妨げる傾向になる。

これに対し、上記の第１の実験〜第３の実験結果から、障壁層４１の厚さが、１０ｎｍ以下で、例えば５ｎｍであっても、ｐ／ｑを０．４よりも高く設定することで、駆動電圧Ｖｆを低減させつつ、光出力Ｐｏを上昇させることができる。

すなわち、発光部４０とｎ形半導体層２０との間に積層体３０を挿入し、積層体３０の積層体平均Ｉｎ組成比ｐを、発光部４０の発光部平均Ｉｎ組成比ｑの０．４倍よりも高く設定することで、発光部４０に加わる歪みを緩和させ、結晶性の改善の十分に図ることができる。これにより、障壁層４１の層厚を薄くした場合でも、発光部４０の十分な結晶性によって、発光効率を向上させつつ、駆動電圧の低下を達成できる。

なお、発光部４０と積層体３０とにおける平均Ｉｎ組成比に着目している例は現在までになく、上記の実験の結果の解析の過程で、平均Ｉｎ組成比の発光部４０と積層体３０との比（ｐ／ｑ）に着目することにより、駆動電圧Ｖｆの低減と光出力Ｐｏの上昇とを同時に実現できる手法が見出された。

なお、一般に、窒化物半導体を含む積層体３０では、例えば、第１層３１におけるＩｎ組成比ｘを０．０３、層厚ｔ_ｘを２．５ｎｍ、第２層におけるＩｎ組成比ｙを０、層厚ｔ_ｙを２．５ｎｍとしている。また、積層体３０の厚さＳ_ａｌｌは、例えば５０ｎｍである。また、発光部４０では、例えば、障壁層４１におけるＩｎ組成比ｂを０、層厚ｔｂを２０ｎｍ、井戸層４２におけるＩｎ組成比ｗを０．４、層厚ｔ_ｗを３ｎｍとしている。また、発光部４０の厚さＴ_ａｌｌは、例えば１１２ｎｍである。
この場合は、ｐ／ｑは０．３４である。この場合には、図４〜図７に関して説明したように、ｐ／ｑが０．４よりも高いときに比べて、駆動電圧Ｖｆの低減と、光出力Ｐｏの上昇の効果が、小さい。なお、この条件の場合には、Ｓ_ａｌｌ／Ｔ_ａｌｌは、０．４５である。

（第４の実験）
第４の実験では、井戸層４２におけるＩｎ組成比ｗを０．１５として、積層体３０の厚さＳ_ａｌｌと、発光部４０の厚さＴ_ａｌｌと、の比率を変化させた。

具体的には、障壁層４１におけるＩｎの組成比ｂを０とし、障壁層４１の層厚を１０ｎｍとした。一方、井戸層４２におけるＩｎの組成比ｗを０．１５とし、井戸層４２の厚さを、２．５ｎｍとした。

そして、積層体３０の第１層３１のＩｎの組成比ｘを０とし、厚さを１ｎｍとし、第２層３２におけるＩｎの組成比ｙを、０．０８とし、厚さを２．５ｎｍとした。

そして、井戸層４２の積層数を固定し、積層体３０の積層数を変えて、積層体３０の厚さＳ_ａｌｌと、発光部４０の厚さＴ_ａｌｌと、の比率（Ｒ＝Ｓ_ａｌｌ／Ｔ_ａｌｌ）の異なる３種類の試料ｘ１１、ｘ１２及びｘ１３を作製した。なお、試料ｘ１１、ｘ１２及びｘ１３は、４５０ｎｍの主波長で発光する青色ＬＥＤである。

すなわち、試料ｘ１１においては、層厚比Ｓ_ａｌｌ／Ｔ_ａｌｌは０．７であり、試料ｘ１２においては、層厚比Ｓ_ａｌｌ／Ｔ_ａｌｌは１．１であり、試料ｘ１３においては、層厚比Ｓ_ａｌｌ／Ｔ_ａｌｌは１．５である。

図８は、半導体発光素子に関する実験結果を例示するグラフ図である。
図８は、試料ｘ１１、ｘ１２及びｘ１３における半導体発光素子の駆動電圧Ｖｆの変化を例示している。同図において、横軸はＳ_ａｌｌ（ｎｍ）／Ｔ_ａｌｌ（ｎｍ）であり、縦軸は半導体発光素子の駆動電圧Ｖｆである。なお、縦軸は、Ｓ_ａｌｌ／Ｔ_ａｌｌが１．１のときの駆動電圧Ｖｆを１にした相対値である。

図８に表したように、層厚比Ｓ_ａｌｌ／Ｔ_ａｌｌが１以上、すなわち、積層体３０の厚さＳ_ａｌｌが、発光部４０の厚さＴ_ａｌｌ以上になると、半導体発光素子の駆動電圧Ｖｆが急激に低下する。

（実施例）
実施例に係る半導体発光素子は、図１及び図２に例示した半導体発光素子１１０の構成を有している。
そして、障壁層４１におけるＩｎの組成比ｂを０とし、障壁層４１の層厚を５ｎｍとした。一方、井戸層４２におけるＩｎの組成比ｗを０．１とし、井戸層４２の厚さを、２．５ｎｍとした。

そして、積層体３０の第１層３１のＩｎの組成比ｘを０とし、厚さを１ｎｍとし、第２層３２におけるＩｎの組成比ｙを、０．０８とし、厚さを２．５ｎｍとした。

そして、井戸層４２の積層数は８ペア（井戸層４２の数が８であり、障壁層４１の数が８）であり、積層体３０の積層数は３０（第１層３１の数が３０であり、第２層３２の数が３０）である。

本実施例の半導体発光素子においては、発光部４０の平均Ｉｎ組成比ｑは、ｑ＝０．０３２であり、積層体３０の平均Ｉｎ組成比ｐは、ｐ＝０．０２である。従って、ｐ／ｑは０．６３である。また、発光部４０の厚さＴ_ａｌｌは、Ｔ_ａｌｌ＝６０ｎｍ（最終の障壁層４１の厚さを除く）であり、また、積層体３０の全体の厚さＳ_ａｌｌは、Ｓ_ａｌｌ＝１００ｎｍである。従って、Ｓ_ａｌｌ／Ｔ_ａｌｌは１．６となる。この半導体発光素子の全光束測定装置で測定したところ、発光波長は４０７ｎｍであり、駆動電圧は３．２ボルト（Ｖ）であり、光出力は１７ｍＷであった。そして、ウォールプラグ効率は、２６％であった。

（比較例）
比較例の半導体発光素子においては、上記の実施例に対して、積層体３０の第２層３２のＩｎ組成比ｙを０．０４とし、その他を同じにしたものである。比較例の半導体発光素子においては、ｐ／ｑが０．３２である。また、Ｓ_ａｌｌ／Ｔ_ａｌｌは、１．６である。比較例の半導体発光素子においては、駆動電圧は３．３Ｖであり、光出力は１４ｍＷであった。そして、ウォールプラグ効率は、２１％であった。

このように、ｐ／ｑを０．４よりも高く設定することで、駆動電圧Ｖｆの低減と光出力の上昇とを同時に実現できる。

以下、半導体発光素子１１０の構成の例について説明する。
発光部４０では、例えば、層厚ｔ_ｗ（ｎｍ）の井戸層４２と、層厚ｔ_ｂ（ｎｍ）の含む障壁層４１と、が交互に積層される。

障壁層４１の厚さは、例えば５ｎｍ以上、１０ｎｍ以下である。井戸層４２の厚さは、例えば２ｎｍ以上、３ｎｍ以下である。このような障壁層４１と井戸層４２と、が６周期〜８周期の繰り返し構造で積層されている。障壁層４１には、例えばＧａＮが用いられる。波長４５０ｎｍで発光する青色ＬＥＤの場合には、井戸層４２には、Ｉｎ組成比ｗが約０．１５のＩｎＧａＮが用いられる。また、波長４００ｎｍで発光する近紫外ＬＥＤの場合には、井戸層４２には、Ｉｎ組成比ｗが約０．１のＩｎＧａＮが用いられる。

このような構造を有する発光部４０の厚さＴ_ａｌｌ（なお、最後の障壁層４１を除く）は、例えば５０ｎｍ以上、１１０ｎｍ以下となる。青色ＬＥＤの場合には、発光部４０の発光部平均Ｉｎ組成比ｑは、０．０３５以上、０．０５６以下程度に設定される。また、近紫外ＬＥＤの場合には、発光部４０の発光部平均Ｉｎ組成比ｑは、０．０２３以上、０．０３８以下程度に設定される。これにより、所望とする発光光の波長と、所望の低い駆動電圧と、高い発光効率が得られる。

積層体３０では、例えば、層厚ｔ_ｘ（ｎｍ）の第１層３１と、層厚ｔ_ｙ（ｎｍ）の第２層３２と、が交互に積層されている。

既に説明したように、本実施の形態に係る半導体発光素子では、積層体３０の積層体平均Ｉｎ組成比ｐが、発光部４０の発光部平均Ｉｎ組成比ｑの０．４倍よりも高く設定されている。
また、積層体３０の厚さＳ_ａｌｌ（ｎｍ）は、発光部４０の厚さＴ_ａｌｌ（ｎｍ）以上とされる。

前述のように、青色ＬＥＤの場合には、発光部平均Ｉｎ組成比ｑは、例えば、０．０３５以上、０．０５６以下であり、この発光部平均Ｉｎ組成比ｑの値に対して、積層体平均Ｉｎ組成比ｐは、０．４倍より高く設定される。
また、近紫外ＬＥＤの場合には、発光部平均Ｉｎ組成比ｑは、例えば、０．０２３以上、０．０３８以下程度であり、この発光部平均組成比ｑの値に対して、積層体平均Ｉｎ組成比ｐは、０．４倍より高く設定される。

なお、結晶性の観点から、積層体３０に含まれる第１層３１（Ｉｎ_ｘＧａ_１−ｘＮ）のＩｎ組成比ｘは、０以上、０．２未満の範囲にすることが好ましい。Ｉｎ組成比ｘのより好ましい例は、０である。
また、第２層３２（Ｉｎ_ｙＧａ_１−ｙＮ）のＩｎ組成比ｙは、０よりも大きく、０．２未満（ただし、ｙはｘよりも大きい）の範囲にすることが好ましい。Ｉｎ組成比ｙのより好ましい例は、０．０８以上、０．１５未満の範囲である。

また、第１層３１の層厚ｔ_ｘは、１ｎｍよりも厚くすることが好ましい。層厚ｔ_ｘのより好ましい例は、１ｎｍよりも厚く、３ｎｍよりも薄い範囲である。
また、第２層３２の層厚ｔ_ｙは、０ｎｍよりも厚く、２ｎｍよりも薄いことが好ましい。層厚ｔ_ｙのより望ましい例は、１ｎｍ以上、１．５ｎｍ以下の範囲である。

また、本願発明者は、第１層３１及び第２層３２のペア数を３０ペア以上にすると、半導体発光素子における高い光出力と低い駆動電圧に有効であることを確認している。ここで、ペア数を３０ペア以上にすることは、積層体３０の厚さＳ_ａｌｌ（ｎｍ）が、発光部４０の厚さＴ_ａｌｌ（ｎｍ）以上になることと整合している。

このような積層体３０及び発光部４０を有する半導体発光素子では、発光部４０にかかる格子歪みが十分に低減される。これにより、半導体発光素子では、高発光効率と低駆動電圧との両立が実現される。

また、本実施形態においては、積層体３０の厚さＳ_ａｌｌ（ｎｍ）が、発光部４０の厚さＴ_ａｌｌ（ｎｍ）以上とされる。

これにより、発光部４０に加わる歪み応力を積層体３０によって十分に緩和することができる。よって、発光効率の向上と、駆動電圧の低下と、が達成される。

なお、上記においては、発光部４０は、障壁層４１および井戸層４２が交互に繰り返し設けられたＭＱＷ構成を有する例として説明したが、発光部４０は、井戸層４２を挟む障壁層４１の組みが１組み設けられたＳＱＷ（Single Quantum Well）構成を有していてもよい。

なお、積層体３０において、複数の第１層３１と、複数の第２層３２と、が交互に積層されている場合、いずれかの第１層３２及び第２層３２によって平均Ｉｎ組成比ｐを求めても、全ての第１層３２及び第２層３２によって平均Ｉｎ組成比ｐを求めてもよい。

また、発光部４０において、複数の障壁層４１のそれぞれの間に井戸層４２が設けられている場合、いずれかの障壁層４１及び井戸層４２によって平均Ｉｎ組成比ｑを求めても、全ての障壁層４１及び井戸層４２によって平均Ｉｎ組成比ｐを求めてもよい。
本実施の形態に係る半導体発光素子では、上記のいずれかによって求めた平均Ｉｎ組成比ｐが、上記のいずれかによって求めた平均Ｉｎ組成比ｑの０．４倍よりも高くなっていればよい。

ここで、積層体３０が、Ｍ個（Ｍは２以上の整数）の第１層３１を有し、Ｍ個の第２層３２を有するとする。この場合、ｎ形半導体層２０からみて、ｊ番目（ｊは１以上、Ｍ以下の整数）の第１層３１を、「第１層３１_ｊ」と表記することにする。そして、ｎ形半導体層２０からみて、ｊ番目の第２層３２を、「第２層３２_ｊ」と表記することにする。また、第１層３１_ｊは、第２層３２_ｊに対してｎ形半導体層２０の側において、第２層３２_ｊに隣接するものとする。

この表記を用いると、第１層３１_ｊは、Ｉｎ_ｘｊＧａ_１−ｘｊＮ（０≦ｘｊ＜１）を含み、層厚ｔ_ｘｊを有する。また、第２層３２_ｊは、Ｉｎ_ｙｊＧａ_１−ｙｊＮ（０＜ｙｊ≦１）を含み、層厚ｔ_ｙｊを有する。

このとき、積層体３０の平均Ｉｎ組成比ｐは、任意のｊにおける第１層３１_ｊ及び第２層３２_ｊによって求めることができる。
すなわち、このときの積層体３０の平均Ｉｎ組成比ｐは、（ｘｊ×ｔ_ｘｊ＋ｙｊ×ｔ_ｙｊ）／（ｔ_ｘｊ＋ｔ_ｙｊ）で求められる。このように求められた平均Ｉｎ組成比ｐを、ｐ（ｊ）と表記することにする。

さらに、積層体３０の平均Ｉｎ組成比ｐは、Ｍ個の第１層３１_１から第１層_Ｍ及び第２層３２_１から第２層３２_Ｍによって求めることができる。
すなわち、このときの積層体３０の平均Ｉｎ組成比ｐは、Σ（ｘｊ×ｔ_ｘｊ＋ｙｊ×ｔ_ｙｊ）／Σ（ｔ_ｘｊ＋ｔ_ｙｊ）で求められる。ここで、Σは、ｊ＝１〜Ｍにおける総和を示す。このように求められた平均Ｉｎ組成比ｐを、ｐ（Σ）と表記することにする。

一方、発光部４０が、Ｎ個（Ｎは２以上の整数）の障壁層４１を有し、Ｎ個の井戸層４２を有するとする。この場合、ｎ形半導体層２０からみて、ｉ番目（ｉは１以上、Ｎ以下の整数）の障壁層４１を、「障壁層４１_ｉ」と表記することにする。そして、ｎ形半導体層２０からみて、ｉ番目の井戸層４２を、「井戸層４２_ｉ」と表記することにする。また、障壁層４１_ｉは、井戸層４２_ｉに対してｎ形半導体層２０の側において、井戸層４２_ｉに隣接するものとする。なお、最終の障壁層４１である障壁層４１_Ｎ＋１は、最もｐ形半導体層５０に近い井戸層４２_Ｎと、ｐ形半導体層５０と、の間に設けられることになる。

この表記を用いると、障壁層４１_ｉは、Ｉｎ_ｂｉＧａ_１−ｂｉＮ（０≦ｂｉ＜１）を含み、層厚ｔ_ｂｉを有する。また、井戸層４２_ｉは、Ｉｎ_ｗｉＧａ_１−ｗｉＮ（０＜ｗｉ＜１）を含み、層厚ｔ_ｗｉを有する。

このとき、発光部４０の平均Ｉｎ組成比ｑは、任意のｉにおける障壁層４１_ｉ及び井戸層４２_ｉによって求めることができる。
すなわち、このときの発光部４０の平均Ｉｎ組成比ｑは、（ｗｉ×ｔ_ｗｉ＋ｂｉ×ｔ_ｂｉ）／（ｔ_ｗｉ＋ｔ_ｂｉ）で求められる。このように求められた平均Ｉｎ組成比ｑを、ｑ（ｉ）と表記することにする。

さらに、発光部４０の平均Ｉｎ組成比ｑは、Ｎ個の障壁層４１_１から障壁層４１_Ｎ及び井戸層４２_１から井戸層４２_Ｎによって求めることができる。
すなわち、このときの発光部４０の平均Ｉｎ組成比ｑは、Σ（ｗｉ×ｔ_ｗｉ＋ｂｉ×ｔ_ｂｉ）／Σ（ｔ_ｗｉ＋ｔ_ｂｉ）で求められる。ここで、Σは、ｉ＝１〜Ｎにおける総和を示す。このように求められた平均Ｉｎ組成比ｑを、ｑ（Σ）と表記することにする。

本実施の形態に係る半導体発光素子では、平均Ｉｎ組成比ｐ（ｉ）及びｐ（Σ）のうちいずれかが、平均Ｉｎ組成比ｑ（ｉ）及びｑ（Σ）のうちいずれかの０．４倍よりも高くなっていればよい。

（第２の実施の形態）
第２の実施の形態は、半導体発光素子の製造方法である。
図９は、第２の実施の形態に係る半導体発光素子の製造方法を例示するフローチャートである。
図９に表したように、本製造方法は、以下の形成工程を備える。
すなわち、本製造方法は、基板１０の上に、窒化物半導体を含むｎ形半導体層２０を形成する工程（ステップＳ１１０）と、ｎ形半導体層２０の上に、第１層３１と第２層３２と含む積層体３０を形成する工程（ステップＳ１２０）と、積層体３０の上に、障壁層４１と井戸層４２とを含む発光部４０を形成する工程（ステップＳ１３０）と、発光部４０の上にｐ形半導体層５０を形成する工程（ステップＳ１４０）と、を備える。

そして、積層体３０を形成する工程は、ｎ形半導体層２０の上に、Ｉｎ_ｘＧａ_１−ｘＮ（０≦ｘ＜１）を含む第１層３１を層厚ｔ_ｘナノメートルの厚さで形成する工程と、第１層３１の上に、Ｉｎ_ｙＧａ_１−ｙＮ（０＜ｙ＜１、ｘ＜ｙ）を含む第２層３２を、層厚ｔ_ｙナノメートルの厚さで形成する工程と、を含む。

そして、発光部４０を形成する工程は、積層体３０の上に、Ｉｎ_ｂＧａ_１−ｂＮ（０≦ｂ＜１、ｂ＜ｗ）を含む障壁層４１を、１０ナノメートル以下の値の層厚ｔ_ｂナノメートルで形成する工程と、障壁層４１の上に、Ｉｎ_ｗＧａ_１−ｗＮ（０＜ｗ＜１、ｙ＜ｗ）を含む井戸層４２を層厚ｔ_ｗナノメートルの厚さで形成する工程と、を含む。

そして、積層体３０を形成する工程、及び、発光部４０を形成する工程の少なくともいずれかは、積層体３０の平均Ｉｎ組成比（積層体平均Ｉｎ組成比ｐ）を（ｘ×ｔ_ｘ＋ｙ×ｔ_ｙ）／（ｔ_ｘ＋ｔ_ｙ）とし、発光部４０の平均Ｉｎ組成比（発光部平均Ｉｎ組成比ｑ）を（ｗ×ｔ_ｗ＋ｂ×ｔ_ｂ）／（ｔ_ｗ＋ｔ_ｂ）としたとき、積層体３０の平均Ｉｎ組成比を、発光部４０の平均Ｉｎ組成比の０．４倍よりも高くなるように実施される。
これにより、発光効率を向上し、駆動電圧を低減した半導体発光素子が製造できる。そして、高いウォールプラグ効率が実現できる。

なお、上記においては、成膜法としてＭＯＣＶＤ(有機金属気相)法を用いる例について説明したが、例えば分子線エピタキシー(ＭＢＥ)法やハライド気相成長(ＨＶＰＥ)法などの他の方法も適用可能である。

なお、本明細書において「窒化物半導体」とは、Ｂ_αＩｎ_βＡｌ_γＧａ_{１−α−β−γ}Ｎ（０≦α≦１，０≦β≦１，０≦γ≦１，α＋β＋γ≦１）なる化学式において組成比α、β及びγをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むものや、導電型などを制御するために添加される各種のドーパントのいずれかをさらに含むものも、「窒化物半導体」に含まれるものとする。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体発光素子に含まれるｎ形半導体層、ｐ形半導体層、活性層、井戸層、障壁層、電極、基板、バッファ層各要素の具体的な構成の、形状、サイズ、材質、配置関係などに関して当業者が各種の変更を加えたものであっても、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施の形態として上述した半導体発光素子を基にして、当業者が適宜設計変更して実施し得る全ての半導体発光素子も、本発明の要旨を包含する限り、本発明の範囲に属する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

１０…基板、 １１…バッファ層、 ２０…ｎ形半導体層、 ２１…下地層、 ２２…ｎ形ＧａＮコンタクト層、 ３０…積層体、 ４０…発光部、 ４１…障壁層、 ４２…井戸層、 ５０…ｐ形半導体層、 ５１…ｐ形ＡｌＧａＮ層、 ５２…ｐ形ＧａＮ層、 ５３…ｐ形ＧａＮコンタクト層、 ６０…透明電極、 ７０…ｎ側電極、 ８０…ｐ側電極、 １１０…半導体発光素子、 ｐ…積層体平均Ｉｎ組成比、 ｑ…発光部平均Ｉｎ組成比、 ｔ_ｗ、ｔ_ｂ、ｔ_ｘ、ｔ_ｙ…層厚、 Ｓ_ａｌｌ、Ｔ_ａｌｌ…厚さ、 Ｖｆ…駆動電圧、 ｘ１、ｘ２、ｘ３、ｘ１１、ｘ１２、ｘ１３…試料、 ｙ１、ｙ２、ｙ３…試料、 ｚ…試料群

本具体例では、複数の第１層３１と、複数の第２層３２と、が設けられているが、まず、説明を簡単にするために、複数の第１層３１のそれぞれにおけるＩｎ組成比ｘは互いに同じであり、複数の第１層３１の厚さも互いに同じである場合として説明する。同様に、複数の第２層３２のそれぞれにおけるＩｎ組成比ｙは互いに同じであり、複数の第２層３２の厚さも互いに同じであるとして説明する。

ここで、第１層３１のＩｎの組成比ｘは０とし、厚さは２．５ｎｍとした。そして、第２層３２におけるＩｎの組成比ｙは、０．０８とし、厚さは１ｎｍとした。
次に、積層体３０の上に、障壁層４１と井戸層４２とを交互に８周期積層した。
本実験では、障壁層４１におけるＩｎの組成比ｂは０とし、井戸層４２におけるＩｎの組成比ｗを０．１５とした。

そして、第１の実験と同様に、積層体３０の第１層３１のＩｎの組成比ｘを０とし、厚さを２．５ｎｍとし、積層数を３０ペアとし、第２層３２の厚さを１ｎｍとした。そして、第２層３２におけるＩｎの組成比ｙを、０．０４及び０．０８と変えた。また、積層体３０を設けない試料を作製した。積層体を設けない試料を試料ｙ１とし、第２層３２におけるＩｎの組成比ｙが０．０４である試料を試料ｙ２とし、第２層３２におけるＩｎの組成比ｙが０．０８である試料を試料ｙ３とした。

図７に表したように、近紫外ＬＥＤの場合も、ｐ／ｑが０．４を超えて高くなるほど半導体発光素子の駆動電圧Ｖｆが低下する。

また、図８に表したように、試料群ｚでは、ｐ／ｑが変化しても、大きい光出力Ｐｏをほぼ維持している。すなわち、ｐ／ｑが０．４よりも高いと、良好な光出力が得られる。

そして、積層体３０の第１層３１のＩｎの組成比ｘを０とし、厚さを２．５ｎｍとし、第２層３２におけるＩｎの組成比ｙを、０．０８とし、厚さを１ｎｍとした。

そして、積層体３０の第１層３１のＩｎの組成比ｘを０とし、厚さを２．５ｎｍとし、第２層３２におけるＩｎの組成比ｙを、０．０８とし、厚さを１ｎｍとした。

Claims (8)

1. 窒化物半導体を含むｎ形半導体層と、
   窒化物半導体を含むｐ形半導体層と、
   前記ｎ形半導体層と前記ｐ形半導体層との間に設けられ、
   Ｉｎ_ｂＧａ_１−ｂＮ（０≦ｂ＜１）を含み、層厚ｔ_ｂ（ナノメートル）を有する障壁層と、
   前記障壁層と積層され、Ｉｎ_ｗＧａ_１−ｗＮ（０＜ｗ＜１、ｂ＜ｗ）を含み、層厚ｔ_ｗ（ナノメートル）を有する井戸層と、
   を含む発光部と、
   前記発光部と前記ｎ形半導体層との間に設けられ、
   Ｉｎ_ｘＧａ_１−ｘＮ（０≦ｘ＜１）を含み、層厚ｔ_ｘ（ナノメートル）を有する第１層と、
   前記第１層と積層され、Ｉｎ_ｙＧａ_１−ｙＮ（０＜ｙ＜１、ｘ＜ｙ＜ｗ）を含み、層厚ｔ_ｙ（ナノメートル）を有する第２層と、
   を含む積層体と、
   を備え、
   前記発光部の平均Ｉｎ組成比を（ｗ×ｔ_ｗ＋ｂ×ｔ_ｂ）／（ｔ_ｗ＋ｔ_ｂ）とし、前記積層体の平均Ｉｎ組成比を（ｘ×ｔ_ｘ＋ｙ×ｔ_ｙ）／（ｔ_ｘ＋ｔ_ｙ）としたとき、
   前記積層体の前記平均Ｉｎ組成比は、前記発光部の前記平均Ｉｎ組成比の０．４倍よりも高く０．７倍以下であり、
   前記障壁層の前記層厚ｔｂは、１０ナノメートル以下であり、
   前記積層体において前記第１層と前記第２層とが交互に３０ペア以上設けられたことを特徴とする半導体発光素子。
2. 前記積層体の厚さは、前記発光部の厚さ以上であることを特徴とする請求項１記載の半導体発光素子。
3. 前記障壁層は複数設けられ、前記複数の障壁層は互いに積層され、
   前記井戸層は複数設けられ、前記複数の井戸層のそれぞれは、前記複数の障壁層のそれぞれの間に配置されることを特徴とする請求項１または２に記載の半導体発光素子。
4. 前記第１層の厚さは、１ナノメートルよりも厚く３ナノメートルよりも薄く、
   前記第２層の厚さは、０ナノメートルよりも厚く２ナノメートルよりも薄いことを特徴とする請求項１〜３のいずれか１つに記載の半導体発光素子。
5. 前記第２層の厚さは、１ナノメートル以上で１．５ナノメートル以下であることを特徴とする請求項４記載の半導体発光素子。
6. 基板の上に、窒化物半導体を含むｎ形半導体層を形成する工程と、
   前記ｎ形半導体層の上に、第１層と第２層と含む積層体を形成する工程と、
   前記積層体の上に、障壁層と井戸層とを含む発光部を形成する工程と、
   前記発光部の上にｐ形半導体層を形成する工程と、
   を備え、
   前記積層体を形成する前記工程は、前記ｎ形半導体層の上に、Ｉｎ_ｘＧａ_１−ｘＮ（０≦ｘ＜１）を含む前記第１層を層厚ｔ_ｘナノメートルの厚さで形成する工程と、前記第１層の上に、Ｉｎ_ｙＧａ_１−ｙＮ（０＜ｙ＜１、ｘ＜ｙ）を含む前記第２層を、層厚ｔ_ｙナノメートルの厚さで形成する工程と、を含み、
   前記発光部を形成する前記工程は、前記積層体の上に、Ｉｎ_ｂＧａ_１−ｂＮ（０≦ｂ＜１、ｂ＜ｗ）を含む前記障壁層を、１０ナノメートル以下の値の層厚ｔ_ｂナノメートルで形成する工程と、前記障壁層の上に、Ｉｎ_ｗＧａ_１−ｗＮ（０＜ｗ＜１、ｙ＜ｗ）を含む前記井戸層を層厚ｔ_ｗナノメートルの厚さで形成する工程と、を含み、
   前記積層体を形成する前記工程及び前記発光部を形成する前記工程の少なくともいずれかは、
   前記積層体の平均Ｉｎ組成比を（ｘ×ｔ_ｘ＋ｙ×ｔ_ｙ）／（ｔ_ｘ＋ｔ_ｙ）とし、前記発光部の平均Ｉｎ組成比を（ｗ×ｔ_ｗ＋ｂ×ｔ_ｂ）／（ｔ_ｗ＋ｔ_ｂ）としたとき、
   前記積層体の平均Ｉｎ組成比を、前記発光部の平均Ｉｎ組成比の０．４倍よりも高く０．７倍以下になるように実施され、
   前記積層体において前記第１層と前記第２層とを交互に３０ペア以上設けるように実施されることを特徴とする半導体発光素子の製造方法。
7. 前記第１層の厚さを、１ナノメートルよりも厚く３ナノメートルよりも薄くなるように実施され、
   前記第２層の厚さを、０ナノメートルよりも厚く２ナノメートルよりも薄いなるように実施されることを特徴とする請求項６記載の半導体発光素子の製造方法。
8. 前記第２層の厚さを、１ナノメートル以上で１．５ナノメートル以下になるように実施される請求項７記載の半導体発光素子の製造方法。

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