JP2014018064A - ブレーキ制御方法 - Google Patents
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Abstract
【課題】制御装置の安定動作を維持する車両用制御装置を提供する。
【解決手段】第１ＣＰＵ１０１と第２ＣＰＵ１０７を用いて構成するシステム１００において、第１ＣＰＵ１０１と第２ＣＰＵ１０７でお互いを監視し異常を検出する異常検出手段を有している。異常検出手段は、第１ＣＰＵ１０１と第２ＣＰＵ１０７内でチェックデータ値を発生させ、前記チェックデータ値を第１比較回路１０４と第２比較回路１１０で比較することによって、第１ＣＰＵ１０１と第２ＣＰＵ１０７ＣＰＵのいずれかが異常であると判断するシステム異常検出手段である。そのため、ＣＰＵ同士の相互監視であればどちらかのＣＰＵまたはその接続部品に異常が発生した場合に異常検知が可能であり、ＣＰＵの異常検知ができない状態に陥る危険性は低い。以上のことから、制御装置の安定動作を維持し、車両の安全な走行を確保することが可能となる。
【選択図】図１
【解決手段】第１ＣＰＵ１０１と第２ＣＰＵ１０７を用いて構成するシステム１００において、第１ＣＰＵ１０１と第２ＣＰＵ１０７でお互いを監視し異常を検出する異常検出手段を有している。異常検出手段は、第１ＣＰＵ１０１と第２ＣＰＵ１０７内でチェックデータ値を発生させ、前記チェックデータ値を第１比較回路１０４と第２比較回路１１０で比較することによって、第１ＣＰＵ１０１と第２ＣＰＵ１０７ＣＰＵのいずれかが異常であると判断するシステム異常検出手段である。そのため、ＣＰＵ同士の相互監視であればどちらかのＣＰＵまたはその接続部品に異常が発生した場合に異常検知が可能であり、ＣＰＵの異常検知ができない状態に陥る危険性は低い。以上のことから、制御装置の安定動作を維持し、車両の安全な走行を確保することが可能となる。
【選択図】図１
Description
本発明は、ブレーキ制御方法に関する。
一般的に、図９に示すように、車両１、２には車両用制御装置３、４が搭載されており
、車両用制御装置３，４はブレーキ５の制御を行っている。車両用制御装置３、４は、ブ
レーキ５へブレーキ指令を出し、そのブレーキ指令を受け取ったブレーキは車両１、２に
取り付けられている車輪６、７へブレーキ指令を実行する。このような車両用制御装置３
、４には、複数のＣＰＵを用いて構成されるシステムが内蔵されている。システム内では
、ＣＰＵ相互間で情報の受け渡しを行い、その情報のやり取りによってブレーキが制御さ
れている。
、車両用制御装置３，４はブレーキ５の制御を行っている。車両用制御装置３、４は、ブ
レーキ５へブレーキ指令を出し、そのブレーキ指令を受け取ったブレーキは車両１、２に
取り付けられている車輪６、７へブレーキ指令を実行する。このような車両用制御装置３
、４には、複数のＣＰＵを用いて構成されるシステムが内蔵されている。システム内では
、ＣＰＵ相互間で情報の受け渡しを行い、その情報のやり取りによってブレーキが制御さ
れている。
しかしながら、システムに内蔵される複数のＣＰＵのいずれかが正常に動作しなくなっ
た場合でも、正常に動作しているＣＰＵは、異常となったＣＰＵからの情報を正常な情報
であるかのように受け取り、使用する場合がある。上記のような状況になった場合、鉄道
ではブレーキが制御不能になる恐れがあり、安全な走行が維持できない可能性もある。
た場合でも、正常に動作しているＣＰＵは、異常となったＣＰＵからの情報を正常な情報
であるかのように受け取り、使用する場合がある。上記のような状況になった場合、鉄道
ではブレーキが制御不能になる恐れがあり、安全な走行が維持できない可能性もある。
本発明は、上記問題点を解決するためになされたもので、システムに内蔵される複数のＣ
ＰＵを監視し、システムの正常動作を維持し、制御性能を向上させることができる車両制
御装置を提供することを目的とする。
ＰＵを監視し、システムの正常動作を維持し、制御性能を向上させることができる車両制
御装置を提供することを目的とする。
上記を解決するために、本発明によるブレーキ制御方法は、少なくとも第１のプロセッ
サと第２のプロセッサとを有する電力変換装置によるブレーキ制御方法であって、前記第
１のプロセッサは、前記第２のプロセッサから受信するデータと予め定められた異常が発
生していることを判定するための第１の条件とを比較し、この第１の条件を満たしたとき
に前記第２のプロセッサに異常が発生していると判定し、前記第２のプロセッサは、前記
第１のプロセッサから受信するデータと予め定められた異常が発生していることを判定す
るための第２の条件とを比較し、この第２の条件を満たしたときに前記第１のプロセッサ
に異常が発生していると判定し、前記第１のプロセッサまたは前記第２のプロセッサに異
常が発生していると判定されると、電気的なブレーキによる制御を停止させる。
サと第２のプロセッサとを有する電力変換装置によるブレーキ制御方法であって、前記第
１のプロセッサは、前記第２のプロセッサから受信するデータと予め定められた異常が発
生していることを判定するための第１の条件とを比較し、この第１の条件を満たしたとき
に前記第２のプロセッサに異常が発生していると判定し、前記第２のプロセッサは、前記
第１のプロセッサから受信するデータと予め定められた異常が発生していることを判定す
るための第２の条件とを比較し、この第２の条件を満たしたときに前記第１のプロセッサ
に異常が発生していると判定し、前記第１のプロセッサまたは前記第２のプロセッサに異
常が発生していると判定されると、電気的なブレーキによる制御を停止させる。
システムに内蔵される複数のＣＰＵのいずれかにおいて異常が発生した場合にその異常
を検知することで、制御装置の安定動作を維持することが可能となる。
を検知することで、制御装置の安定動作を維持することが可能となる。
以下、本発明の実施形態を図面を参照して説明する。
（第１の実施形態）
（構成）
図１を参照して、以下に本実施形態の構成を説明する。第１システム１００は第１ＣＰ
Ｕ１０１と第２ＣＰＵ１０７、第１共通エリア１１３、第２共通エリア１１４で構成され
る。第１ＣＰＵ１０１は、第１チェックデータ書込み部１０２、第１チェックデータ読込
み部１０３、第１比較回路部１０４、第１積算部１０５、第２ＣＰＵ異常検出部１０６を
有している。また、第２ＣＰＵ１０７は、第２チェックデータ読込み部１０８、第２比較
回路部１０９、第２積算部１１０、第１ＣＰＵ異常検出部１１１、第２チェックデータ書
込み部１１２を有している。
（構成）
図１を参照して、以下に本実施形態の構成を説明する。第１システム１００は第１ＣＰ
Ｕ１０１と第２ＣＰＵ１０７、第１共通エリア１１３、第２共通エリア１１４で構成され
る。第１ＣＰＵ１０１は、第１チェックデータ書込み部１０２、第１チェックデータ読込
み部１０３、第１比較回路部１０４、第１積算部１０５、第２ＣＰＵ異常検出部１０６を
有している。また、第２ＣＰＵ１０７は、第２チェックデータ読込み部１０８、第２比較
回路部１０９、第２積算部１１０、第１ＣＰＵ異常検出部１１１、第２チェックデータ書
込み部１１２を有している。
第１ＣＰＵ１０１において、第１チェックデータ書込み部１０２は、第１比較回路部１
０４と第１積算部１０５と接続され、第１チェックデータ読込み部１０３、第１比較回路
部１０４と接続され、第１比較回路部１０４は、第１チェックデータ書込み部１０２と第
１積算部１０５と接続され、第１積算部は、第２ＣＰＵ異常検出部１０６と接続されてい
る。
０４と第１積算部１０５と接続され、第１チェックデータ読込み部１０３、第１比較回路
部１０４と接続され、第１比較回路部１０４は、第１チェックデータ書込み部１０２と第
１積算部１０５と接続され、第１積算部は、第２ＣＰＵ異常検出部１０６と接続されてい
る。
第２ＣＰＵ１０７において、第２チェックデータ読込み部１０８は、第２比較回路部１
０９と接続され、第２比較回路部１０９は、第２積算部１１０と第２チェックデータ書込
み部１１２と接続され、第２積算部１１０は、第１ＣＰＵ異常検出部１１１と第２チェッ
クデータ書込み部１１２と接続され、第２チェックデータ書込み部１１２は、第２比較回
路部１０９と第２積算部１１０と接続される。
０９と接続され、第２比較回路部１０９は、第２積算部１１０と第２チェックデータ書込
み部１１２と接続され、第２積算部１１０は、第１ＣＰＵ異常検出部１１１と第２チェッ
クデータ書込み部１１２と接続され、第２チェックデータ書込み部１１２は、第２比較回
路部１０９と第２積算部１１０と接続される。
また、第１共通エリア１１３は、第１チェックデータ書込み部１０２と第２チェックデ
ータ読込み部１０８と接続される。また、第２共通エリア１１４は、第１チェックデータ
読込み部１０３と第２チェックデータ書込み部１１２と接続される。
ータ読込み部１０８と接続される。また、第２共通エリア１１４は、第１チェックデータ
読込み部１０３と第２チェックデータ書込み部１１２と接続される。
（作用）
次に、図２及び図３を参照して、以下に本実施形態の作用を説明する。図２に示すよう
に、第１ＣＰＵ１０１では第１の異常検出手段を実行する。第１ＣＰＵ１０１は、第１共
通エリア１１３に第１チェックデータ値を書き込む（Ｓ１００１）。ここで述べたチェッ
クデータ値とは第１ＣＰＵ１０１と第２ＣＰＵ１０７で同値で発生する制御サンプリング
信号である。例えば、１から１００までの数値が順番に第１チェックデータ書込み部１０
２及び第２チェックデータ書込み部１１２で第１チェックデータ値と第２チェックデータ
値として発生する。次に、第２共通エリア１１４へ入力された第２チェックデータ値が、
第１チェックデータ読込み部１０３に出力される（Ｓ１００２）。このとき、Ｓ１００１
とＳ１００２の実行順序は本実施形態に限定されず、Ｓ１００２からＳ１００１の順番で
実効することや同時に実行することも可能である。次に、第１共通エリア１１３に書き込
んだ第１チェックデータ値と第２共通エリア１１４から読み込んだ第２チェックデータ値
が第１比較回路部１０４に入力される。第１比較回路部１０４では、第１チェックデータ
値＝第２チェックデータ値（第１比較回路演算式）が成立するかどうか判定する（Ｓ１０
０３）。第１比較回路演算式が成立する場合、第１比較回路１０４は、第１チェックデー
タ書込み部１０２に“正常”信号を出力する（Ｓ１００４）。“正常”信号を受け取った
第１チェックデータ書込み部１０２は、再度、第１の異常検出手段を実行する。
次に、図２及び図３を参照して、以下に本実施形態の作用を説明する。図２に示すよう
に、第１ＣＰＵ１０１では第１の異常検出手段を実行する。第１ＣＰＵ１０１は、第１共
通エリア１１３に第１チェックデータ値を書き込む（Ｓ１００１）。ここで述べたチェッ
クデータ値とは第１ＣＰＵ１０１と第２ＣＰＵ１０７で同値で発生する制御サンプリング
信号である。例えば、１から１００までの数値が順番に第１チェックデータ書込み部１０
２及び第２チェックデータ書込み部１１２で第１チェックデータ値と第２チェックデータ
値として発生する。次に、第２共通エリア１１４へ入力された第２チェックデータ値が、
第１チェックデータ読込み部１０３に出力される（Ｓ１００２）。このとき、Ｓ１００１
とＳ１００２の実行順序は本実施形態に限定されず、Ｓ１００２からＳ１００１の順番で
実効することや同時に実行することも可能である。次に、第１共通エリア１１３に書き込
んだ第１チェックデータ値と第２共通エリア１１４から読み込んだ第２チェックデータ値
が第１比較回路部１０４に入力される。第１比較回路部１０４では、第１チェックデータ
値＝第２チェックデータ値（第１比較回路演算式）が成立するかどうか判定する（Ｓ１０
０３）。第１比較回路演算式が成立する場合、第１比較回路１０４は、第１チェックデー
タ書込み部１０２に“正常”信号を出力する（Ｓ１００４）。“正常”信号を受け取った
第１チェックデータ書込み部１０２は、再度、第１の異常検出手段を実行する。
また、第１比較演算式が成立しない場合、第１比較回路部１０４から第１積算部１０５
へ第１比較演算式を行った結果を出力する。第１積算部１０５では行った比較演算回数を
積算する（Ｓ１００５）。第１積算部１０５では、“第２ＣＰＵ異常”と判定するため、
所定の比較演算を行った回数の積算値（＝第１異常検出値）が設定されている。図４の（
ア）のように、第１異常検出値まで第１比較演算式が成立しない場合（第１異常検出値≦
比較演算回数）は、第２ＣＰＵ１０７に異常があるとして“第２ＣＰＵ異常”の結果を検
出する。また、図４の（イ）のように、第１積算部１０５において、第１異常検出値に到
達する前に第１比較演算式が成立した場合（第１異常検出値＞比較演算回数）は、積算し
た比較演算回数の値をゼロに戻し（Ｓ１００８）、第１積算部１０５より第１チェックデ
ータ書込み部１０２へ“正常”信号を出力する。“正常”信号が入力された第１チェック
データ書込み部１０２は、第１の異常検出手段を再度実行する。
へ第１比較演算式を行った結果を出力する。第１積算部１０５では行った比較演算回数を
積算する（Ｓ１００５）。第１積算部１０５では、“第２ＣＰＵ異常”と判定するため、
所定の比較演算を行った回数の積算値（＝第１異常検出値）が設定されている。図４の（
ア）のように、第１異常検出値まで第１比較演算式が成立しない場合（第１異常検出値≦
比較演算回数）は、第２ＣＰＵ１０７に異常があるとして“第２ＣＰＵ異常”の結果を検
出する。また、図４の（イ）のように、第１積算部１０５において、第１異常検出値に到
達する前に第１比較演算式が成立した場合（第１異常検出値＞比較演算回数）は、積算し
た比較演算回数の値をゼロに戻し（Ｓ１００８）、第１積算部１０５より第１チェックデ
ータ書込み部１０２へ“正常”信号を出力する。“正常”信号が入力された第１チェック
データ書込み部１０２は、第１の異常検出手段を再度実行する。
第２ＣＰＵでは、図３に示すような第２の異常検出手段が実行される。図３に示すよう
に、第２チェックデータ読込み部１０８は、第１共通エリア１１３から第１チェックデー
タ値を読み込む（Ｓ１０１１）。第２チェックデータ読込み部１０８は、読込んだ第１チ
ェックデータ値を第２比較回路１０９へ出力する。第２比較回路１０９では、その時に読
み込んだ第１チェックデータ値（“今回第１チェックデータ値”とする）と、その前に読
込んだ第１チェックデータ値（“前回第１チェックデータ値”とする）を使用して、第２
比較演算式（今回第１チェックデータ値≠前回第１チェックデータ値）が成立するかどう
かを判定する（Ｓ１０１２）。第２比較演算式が成立する場合、第２比較回路１０９は、
第２チェックデータ書込み部１１２に“正常”信号を出力する。“正常”信号が入力され
た第２チェックデータ書込み部１１２は、新たなチェックデータ値を第２共通エリア１１
４に出力し、再度、第２の異常検出手段が実行されることになる。
に、第２チェックデータ読込み部１０８は、第１共通エリア１１３から第１チェックデー
タ値を読み込む（Ｓ１０１１）。第２チェックデータ読込み部１０８は、読込んだ第１チ
ェックデータ値を第２比較回路１０９へ出力する。第２比較回路１０９では、その時に読
み込んだ第１チェックデータ値（“今回第１チェックデータ値”とする）と、その前に読
込んだ第１チェックデータ値（“前回第１チェックデータ値”とする）を使用して、第２
比較演算式（今回第１チェックデータ値≠前回第１チェックデータ値）が成立するかどう
かを判定する（Ｓ１０１２）。第２比較演算式が成立する場合、第２比較回路１０９は、
第２チェックデータ書込み部１１２に“正常”信号を出力する。“正常”信号が入力され
た第２チェックデータ書込み部１１２は、新たなチェックデータ値を第２共通エリア１１
４に出力し、再度、第２の異常検出手段が実行されることになる。
また、第２比較演算式が成立しない場合、第２積算部１１０では、第２比較演算を行っ
た回数を積算する（Ｓ１０１４）。第２比較回路１０９から第２積算部１１０へ第２比較
演算式を行った結果を出力する。第２積算部１１０では、“第１ＣＰＵ異常”と判定する
ための所定の比較演算回数を積算した値（第２異常検出値）が設定されている。第２積算
部１１０は、第２異常検出値に到達するまでに、第２比較演算式が成立するかどうかを判
定する（Ｓ１０１５）。第２異常検出値まで第２比較演算式が成立しない場合（第２異常
検出値≦比較演算回数値）は、“第１ＣＰＵ異常”の結果を検出する。また、第２異常検
出値までに第２比較演算が成立する場合（第２異常検出値＞比較演算回数値）は、積算し
た比較演算回数値をゼロに戻し（Ｓ１０１６）、第２積算部１１０から第２チェックデー
タ書込み部１１２へ“正常”信号が出力され、第２の異常検出手段を再度実行することに
なる。
た回数を積算する（Ｓ１０１４）。第２比較回路１０９から第２積算部１１０へ第２比較
演算式を行った結果を出力する。第２積算部１１０では、“第１ＣＰＵ異常”と判定する
ための所定の比較演算回数を積算した値（第２異常検出値）が設定されている。第２積算
部１１０は、第２異常検出値に到達するまでに、第２比較演算式が成立するかどうかを判
定する（Ｓ１０１５）。第２異常検出値まで第２比較演算式が成立しない場合（第２異常
検出値≦比較演算回数値）は、“第１ＣＰＵ異常”の結果を検出する。また、第２異常検
出値までに第２比較演算が成立する場合（第２異常検出値＞比較演算回数値）は、積算し
た比較演算回数値をゼロに戻し（Ｓ１０１６）、第２積算部１１０から第２チェックデー
タ書込み部１１２へ“正常”信号が出力され、第２の異常検出手段を再度実行することに
なる。
システム１００は上記の第１の異常検出手段と第２の異常検出手段を合わせたシステム
異常検出手段を有している。
異常検出手段を有している。
第１共通エリア１１３及び、第２共通エリア１１４は、例えばデュアルポートＲＡＭな
ど複数方向からの書込み、読込み可能なものであれば本実施形態への適応が可能である。
また、第１ＣＰＵ１０１と第２ＣＰＵ１０７間のやりとりを可能とする通信回線等を本実
施形態の適用することが可能である。
ど複数方向からの書込み、読込み可能なものであれば本実施形態への適応が可能である。
また、第１ＣＰＵ１０１と第２ＣＰＵ１０７間のやりとりを可能とする通信回線等を本実
施形態の適用することが可能である。
（効果）
このような構成の本実施形態の車両用制御装置は、第１ＣＰＵと第２ＣＰＵを用いて構
成するシステムにおいて、第１ＣＰＵと第２ＣＰＵのいずれかが正常に動作しなくなった
場合に、第１ＣＰＵと第２ＣＰＵ間の相互監視において第１ＣＰＵまたは第２ＣＰＵに異
常が発生したかを検出することが可能となる。そのため、異常を検出するための部品等を
設けることがないため、異常を発見するための部品が破損することにより安全性が損なわ
れることがなく、部品点数を削減することが可能である。また、複数ＣＰＵを外部回路に
て監視するようなシステムにおいては、外部回路やその接続部品に異常が発生した場合に
ＣＰＵの監視が不可能となり、ＣＰＵの異常検知ができない状態に陥る危険性も考えられ
るが、ＣＰＵ同士の相互監視であればどちらかのＣＰＵまたはその接続部品に異常が発生
した場合に異常検知が可能であり、ＣＰＵの異常検知ができない状態に陥る危険性は低い
。以上のことから、制御装置の安定動作を維持し、車両の安全な走行を確保することが可
能となる。
このような構成の本実施形態の車両用制御装置は、第１ＣＰＵと第２ＣＰＵを用いて構
成するシステムにおいて、第１ＣＰＵと第２ＣＰＵのいずれかが正常に動作しなくなった
場合に、第１ＣＰＵと第２ＣＰＵ間の相互監視において第１ＣＰＵまたは第２ＣＰＵに異
常が発生したかを検出することが可能となる。そのため、異常を検出するための部品等を
設けることがないため、異常を発見するための部品が破損することにより安全性が損なわ
れることがなく、部品点数を削減することが可能である。また、複数ＣＰＵを外部回路に
て監視するようなシステムにおいては、外部回路やその接続部品に異常が発生した場合に
ＣＰＵの監視が不可能となり、ＣＰＵの異常検知ができない状態に陥る危険性も考えられ
るが、ＣＰＵ同士の相互監視であればどちらかのＣＰＵまたはその接続部品に異常が発生
した場合に異常検知が可能であり、ＣＰＵの異常検知ができない状態に陥る危険性は低い
。以上のことから、制御装置の安定動作を維持し、車両の安全な走行を確保することが可
能となる。
（第２の実施形態）
第２の実施形態について図を参照し、詳細に説明する。図５は、第２の実施形態の制御
ブロック図である。尚、図１乃至４と同一の構成をとるものについては、同符号を付して
説明を省略する。
第２の実施形態について図を参照し、詳細に説明する。図５は、第２の実施形態の制御
ブロック図である。尚、図１乃至４と同一の構成をとるものについては、同符号を付して
説明を省略する。
本実施形態は、第１の実施形態とは第１ＣＰＵ１０１と第２ＣＰＵ１０７の内部構成が
異なっている。以下、その点について詳細に説明する。
異なっている。以下、その点について詳細に説明する。
（構成）
図５を参照して、本実施形態の構成を説明する。図５は、システム２００、第１ＣＰＵ
２０１、第２ＣＰＵ２０２、第１共通エリア２０７、第２共通エリア２０８、第３共通リ
ア２０９．第４共通エリア２１０で構成される。第１ＣＰＵ２０１は、第１処理タスク２
０３と第３処理タスク２０４を有している。第２ＣＰＵは、第２処理タスク２０５と第４
処理タスク２０６を有している。第１処理タスク２０３、第３処理タスク２０４は、第１
の実施形態の第１ＣＰＵ１０１が内蔵している第１チェックデータ書込み部１０２、第１
チェックデータ読込み部１０３、第１比較回路部１０４、第１積算部１０５、第２ＣＰＵ
異常検出部１０６を有している。第３処理タスク２０５、第４処理タスク２０５は第１の
実施形態の第２ＣＰＵ１０７が内蔵している第２チェックデータ書込み部１１２、第２チ
ェックデータ読込み部１０８、第２比較回路部１０９、第２積算部１１０、第１ＣＰＵ異
常検出部１１１を有している。
図５を参照して、本実施形態の構成を説明する。図５は、システム２００、第１ＣＰＵ
２０１、第２ＣＰＵ２０２、第１共通エリア２０７、第２共通エリア２０８、第３共通リ
ア２０９．第４共通エリア２１０で構成される。第１ＣＰＵ２０１は、第１処理タスク２
０３と第３処理タスク２０４を有している。第２ＣＰＵは、第２処理タスク２０５と第４
処理タスク２０６を有している。第１処理タスク２０３、第３処理タスク２０４は、第１
の実施形態の第１ＣＰＵ１０１が内蔵している第１チェックデータ書込み部１０２、第１
チェックデータ読込み部１０３、第１比較回路部１０４、第１積算部１０５、第２ＣＰＵ
異常検出部１０６を有している。第３処理タスク２０５、第４処理タスク２０５は第１の
実施形態の第２ＣＰＵ１０７が内蔵している第２チェックデータ書込み部１１２、第２チ
ェックデータ読込み部１０８、第２比較回路部１０９、第２積算部１１０、第１ＣＰＵ異
常検出部１１１を有している。
第１処理タスク２０３と第２処理タスク２０５は、第１共通エリア２０７と第２共通エ
リア２０８で接続されており、第２処理タスク２０４と第４処理タスク２０６は第３共通
エリア２０９と第４共通エリア２１０で接続されている。
リア２０８で接続されており、第２処理タスク２０４と第４処理タスク２０６は第３共通
エリア２０９と第４共通エリア２１０で接続されている。
（作用）
第１ＣＰＵ２０１の第１処理タスク２０３では、制御サンプリングの抽出時間を、例え
ば２ｍｓｅｃとし、異常検知手段を実行する。また、第３処理タスク２０４の制御サンプ
リングの抽出時間は、例えば１０ｍｓｅｃとし、異常検知手段を実行する。
第１ＣＰＵ２０１の第１処理タスク２０３では、制御サンプリングの抽出時間を、例え
ば２ｍｓｅｃとし、異常検知手段を実行する。また、第３処理タスク２０４の制御サンプ
リングの抽出時間は、例えば１０ｍｓｅｃとし、異常検知手段を実行する。
第２ＣＰＵ２０２の第２処理タスク２０５は、第１ＣＰＵの第１処理タスク２０３に対
応した異常検知手段を実行する。第２ＣＰＵの第４処理タスク２０６は、第１ＣＰＵの第
３処理タスクに対応した異常検知手段を実行する。
応した異常検知手段を実行する。第２ＣＰＵの第４処理タスク２０６は、第１ＣＰＵの第
３処理タスクに対応した異常検知手段を実行する。
処理タスクの数は、本実施形態に限定されず、複数の処理タスクをＣＰＵ内に設けて実
行することも可能である。
行することも可能である。
（効果）
このような構成の本実施形態の車両用制御装置は、１つのＣＰＵ内に複数の異常検出手
段を実行することが可能である。そのため、ＣＰＵの異常検出の精度を向上させるととも
に、例えばメインＣＰＵの１つの処理タスクに異常が発生して、それをサブＣＰＵが検知
したらサブＣＰＵからメインＣＰＵに指令を出して、異常が発生したメインＣＰＵの処理
タスクで行なっていた処理をメインＣＰＵの正常な処理タスクに移すことで制御動作の継
続が可能となることから、制御装置の安定動作を確保することが可能となる。そのため、
車両の安全な走行が可能となる。
このような構成の本実施形態の車両用制御装置は、１つのＣＰＵ内に複数の異常検出手
段を実行することが可能である。そのため、ＣＰＵの異常検出の精度を向上させるととも
に、例えばメインＣＰＵの１つの処理タスクに異常が発生して、それをサブＣＰＵが検知
したらサブＣＰＵからメインＣＰＵに指令を出して、異常が発生したメインＣＰＵの処理
タスクで行なっていた処理をメインＣＰＵの正常な処理タスクに移すことで制御動作の継
続が可能となることから、制御装置の安定動作を確保することが可能となる。そのため、
車両の安全な走行が可能となる。
（第３の実施形態）
第３の実施形態について図を参照し、詳細に説明する。図６は、第３の実施形態のブロ
ック図である。尚、図１乃至５と同一の構成をとるものについては、同符号を付して説明
を省略する。本実施形態は、システム内に複数のＣＰＵを内臓した場合の制御方法につい
て説明する。
第３の実施形態について図を参照し、詳細に説明する。図６は、第３の実施形態のブロ
ック図である。尚、図１乃至５と同一の構成をとるものについては、同符号を付して説明
を省略する。本実施形態は、システム内に複数のＣＰＵを内臓した場合の制御方法につい
て説明する。
（構成）
図６は、システム３００、第１ＣＰＵ３０１、第２ＣＰＵ３０２、第３ＣＰＵ３０３、
第１共通エリア３０４、第２共通エリア３０５、第３共通エリア３０６、第４共通エリア
３０７、第５共通エリア３０８、第６共通エリア３０９で構成されている。第１ＣＰＵ３
０１、第２ＣＰＵ３０２、第３ＣＰＵ３０３の内部構成として、第１の実施形態及び第２
の実施形態のＣＰＵを適用させることが可能である。
図６は、システム３００、第１ＣＰＵ３０１、第２ＣＰＵ３０２、第３ＣＰＵ３０３、
第１共通エリア３０４、第２共通エリア３０５、第３共通エリア３０６、第４共通エリア
３０７、第５共通エリア３０８、第６共通エリア３０９で構成されている。第１ＣＰＵ３
０１、第２ＣＰＵ３０２、第３ＣＰＵ３０３の内部構成として、第１の実施形態及び第２
の実施形態のＣＰＵを適用させることが可能である。
第１ＣＰＵ３０１は、第１共通エリア３０４と第２共通エリア３０５、第５共通エリア
３０８、第６共通エリア３０９と接続されている。第２ＣＰＵ３０２は、第１共通エリア
３０４と第２共通エリア３０５、第３共通エリア３０６、第４共通エリア３０７と接続さ
れている。第３ＣＰＵ３０３は、第３共通エリア３０６と、第４共通エリア３０７、第５
共通エリア３０８、第６共通エリア３０９と接続されている。
３０８、第６共通エリア３０９と接続されている。第２ＣＰＵ３０２は、第１共通エリア
３０４と第２共通エリア３０５、第３共通エリア３０６、第４共通エリア３０７と接続さ
れている。第３ＣＰＵ３０３は、第３共通エリア３０６と、第４共通エリア３０７、第５
共通エリア３０８、第６共通エリア３０９と接続されている。
（効果）
このような構成の車両用制御装置は、複数のＣＰＵから構成されるシステムにおいて、
ＣＰＵ間の相互監視機能を実行することが可能である。また、複数ＣＰＵを１つの共通エ
リアで集中して監視するようなシステムにおいては、共通エリアに異常が発生するとどの
ＣＰＵに異常が発生したか認識できなかったり、異常を誤認識する危険性もある。さらに
、ＣＰＵに異常が発生したのか、共通エリアに異常が発生したのかが区別できないという
問題もある。このような状況に陥った場合、不具合の原因を特定するための調査に膨大な
時間を要することになりがちである。複数ＣＰＵにおいても、このＣＰＵ同士の相互監視
を行なうことでどのＣＰＵとの間に異常が発生しているのかが個別に判断でき、例えばＣ
ＰＵ１−ＣＰＵ２間、ＣＰＵ２−ＣＰＵ３間、ＣＰＵ３−ＣＰＵ１間の３つの相互監視が
動作していた場合、ＣＰＵ１−ＣＰＵ２間でＣＰＵ１の異常が検知されても、ＣＰＵ３−
ＣＰＵ１間の相互監視で異常が検知されていなければ、ＣＰＵ１は正常でＣＰＵ１−ＣＰ
Ｕ２間の共通エリアに異常が発生していると判断できる。ＣＰＵ３−ＣＰＵ１間でもＣＰ
Ｕ１の異常が検知されていればＣＰＵ１に異常が発生していると判断できる。そのため、
不具合の原因特定に要する時間が短縮でき、問題の早期解決に貢献することができる。従
って、複数ＣＰＵを設けての高速処理や大容量の処理能力を必要とするシステムにおいて
も、制御装置の安定動作を確保し、車両の安全な走行が可能となる。
このような構成の車両用制御装置は、複数のＣＰＵから構成されるシステムにおいて、
ＣＰＵ間の相互監視機能を実行することが可能である。また、複数ＣＰＵを１つの共通エ
リアで集中して監視するようなシステムにおいては、共通エリアに異常が発生するとどの
ＣＰＵに異常が発生したか認識できなかったり、異常を誤認識する危険性もある。さらに
、ＣＰＵに異常が発生したのか、共通エリアに異常が発生したのかが区別できないという
問題もある。このような状況に陥った場合、不具合の原因を特定するための調査に膨大な
時間を要することになりがちである。複数ＣＰＵにおいても、このＣＰＵ同士の相互監視
を行なうことでどのＣＰＵとの間に異常が発生しているのかが個別に判断でき、例えばＣ
ＰＵ１−ＣＰＵ２間、ＣＰＵ２−ＣＰＵ３間、ＣＰＵ３−ＣＰＵ１間の３つの相互監視が
動作していた場合、ＣＰＵ１−ＣＰＵ２間でＣＰＵ１の異常が検知されても、ＣＰＵ３−
ＣＰＵ１間の相互監視で異常が検知されていなければ、ＣＰＵ１は正常でＣＰＵ１−ＣＰ
Ｕ２間の共通エリアに異常が発生していると判断できる。ＣＰＵ３−ＣＰＵ１間でもＣＰ
Ｕ１の異常が検知されていればＣＰＵ１に異常が発生していると判断できる。そのため、
不具合の原因特定に要する時間が短縮でき、問題の早期解決に貢献することができる。従
って、複数ＣＰＵを設けての高速処理や大容量の処理能力を必要とするシステムにおいて
も、制御装置の安定動作を確保し、車両の安全な走行が可能となる。
（第４の実施形態）
第４の実施形態について図を参照し、詳細に説明する。図７は、第４の実施形態に基づ
く制御方法の説明図である。尚、図１乃至６と同一の構成をとるものについては、同符号
を付して説明を省略する。
第４の実施形態について図を参照し、詳細に説明する。図７は、第４の実施形態に基づ
く制御方法の説明図である。尚、図１乃至６と同一の構成をとるものについては、同符号
を付して説明を省略する。
本実施形態は、異常検出手段により検出された“異常”結果の使用方法について説明す
る。
る。
（構成）
図７に示すように、電力変換装置４００内にはシステム４０１及び切替回路４０２が内
蔵されており、車両４０４と切替器４０３を介して接続されている。
図７に示すように、電力変換装置４００内にはシステム４０１及び切替回路４０２が内
蔵されており、車両４０４と切替器４０３を介して接続されている。
（作用）
システム４０１で検出された“異常”信号は切替回路４０２に出力される。“異常”が
入力された切替回路４０２は、切替器４０３に開放指令を出力する。開放指令により切替
器４０３が開放されると、電力変換装置４００と車両４０４は電気的接続が遮断される。
システム４０１で検出された“異常”信号は切替回路４０２に出力される。“異常”が
入力された切替回路４０２は、切替器４０３に開放指令を出力する。開放指令により切替
器４０３が開放されると、電力変換装置４００と車両４０４は電気的接続が遮断される。
このように電力変換装置４００と車両４０４の電気的接続が切れた状態において、シス
テム４０１では以下のような動作を行うことが可能である。
テム４０１では以下のような動作を行うことが可能である。
“異常”検出を再起動信号に接続し、異常ＣＰＵの再起動を行うことで、異常ＣＰＵを
可能な限り再動作するようにする。“異常”検出をシステム４０１全体のリセット信号と
接続し、システム４０１のリセットを行うことで、可能な限りシステム４０１を動作でき
るようにする。“異常”検出結果を正常ＣＰＵ内の不揮発メモリと接続し、不揮発メモリ
に異常発生時間やチェックデータ値等、異常ＣＰＵ内の情報を保存することで、異常事象
の発生原因の調査を行うことが可能となる。“異常”検出を表示信号と接続し、表示機器
によって異常を表示することで、異常事態の発生を認識することが可能となる。また、上
記の動作は組み合わせて実行することも可能である。また、複数の処理タスクに対応した
複数の切替器０４３を設け、各々の処理タスクからの“異常”信号によって切替器４０３
を開放することでＣＰＵ内の異常になった処理タスクのみを電気的に遮断する。そのため
、異常でないＣＰＵの正常動作を維持することが可能となる。
可能な限り再動作するようにする。“異常”検出をシステム４０１全体のリセット信号と
接続し、システム４０１のリセットを行うことで、可能な限りシステム４０１を動作でき
るようにする。“異常”検出結果を正常ＣＰＵ内の不揮発メモリと接続し、不揮発メモリ
に異常発生時間やチェックデータ値等、異常ＣＰＵ内の情報を保存することで、異常事象
の発生原因の調査を行うことが可能となる。“異常”検出を表示信号と接続し、表示機器
によって異常を表示することで、異常事態の発生を認識することが可能となる。また、上
記の動作は組み合わせて実行することも可能である。また、複数の処理タスクに対応した
複数の切替器０４３を設け、各々の処理タスクからの“異常”信号によって切替器４０３
を開放することでＣＰＵ内の異常になった処理タスクのみを電気的に遮断する。そのため
、異常でないＣＰＵの正常動作を維持することが可能となる。
（効果）
本実施形態においては、検出された“異常”信号に使用して、異常ＣＰＵの回復や、遮
断、外部装置への表示をすることが可能となる。そのため、制御装置の安定動作を維持し
、車両のより安全な走行を確保することが可能となる。
本実施形態においては、検出された“異常”信号に使用して、異常ＣＰＵの回復や、遮
断、外部装置への表示をすることが可能となる。そのため、制御装置の安定動作を維持し
、車両のより安全な走行を確保することが可能となる。
（第５の実施形態）
第５の実施形態について図を参照し、詳細に説明する。図８は、第５の実施形態に基づ
く制御方法の説明図である。尚、図１乃至７と同一の構成をとるものについては、同符号
を付して説明を省略する。
第５の実施形態について図を参照し、詳細に説明する。図８は、第５の実施形態に基づ
く制御方法の説明図である。尚、図１乃至７と同一の構成をとるものについては、同符号
を付して説明を省略する。
本実施形態は、異常検出手段により検出された“異常”結果の使用方法について説明す
る。
る。
（構成）
図８に示すように、車体４０４には、電力変換装置４００、ブレーキ制御部４０５が搭
載され、車体４０４の下部にはモータ等が付設される車輪部４０６が取り付けられている
。電力変換装置４００は、システム４０１及び切替回路４０２が内蔵されており、ブレー
キ制御部４０５と切替接点４０３を介して接続されている。
図８に示すように、車体４０４には、電力変換装置４００、ブレーキ制御部４０５が搭
載され、車体４０４の下部にはモータ等が付設される車輪部４０６が取り付けられている
。電力変換装置４００は、システム４０１及び切替回路４０２が内蔵されており、ブレー
キ制御部４０５と切替接点４０３を介して接続されている。
システム４０１は、車輪部４０６、切替回路４０２、ブレーキ制御部４０５と接続され
ている。切替回路４０２は、システム４０１、切替接点４０３と接続さている。ブレーキ
制御部４０５は、システム４０１、切替回路４０２、車輪部４０６と接続されている。
ている。切替回路４０２は、システム４０１、切替接点４０３と接続さている。ブレーキ
制御部４０５は、システム４０１、切替回路４０２、車輪部４０６と接続されている。
（作用）
システム４０１では、第１の実施形態から第３の実施形態のいずれかの異常検出手段に
よって、“正常”または“異常”を検出する。検出された結果が“正常”（α´）の場合
、“正常”（α´）をシステム４１から切替回路４０２に入力する。“正常”（α´）が
入力された切替回路４０２は、切替接点４０３を投入し、“正常”（α´）の情報をブレ
ーキ制御４０５に出力する。
システム４０１では、第１の実施形態から第３の実施形態のいずれかの異常検出手段に
よって、“正常”または“異常”を検出する。検出された結果が“正常”（α´）の場合
、“正常”（α´）をシステム４１から切替回路４０２に入力する。“正常”（α´）が
入力された切替回路４０２は、切替接点４０３を投入し、“正常”（α´）の情報をブレ
ーキ制御４０５に出力する。
ブレーキ制御部４０５には、切替回路４０２の“正常”（α´）の入力とともに、運転
室からの運転操作の情報（α）が入力される。ブレーキ制御４０５では、“正常”（α´
）の入力を認知している間は運転操作の情報（α）をシステム４０１に入力する。運転操
作の情報（α）が入力されたシステム４０１は、その運転操作の情報（α）に従って、車
輪部４０６へブレーキ制御を行う。
室からの運転操作の情報（α）が入力される。ブレーキ制御４０５では、“正常”（α´
）の入力を認知している間は運転操作の情報（α）をシステム４０１に入力する。運転操
作の情報（α）が入力されたシステム４０１は、その運転操作の情報（α）に従って、車
輪部４０６へブレーキ制御を行う。
また、検出された結果が“異常”（β´）の場合、“異常”（β´）をシステム４０１
から切替回路４０２に入力する。“異常”（β´）が入力された切替回路４０２は、切替
接点４０３に開放指令を出力する。切替接点４０３が開放され、“正常”（α´）が入力
されなくなったブレーキ制御部４０５は、システム４０１への運転操作の情報（α）の入
力を停止し、空気ブレーキ、油圧ブレーキ等のブレーキ機器により直接ブレーキ制御を行
う。
から切替回路４０２に入力する。“異常”（β´）が入力された切替回路４０２は、切替
接点４０３に開放指令を出力する。切替接点４０３が開放され、“正常”（α´）が入力
されなくなったブレーキ制御部４０５は、システム４０１への運転操作の情報（α）の入
力を停止し、空気ブレーキ、油圧ブレーキ等のブレーキ機器により直接ブレーキ制御を行
う。
（効果）
本実施形態においては、検出された“正常”、“異常”信号に使用して、電気的なブレ
ーキ制御とブレーキ機器による直接ブレーキ制御に切り替えを行うことが可能となる。そ
のため、ＣＰＵ異常のために電気ブレーキ制御を行えなくなった場合にも、必要なブレー
キ力をブレーキ機器により補填をすることが可能となる。必要なブレーキ力を確保するこ
とで、車両のより安全な走行を確保することが可能となる。
本実施形態においては、検出された“正常”、“異常”信号に使用して、電気的なブレ
ーキ制御とブレーキ機器による直接ブレーキ制御に切り替えを行うことが可能となる。そ
のため、ＣＰＵ異常のために電気ブレーキ制御を行えなくなった場合にも、必要なブレー
キ力をブレーキ機器により補填をすることが可能となる。必要なブレーキ力を確保するこ
とで、車両のより安全な走行を確保することが可能となる。
１ 車両
２ 車両
３ 車両制御装置
４ 車両制御装置
５ ブレーキ
６ 車輪
７ 車輪
１００ システム
１０１ 第１ＣＰＵ
１０２ 第１チェックデータ書込み部
１０３ 第１チェックデータ読込み部
１０４ 第１比較回路部
１０５ 第１積算部
１０６ 第２ＣＰＵ異常検出部
１０７ 第２ＣＰＵ
１０８ 第２チェックデータ読込み部
１０９ 第２比較回路部
１１０ 第２積算部
１１１ 第１ＣＰＵ異常検出部
１１２ 第２チェックデータ書込み部
２００ システム
２０１ 第１ＣＰＵ
２０２ 第２ＣＰＵ
２０３ 第１処理タスク
２０４ 第３処理タスク
２０５ 第２処理タスク
２０６ 第４処理タスク
２０７ 第１共通エリア
２０８ 第２共通エリア
２０９ 第３共通エリア
２１０ 第４共通エリア
３００ システム
３０１ 第１ＣＰＵ
３０２ 第２ＣＰＵ
３０３ 第３ＣＰＵ
３０４ 第１共通エリア
３０５ 第２共通エリア
３０６ 第３共通エリア
３０７ 第４共通エリア
３０８ 第５共通エリア
３０９ 第６共通エリア
４００ 車両用制御装置
４０１ システム
４０２ 切替回路
４０３ 切替接点
４０４ 車体
４０５ ブレーキ制御部
４０６ 車輪部
２ 車両
３ 車両制御装置
４ 車両制御装置
５ ブレーキ
６ 車輪
７ 車輪
１００ システム
１０１ 第１ＣＰＵ
１０２ 第１チェックデータ書込み部
１０３ 第１チェックデータ読込み部
１０４ 第１比較回路部
１０５ 第１積算部
１０６ 第２ＣＰＵ異常検出部
１０７ 第２ＣＰＵ
１０８ 第２チェックデータ読込み部
１０９ 第２比較回路部
１１０ 第２積算部
１１１ 第１ＣＰＵ異常検出部
１１２ 第２チェックデータ書込み部
２００ システム
２０１ 第１ＣＰＵ
２０２ 第２ＣＰＵ
２０３ 第１処理タスク
２０４ 第３処理タスク
２０５ 第２処理タスク
２０６ 第４処理タスク
２０７ 第１共通エリア
２０８ 第２共通エリア
２０９ 第３共通エリア
２１０ 第４共通エリア
３００ システム
３０１ 第１ＣＰＵ
３０２ 第２ＣＰＵ
３０３ 第３ＣＰＵ
３０４ 第１共通エリア
３０５ 第２共通エリア
３０６ 第３共通エリア
３０７ 第４共通エリア
３０８ 第５共通エリア
３０９ 第６共通エリア
４００ 車両用制御装置
４０１ システム
４０２ 切替回路
４０３ 切替接点
４０４ 車体
４０５ ブレーキ制御部
４０６ 車輪部
Claims (5)
- 少なくとも第１のプロセッサと第２のプロセッサとを有する電力変換装置によるブレー
キ制御方法であって、
前記第１のプロセッサは、前記第２のプロセッサから受信するデータと予め定められた
異常が発生していることを判定するための第１の条件とを比較し、この第１の条件を満た
したときに前記第２のプロセッサに異常が発生していると判定し、
前記第２のプロセッサは、前記第１のプロセッサから受信するデータと予め定められた
異常が発生していることを判定するための第２の条件とを比較し、この第２の条件を満た
したときに前記第１のプロセッサに異常が発生していると判定し、
前記第１のプロセッサまたは前記第２のプロセッサに異常が発生していると判定される
と、電気的なブレーキによる制御を停止させる
ことを特徴とするブレーキ制御方法。 - 前記第１のプロセッサは、前記第２のプロセッサへ送信した第１のデータと、前記第２
のプロセッサから受信した第２のデータとを比較し、この比較の結果が一致を示す場合に
前記第２のプロセッサが正常であると判定し、
前記第２のプロセッサは、前記第１のプロセッサから受信した第１のデータと、前記第
１のプロセッサから前回受信した前回の第１のデータとを比較し、この比較の結果が不一
致を示す場合に前記第１のプロセッサが正常であると判定する
ことを特徴とする請求項１に記載のブレーキ制御方法。 - 前記第１のプロセッサは、前記第１のデータと前記第２のデータとを比較した結果が不
一致を示すと、この不一致を示した回数をカウントし、カウントした第１のカウント値が
予め定めた第１の値に達した場合に前記第２のプロセッサが異常であると判定し、
前記第２のプロセッサは、前記第１のデータと前記前回の第１のデータとを比較した結
果が一致を示すと、この一致を示した回数をカウントし、カウントした第２のカウント値
を予め定めた第２の値に達した場合に前記第１のプロセッサが異常であると判定する
ことを特徴とする請求項２に記載のブレーキ制御方法。 - 前記第１のプロセッサは、前記第１のデータと第２のデータとを比較した結果が一致を
示すと前記第１のカウント値をリセットし、前記第２のプロセッサは、前記第１のデータ
と前記前回の第１のデータとを比較した結果が不一致を示すと前記第２のカウント値をリ
セットすることを特徴とする請求項３に記載のブレーキ制御方法。 - 前記電力変換装置は、車両に搭載されていることを特徴とする請求項１に記載のブレー
キ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013170838A JP5758455B2 (ja) | 2013-08-20 | 2013-08-20 | ブレーキ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013170838A JP5758455B2 (ja) | 2013-08-20 | 2013-08-20 | ブレーキ制御方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010117476A Division JP5383590B2 (ja) | 2010-05-21 | 2010-05-21 | 異常検出方法および車両制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014018064A true JP2014018064A (ja) | 2014-01-30 |
| JP5758455B2 JP5758455B2 (ja) | 2015-08-05 |
Family
ID=50112237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013170838A Active JP5758455B2 (ja) | 2013-08-20 | 2013-08-20 | ブレーキ制御方法 |
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|---|---|
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2013
- 2013-08-20 JP JP2013170838A patent/JP5758455B2/ja active Active
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| JP2008220028A (ja) * | 2007-03-02 | 2008-09-18 | Honda Motor Co Ltd | 電動車両の停止制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5758455B2 (ja) | 2015-08-05 |
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