JP2013537033A5 - - Google Patents

Claims (16)

1. 装置であって、
   入力端子と出力端子と所定のバック利得と所定のブースト利得と所定のデッド時間と所定のオン時間とを有するバックブーストスイッチングレギュレータと、
   前記出力端子と前記入力端子との少なくとも一方に結合される制御回路要素であって、前記バックブーストスイッチングレギュレータを制御する、前記制御回路要素と、
   を含み、
   前記制御回路要素が、前記バックブーストスイッチングレギュレータのためのパルス幅変調（ＰＷＭ）デューティサイクルを判定するために補償関数を用い、
   前記制御回路要素が、プロセッサと、そこに具現化されるコンピュータプログラム製品を備えた記憶媒体とを含み、
   前記コンピュータプログラム製品が、
   前記補償関数の出力が前記所定のバック利得より小さいときに前記バックブーストスイッチングレギュレータをバックモードで動作させるためのコンピュータコードと、
   前記補償関数の前記出力が前記所定のバック利得と中間値との間であるときに前記バックブーストスイッチングレギュレータを前記第１のブリッジモードで動作させるためのコンピュータコードと、
   前記補償関数の前記出力が前記中間値と前記所定のブースト利得との間であるときに前記バックブーストスイッチングレギュレータを第２のブリッジモードで動作させるためのコンピュータコードと、
   前記補償関数の前記出力が前記所定のブースト利得より大きいときに前記バックブーストスイッチングレギュレータをブーストモードで動作させるためのコンピュータコードと、
   を含む、装置。
2. 請求項１に記載の装置であって、
   前記バックブーストスイッチングレギュレータが、
   前記入力端子と第１のスイッチングノードとの間に結合される第１のスイッチと、
   前記第１のスイッチングノードと接地との間に結合される第２のスイッチと、
   前記第１のスイッチングノードと第２のスイッチングノードとの間に結合されるインダクタと、
   前記第２のスイッチングノードと接地との間に結合される第３のスイッチと、
   前記第２のスイッチングノードと前記出力端子との間に結合される第４のスイッチと、
   を更に含む、装置。
3. 請求項２に記載の装置であって、
   前記補償関数の前記出力が前記所定のバック利得と前記中間値との間であるときに前記バックブーストスイッチングレギュレータを前記第１のブリッジモードで動作させるための前記コンピュータコードが、
   前記補償関数の前記出力と第１の一定値との間の差である値を有する第１のデューティサイクルで前記第１のスイッチを動作させるためのコンピュータコードと、
   第２の一定値である第２のデューティサイクルで前記第３のスイッチを動作させるためのコンピュータコードと、
   を更に含み、
   前記第１のブリッジモードにおいて、前記バックブーストスイッチングレギュレータの利得が、第３の一定値と前記第１のデューティサイクルの前記値との積である、装置。
4. 請求項３に記載の装置であって、
   前記補償関数の前記出力が前記中間値と前記所定のブースト利得との間であるときに前記バックブーストスイッチングレギュレータを前記第２のブリッジモードで動作させるための前記コンピュータコードが、
   第４の一定値を有する第３のデューティサイクルで前記第１のスイッチを動作させるためのコンピュータコードと、
   前記補償関数の前記出力と第５の一定値との間の差である値を有する第４のデューティサイクルで前記第３のスイッチを動作させるためのコンピュータコードと、
   を更に含み、
   前記第２のブリッジモードにおいて、前記バックブーストスイッチングレギュレータの利得が、前記第４の一定値と、第６の一定値と前記補償関数の前記出力との差との積である、装置。
5. 請求項４に記載の装置であって、
   前記制御回路要素が、
   前記出力端子に結合される分圧器と、
   参照電圧を受け取る誤差増幅器であって、前記分圧器と前記プロセッサとに結合される、前記誤差増幅器と、
   を更に含む、装置。
6. 請求項４に記載の装置であって、
   前記プロセッサがデジタルシグナルプロセッサ（ＤＳＰ）である、装置。
7. 方法であって、
   バックブーストスイッチングレギュレータの入力電圧と出力電圧と入力電流と出力電流との少なくとも１つを検出する工程であって、前記バックブーストスイッチングレギュレータが、所定のバック利得と所定のブースト利得と所定のデッド時間と所定のオン時間とを含み、前記バックブーストスイッチングレギュレータが、
   入力端子と第１のスイッチングノードとの間に結合される第１のスイッチと、
   前記第１のスイッチングノードと接地との間に結合される第２のスイッチと、
   前記第１のスイッチングノードと第２のスイッチングノードとの間に結合されるインダクタと、
   前記第２のスイッチングノードと接地との間に結合される第３のスイッチと、
   前記第２のスイッチングノードと前記出力端子との間に結合される第４のスイッチと、
   を含む、前記検出する工程と、
   補償関数の出力が前記所定のバック利得より小さいときに前記バックブーストスイッチングレギュレータをバックモードで動作させる工程であって、前記補償関数が前記バックブーストスイッチングレギュレータのためのＰＷＭデューティサイクルを判定する、前記動作させる工程と、
   前記補償関数の前記出力が前記所定のバック利得と中間値との間であるときに前記バックブーストスイッチングレギュレータを第１のブリッジモードで動作させる工程と、
   前記補償関数の前記出力が前記中間値と前記所定のブースト利得との間であるときに前記バックブーストスイッチングレギュレータを第２のブリッジモードで動作させる工程と、
   前記補償関数の前記出力が前記所定のブースト利得より大きいときに前記バックブーストスイッチングレギュレータをブーストモードで動作させる工程と、
   を含む、方法。
8. 請求項７に記載の方法であって、
   前記補償関数の前記出力が前記所定のバック利得と前記中間値との間であるときに前記バックブーストスイッチングレギュレータを前記第１のブリッジモードで動作させる工程が、
   前記補償関数の前記出力と第１の一定値との間の差である値を有する第１のデューティサクルで前記第１のスイッチを動作させることと、
   第２の一定値である第２のデューティサイクルで前記第３のスイッチを動作させることと、
   を更に含み、
   前記第１のブリッジモードにおいて、前記バックブーストスイッチングレギュレータの利得が、第３の一定値と前記第１のデューティサイクルの前記値との積である、方法。
9. 請求項８に記載の方法であって、
   前記補償関数の前記出力が前記中間値と前記所定のブースト利得との間であるときに前記バックブーストスイッチングレギュレータを前記第２のブリッジモードで動作させる工程が、
   第４の一定値を有する第３のデューティサイクルで前記第１のスイッチを動作させることと、
   前記補償関数の前記出力と第５の一定値との間の差である値を有する第４のデューティサクルで前記第３のスイッチを動作させることと、
   を更に含み、
   前記第２のブリッジモードにおいて、前記バックブーストスイッチングレギュレータの利得が、第４の一定値と、第６の一定値と前記補償関数の前記出力との間の差との積である、方法。
10. 装置であって、
    ソーラーセルと、
    入力端子と出力端子と所定のバック利得と所定のブースト利得と所定のデッド時間と所定のオン時間とを有するバックブーストスイッチングレギュレータであって、前記入力端子が前記ソーラーセルに結合される、前記バックブーストスイッチングレギュレータと、
    前記出力端子に結合される制御回路要素であって、前記バックブーストスイッチングレギュレータを制御する、前記制御回路要素と、
    を含み、
    前記制御回路要素が、前記バックブーストスイッチングレギュレータのためのＰＷＭデューティサイクルを判定するために補償関数を用い、
    前記制御回路要素が、プロセッサと、そこに具現化されるコンピュータプログラム製品を備えた記憶媒体とを含み、
    前記コンピュータプログラム製品が、
    前記補償関数の出力が前記所定のバック利得より小さいときに前記バックブーストスイッチングレギュレータをバックモードで動作させるためのコンピュータコードと、
    前記補償関数の前記出力が前記所定のバック利得と中間値との間であるときに前記バックブーストスイッチングレギュレータを第１のブリッジモードで動作させるためのコンピュータコードと、
    前記補償関数の前記出力が前記中間値と前記所定のブースト利得との間であるときに前記バックブーストスイッチングレギュレータを第２のブリッジモードで動作させるためのコンピュータコードと、
    前記補償関数の前記出力が前記所定のブースト利得より大きいときに前記バックブーストスイッチングレギュレータをブーストモードで動作させるためコンピュータコードと、
    を含む、装置。
11. 請求項１０に記載の装置であって、
    前記バックブーストスイッチングレギュレータが、
    前記入力端子と第１のスイッチングノードとの間に結合される第１のスイッチと、
    前記第１のスイッチングノードと接地との間に結合される第２のスイッチと、
    前記第１のスイッチングノードと第２のスイッチングノードとの間に結合されるインダクタと、
    前記第２のスイッチングノードと接地との間に結合される第３のスイッチと、
    前記第２のスイッチングノードと前記出力端子との間に結合される第４のスイッチと、
    を更に含む、装置。
12. 請求項１１に記載の装置であって、
    前記補償関数の前記出力が前記所定のバック利得と前記中間値との間であるときに前記バックブーストスイッチングレギュレータを前記第１のブリッジモードで動作させるための前記コンピュータコードが、
    前記補償関数の前記出力と第１の一定値との間の差である値を有する第１のデューティサイクルで前記第１のスイッチを動作させるためのコンピュータコードと、
    第２の一定値である第２のデューティサイクルで前記第３のスイッチを動作させるためのコンピュータコードと、
    を更に含み、
    前記第１のブリッジモードにおいて、前記バックブーストスイッチングレギュレータの利得が、第３の一定値と前記第１のデューティサイクルの前記値との積である、装置。
13. 請求項１２に記載の装置であって、
    前記補償関数の前記出力が前記中間値と前記所定のブースト利得との間であるときに前記バックブーストスイッチングレギュレータを前記第２のブリッジモードで動作させるための前記コンピュータコードが、
    第４の一定値を有する第３のデューティサイクルで前記第１のスイッチを動作させるためのコンピュータコードと、
    前記補償関数の前記出力と第５の一定値との間の差である値を有する第４のデューティサイクルで前記第３のスイッチを動作させるためのコンピュータコードと、
    を更に含み、
    前記第２のブリッジモードにおいて、前記バックブーストスイッチングレギュレータの利得が、前記第４の一定値と、第６の一定値と前記補償関数の前記出力との差との積である、装置。
14. 請求項１３に記載の装置であって、
    前記制御回路要素が、
    前記出力端子に結合される分圧器と、
    参照電圧を受け取る誤差増幅器であって、前記分圧器と前記プロセッサとに結合される、前記誤差増幅器と、
    を更に含む、装置。
15. 請求項１３に記載の装置であって、
    前記プロセッサがＤＳＰである、装置。
16. 請求項１３に記載の装置であって、
    前記ソーラーセルが複数のソーラーセルを更に含む、装置。