JP2013537033A5 - - Google Patents

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  1. 装置であって、
    入力端子出力端子所定のバック利得所定のブースト利得所定のデッド時間所定のオン時間を有するバックブーストスイッチングレギュレータと、
    前記出力端子前記入力端子の少なくとも一方に結合される制御回路要素であって、前記バックブーストスイッチングレギュレータを制御する、前記制御回路要素と、
    を含み、
    前記制御回路要素が、前記バックブーストスイッチングレギュレータのためのパルス幅変調(PWM)デューティサイクルを判定するために補償関数を用い、
    前記制御回路要素が、プロセッサ、そこに具現化されるコンピュータプログラム製品を備えた記憶媒体を含み、
    前記コンピュータプログラム製品が、
    前記補償関数の出力が前記所定のバック利得より小さいとき前記バックブーストスイッチングレギュレータをバックモードで動作させるためのコンピュータコード
    前記補償関数の前記出力が前記所定のバック利得と中間値との間であるとき前記バックブーストスイッチングレギュレータを前記第1のブリッジモードで動作させるためのコンピュータコード
    前記補償関数の前記出力が前記中間値と前記所定のブースト利得との間であるときに前記バックブーストスイッチングレギュレータを第2のブリッジモードで動作させるためのコンピュータコードと、
    前記補償関数の前記出力が前記所定のブースト利得より大きいとき前記バックブーストスイッチングレギュレータをブーストモードで動作させるためのコンピュータコード
    を含む、装置。
  2. 請求項に記載の装置であって、
    前記バックブーストスイッチングレギュレータが、
    前記入力端子と第1のスイッチングノードとの間に結合される第1のスイッチ
    前記第1のスイッチングノードと接地との間に結合される第2のスイッチ
    前記第1のスイッチングノードと第2のスイッチングノードとの間に結合されるインダクタ
    前記第2のスイッチングノードと接地との間に結合される第3のスイッチ
    前記第2のスイッチングノードと前記出力端子との間に結合される第4のスイッチ
    を更に含む、装置。
  3. 請求項に記載の装置であって、
    前記補償関数の前記出力が前記所定のバック利得と前記中間値との間であるとき前記バックブーストスイッチングレギュレータを前記第1のブリッジモードで動作させるための前記コンピュータコードが、
    前記補償関数の前記出力と第1の一定値との間の差である値を有する第1のデューティサイクルで前記第1のスイッチを動作させるためのコンピュータコードと、
    第2の一定値である第2のデューティサイクルで前記第3のスイッチを動作させるためのコンピュータコードと、
    を更に含み、
    前記第1のブリッジモードにおいて、前記バックブーストスイッチングレギュレータの利得が、第3の一定値と前記第1のデューティサイクルの前記値との積である、装置。
  4. 請求項に記載の装置であって、
    前記補償関数の前記出力が前記中間値と前記所定のブースト利得との間であるとき前記バックブーストスイッチングレギュレータを前記第2のブリッジモードで動作させるための前記コンピュータコードが、
    第4の一定値を有する第3のデューティサイクルで前記第1のスイッチを動作させるためのコンピュータコードと、
    前記補償関数の前記出力と第5の一定値との間の差である値を有する第4のデューティサイクルで前記第3のスイッチを動作させるためのコンピュータコードと、
    を更に含み、
    前記第2のブリッジモードにおいて、前記バックブーストスイッチングレギュレータの利得が、前記第4の一定値と第6の一定値前記補償関数の前記出力の差との積である、装置。
  5. 請求項に記載の装置であって、
    前記制御回路要素が、
    前記出力端子に結合される分圧器と、
    参照電圧を受け取る誤差増幅器であって、前記分圧器前記プロセッサに結合される、前記誤差増幅器と、
    を更に含む、装置。
  6. 請求項に記載の装置であって、
    前記プロセッサがデジタルシグナルプロセッサ(DSP)である、装置。
  7. 方法であって、
    バックブーストスイッチングレギュレータの入力電圧出力電圧入力電流出力電流の少なくとも1つを検出する工程であって、前記バックブーストスイッチングレギュレータが、所定のバック利得所定のブースト利得所定のデッド時間所定のオン時間を含み、前記バックブーストスイッチングレギュレータが、
    入力端子と第1のスイッチングノードとの間に結合される第1のスイッチ
    前記第1のスイッチングノードと接地との間に結合される第2のスイッチ
    前記第1のスイッチングノードと第2のスイッチングノードとの間に結合されるインダクタ
    前記第2のスイッチングノードと接地との間に結合される第3のスイッチ
    前記第2のスイッチングノードと前記出力端子との間に結合される第4のスイッチ
    を含む、前記検出する工程と
    補償関数の出力が前記所定のバック利得より小さいとき前記バックブーストスイッチングレギュレータをバックモードで動作させる工程であって、前記補償関数が前記バックブーストスイッチングレギュレータのためのPWMデューティサイクルを判定する、前記動作させる工程と
    前記補償関数の前記出力が前記所定のバック利得と中間値との間であるとき前記バックブーストスイッチングレギュレータを第1のブリッジモードで動作させる工程
    前記補償関数の前記出力が前記中間値と前記所定のブースト利得との間であるとき前記バックブーストスイッチングレギュレータを第2のブリッジモードで動作させる工程
    前記補償関数の前記出力が前記所定のブースト利得より大きいとき前記バックブーストスイッチングレギュレータをブーストモードで動作させる工程
    を含む、方法。
  8. 請求項7に記載の方法であって、
    前記補償関数の前記出力が前記所定のバック利得と前記中間値との間であるときに前記バックブーストスイッチングレギュレータを前記第1のブリッジモードで動作させる工程が、
    前記補償関数の前記出力と第1の一定値との間の差である値を有する第1のデューティサクルで前記第1のスイッチを動作させることと、
    第2の一定値である第2のデューティサイクルで前記第3のスイッチを動作させることと、
    を更に含み、
    前記第1のブリッジモードにおいて、前記バックブーストスイッチングレギュレータの利得が、第3の一定値と前記第1のデューティサイクルの前記値との積である、方法。
  9. 請求項8に記載の方法であって、
    前記補償関数の前記出力が前記中間値と前記所定のブースト利得との間であるときに前記バックブーストスイッチングレギュレータを前記第2のブリッジモードで動作させる工程が、
    第4の一定値を有する第3のデューティサイクルで前記第1のスイッチを動作させることと、
    前記補償関数の前記出力と第5の一定値との間の差である値を有する第4のデューティサクルで前記第3のスイッチを動作させることと、
    を更に含み、
    前記第2のブリッジモードにおいて、前記バックブーストスイッチングレギュレータの利得が、第4の一定値と、第6の一定値と前記補償関数の前記出力との間の差との積である、方法。
  10. 装置であって、
    ソーラーセル
    入力端子出力端子所定のバック利得所定のブースト利得所定のデッド時間所定のオン時間を有するバックブーストスイッチングレギュレータであって、前記入力端子が前記ソーラーセルに結合される前記バックブーストスイッチングレギュレータ
    前記出力端子に結合される制御回路要素であって、前記バックブーストスイッチングレギュレータを制御する、前記制御回路要素
    を含み、
    前記制御回路要素が、前記バックブーストスイッチングレギュレータのためのPWMデューティサイクルを判定するために補償関数を用い、
    前記制御回路要素が、プロセッサ、そこに具現化されるコンピュータプログラム製品を備えた記憶媒体を含み、
    前記コンピュータプログラム製品が、
    前記補償関数の出力が前記所定のバック利得より小さいとき前記バックブーストスイッチングレギュレータをバックモードで動作させるためのコンピュータコード
    前記補償関数の前記出力が前記所定のバック利得と中間値との間であるとき前記バックブーストスイッチングレギュレータを第1のブリッジモードで動作させるためのコンピュータコード
    前記補償関数の前記出力が前記中間値と前記所定のブースト利得との間であるとき前記バックブーストスイッチングレギュレータを第2のブリッジモードで動作させるためのコンピュータコード
    前記補償関数の前記出力が前記所定のブースト利得より大きいとき前記バックブーストスイッチングレギュレータをブーストモードで動作させるためコンピュータコード
    を含む、装置。
  11. 請求項10に記載の装置であって、
    前記バックブーストスイッチングレギュレータが、
    前記入力端子と第1のスイッチングノードとの間に結合される第1のスイッチ
    前記第1のスイッチングノードと接地との間に結合される第2のスイッチ
    前記第1のスイッチングノードと第2のスイッチングノードとの間に結合されるインダクタ
    前記第2のスイッチングノードと接地との間に結合される第3のスイッチ
    前記第2のスイッチングノードと前記出力端子との間に結合される第4のスイッチ
    を更に含む、装置。
  12. 請求項11に記載の装置であって、
    前記補償関数の前記出力が前記所定のバック利得と前記中間値との間であるときに前記バックブーストスイッチングレギュレータを前記第1のブリッジモードで動作させるための前記コンピュータコードが、
    前記補償関数の前記出力と第1の一定値との間の差である値を有する第1のデューティサイクルで前記第1のスイッチを動作させるためのコンピュータコードと、
    第2の一定値である第2のデューティサイクルで前記第3のスイッチを動作させるためのコンピュータコードと、
    を更に含み、
    前記第1のブリッジモードにおいて、前記バックブーストスイッチングレギュレータの利得が、第3の一定値と前記第1のデューティサイクルの前記値との積である、装置。
  13. 請求項12に記載の装置であって、
    前記補償関数の前記出力が前記中間値と前記所定のブースト利得との間であるときに前記バックブーストスイッチングレギュレータを前記第2のブリッジモードで動作させるための前記コンピュータコードが、
    第4の一定値を有する第3のデューティサイクルで前記第1のスイッチを動作させるためのコンピュータコードと、
    前記補償関数の前記出力と第5の一定値との間の差である値を有する第4のデューティサイクルで前記第3のスイッチを動作させるためのコンピュータコードと、
    を更に含み、
    前記第2のブリッジモードにおいて、前記バックブーストスイッチングレギュレータの利得が、前記第4の一定値と、第6の一定値と前記補償関数の前記出力との差との積である、装置。
  14. 請求項13に記載の装置であって、
    前記制御回路要素が、
    前記出力端子に結合される分圧器と、
    参照電圧を受け取る誤差増幅器であって、前記分圧器と前記プロセッサとに結合される、前記誤差増幅器と、
    を更に含む、装置。
  15. 請求項13に記載の装置であって、
    前記プロセッサがDSPである、装置。
  16. 請求項13に記載の装置であって、
    前記ソーラーセルが複数のソーラーセルを更に含む、装置。
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