JP2014220984A5

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Publication number: JP2014220984A5
Application number: JP2013188057A
Authority: JP
Filing date: 2013-09-11
Publication date: 2016-03-10
Anticipated expiration: 2033-09-11

Description

本開示の一実施の形態に係る給電システムの外観構成例を表す斜視図である。図１に示した給電システムの詳細構成例を表す図である。図２に示した交流信号発生回路の詳細構成例を表す回路図である。交流信号発生回路に対する制御信号の一例を表すタイミング波形図である。図３に示した交流信号発生回路の動作例を模式的に表す回路図である。図３に示した交流信号発生回路の他の動作例を模式的に表す回路図である。図２に示したダミー負荷回路の詳細構成例を表す回路図である。図６に示したダミー負荷回路の状態例を模式的に表す回路図である。交流信号発生回路における位相差と受電電圧および負荷抵抗との関係の一例を表す特性図である。高調波の影響について説明するための特性図である。実施の形態に係る給電・充電動作の一例を表す流れ図である。図１０に続く給電・充電動作の一例を表す流れ図である。予備給電の際の動作状態の一例を表す図である。受電電流とダミー負荷の接続状態との関係の一例を表す図である。図６に示したダミー負荷回路の他の状態例を模式的に表す回路図である。図６に示したダミー負荷回路の他の状態例を模式的に表す回路図である。図６に示したダミー負荷回路の他の状態例を模式的に表す回路図である。変形例１に係るダミー負荷の切り離し処理の一例を表す流れ図である。変形例２に係る受電電流とダミー負荷の接続状態との関係の一例を表す図である。変形例３に係る給電システムの構成例を表す図である。図１８に示した電流増加制御部の構成例を表すブロック図である。図１９に示した電流増加制御部の構成例を表す回路図である。図２０に示した電流増加制御部の詳細構成例を表す回路図である。図２０に示した電流増加制御部の他の詳細構成例を表す回路図である。図１９に示した電流増加制御部の状態例を表すブロック図である。図１９に示した電流増加制御部の他の状態例を表すブロック図である。変形例３に係る実測結果の一例を表す特性図である。変形例３に係る実測結果の他の例を表す特性図である。変形例３に係る基準電圧と各パラメータとの関係の一例を表す図である。変形例４に係る電流増加制御部の構成例を表す回路図である。

ダミー負荷回路２３は、この例では、抵抗素子（ダミー抵抗）からなる２つのダミー負荷Ｒａ，Ｒｂと、ＭＯＳトランジスタからなる２つのスイッチング素子ＳＷ２ａ，ＳＷ２ｂとを有している。ダミー負荷Ｒａとスイッチング素子ＳＷ２ａとは、電力供給ラインＬｐとグランドラインとの間で互いに直列接続され、ダミー負荷Ｒｂとスイッチング素子ＳＷ２ｂとは、電力供給ラインＬｐとグランドラインとの間で互いに直列接続されている。具体的には、ダミー負荷Ｒａの一端は電力供給ラインＬｐに接続され、ダミー負荷Ｒａの他端はスイッチング素子ＳＷ２ａのドレインに接続され、スイッチング素子ＳＷ２ａのソースはグランドラインに接続されている。同様に、ダミー負荷Ｒｂの一端は電力供給ラインＬｐに接続され、ダミー負荷Ｒｂの他端はスイッチング素子ＳＷ２ｂのドレインに接続され、スイッチング素子ＳＷ２ｂのソースはグランドラインに接続されている。また、これらダミー負荷Ｒａとスイッチング素子ＳＷ２ａとの素子対と、ダミー負荷Ｒｂとスイッチング素子ＳＷ２ｂとの素子対とは、互いに並列配置されている。そして、スイッチング素子ＳＷ２ａ，ＳＷ２ｂのゲートには、前述した制御信号ＣＴＬ２としての制御信号ＣＴＬ２ａ，ＣＴＬ２ｂがそれぞれ個別に入力されている。

このような構成によりダミー負荷回路２３では、制御部２７から供給される制御信号ＣＴＬ２ａ，ＣＴＬ２ｂに従って、２つのスイッチング素子ＳＷ２ａ，ＳＷ２ｂが個別にオン状態またはオフ状態となるように設定される。その結果、このダミー負荷回路２３では、２つのダミー負荷Ｒａ，Ｒｂが、直流受電電流Ｉdcの供給経路間（電力供給ラインＬｐとグランドラインとの間）に対して個別に接続あるいは非接続となるようになっている。

これは、直流受電電流Ｉdcが小さくなると（負荷が軽くなると）、電子機器２において複共振の周波数成分が見え易くなり、高調波の影響が大きくなることが原因である。具体的には、例えば図９に示したように、基本波成分と高調波成分との割合（比率）がデューティ比によって大きく異なっており、基本波成分についてはデューティ比が５０％まで増加するのに従って単調増加する一方、高調波成分については単調増加とはなっていない。したがって、例えば、基本波に占める特定の高調波成分の割合が高くなる場合が生じ得る。このように、電子機器２において複共振が発生する場合、負荷が軽くなる（直流受電電流Ｉdcの値が小さくなる）と、高調波の影響が大きくなり、ＰＷＭ制御による給電電力の際に受電電圧（直流受電電圧Ｖdc等）の調整が困難となるおそれがある。換言すると、電子機器２における軽負荷に起因して、直流受電電圧Ｖdcの制御不能状態へ陥るおそれや、直流受電電圧Ｖdcが過電圧となるおそれがある。

一方、再度検出された直流受電電流Ｉdcが閾値電流Ｉth未満（Ｉdc＜Ｉth）であると判定された場合（ステップＳ１１４：Ｙ）、制御部２７は、前述した手法（ダミー負荷を接続する手法）にて電流増加制御を行う（ステップＳ１１５）。そして、そのような電流増加制御がなされた後、制御部２７は、直流受電電流Ｉdcが閾値電流Ｉth未満（Ｉdc＜Ｉth）であるのか否かを再度判定する（ステップＳ１１６）。

一方、直流受電電流Ｉdcが閾値電流Ｉth未満（Ｉdc＜Ｉth）であると判定された場合（ステップＳ１１６：Ｙ）、すなわち、電流増加制御がなされても依然として直流受電電流Ｉdcが閾値電流Ｉth未満である場合には、以下のようになる。つまり、制御部２７は、前述した手法（例えば図１５Ａまたは図１５Ｂに示した手法）にて、再度の電流増加制御を行う。具体的には、制御部２７は、ダミー負荷回路２３内でダミー負荷を追加的に直流受電電流Ｉdcの供給経路間に接続させるか、または、ダミー負荷をより負荷の大きいものに切り替える（ステップＳ１１７）。なお、このような再度の電流増加制御の後は、再びステップＳ１１６に戻ることになる。

まず、電流増加制御部２３Ａ内の比較器２３３は、比較器２３２からの出力信号（出力電圧Ｖout）に基づいて、前述した軽負荷時における直流受電電圧Ｖdcが基準電圧Ｖref未満であるのか否か（Ｖdc＜Ｖrefを満たすのか否か）を判定する。換言すると、積分器２３３は、軽負荷時における直流受電電流Ｉdcが閾値電流Ｉth未満であるのか否か（Ｉdc＜Ｉthを満たすのか否か）を判定する。

［変形例４］
（構成）
図２６は、変形例４に係る電流増加制御部（電流増加制御部２３Ｂ）の回路構成例を表したものである。本変形例の電流増加制御部２３Ｂは、変形例３において説明した電流増加制御部２３（図２１Ｂの構成）において、基準電圧出力部２３１の代わりに基準電圧出力部２３１Ｂを設けると共に、制御部２７Ａによってこの基準電圧出力部２３１Ｂの動作を制御するようにしたものに対応しており、他の構成は基本的には同様となっている。

基準電圧出力部２３１Ｂは、図２１Ｂに示した基準電圧出力部２３１において、直流受電電圧Ｖdcを分圧する際の分圧比を変化させることが可能な構成となっている。具体的には、この基準電圧出力部２３１Ｂでは、図２１Ｂに示した抵抗器２３１Ｒ１の代わりに、互いに並列接続された２つの抵抗器２３１Ｒ１ａ，２３１Ｒ１ｂが設けられると共に、ＭＯＳトランジスタ等からなる１つのスイッチング素子ＳＷ３１が、抵抗器２３１Ｒ１ｂに対して直列接続されている。同様に、図２１Ｂに示した抵抗器２３１Ｒ２の代わりに、互いに並列接続された２つの抵抗器２３１Ｒ２ａ，２３１Ｒ２ｂが設けられると共に、ＭＯＳトランジスタ等からなる１つのスイッチング素子ＳＷ３２が、抵抗器２３１Ｒ２ｂに対して直列接続されている。そして、これらのスイッチング素子ＳＷ３１，ＳＷ３２はそれぞれ、制御部２７Ａから供給される制御信号ＣＴＬ３１，ＣＴＬ３２に従って、それらのオン状態とオフ状態とが個別に制御されるようになっている（図２６中の破線の矢印参照）。

基準電圧出力部２３１Ｂでは、このようにしてスイッチング素子ＳＷ３１，ＳＷ３２のオン・オフ状態が個別に制御されることで、上記したように、直流受電電圧Ｖdcを分圧する際の分圧比（抵抗比）が変化する。これにより本変形例の電流増加制御部２３Ｂでは、制御部２７Ａによる制御に従って基準電圧Ｖrefの値が変更可能となり、上記変形例３における効果に加えて例えば以下のような効果も得ることが可能となる。