JP2013535090A - 低欠陥密度のエピタキシャル構造のための欠陥キャッピング - Google Patents

低欠陥密度のエピタキシャル構造のための欠陥キャッピング Download PDF

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Abstract

【課題】結晶欠陥又は非晶領域１１１及び結晶無欠陥領域１１２を含む基板表面組成を有する基板表面１０３を備えたエピタキシャル基板１２０を含むエピタキシャル構造１００を提供する。
【解決手段】結晶欠陥又は非晶領域は、表面窪み領域により基板表面から窪み、キャッピング材料１０８で表面窪み領域を埋め、欠陥領域の上端から基板表面に延びるキャップされた欠陥１１３（ａ）としている。キャッピング材料は、基板表面組成とは組成的に異なる。基板表面上のエピタキシャル層１１５は、少なくとも１ヶ所の０．５μｍ２以上のサイズの領域における平均結晶欠陥密度が、基板表面の又はその下の領域の平均結晶欠陥密度よりも２倍以上低くなっている。
【選択図】図２

Description

開示される実施の形態は、低欠陥密度のエピタキシャル層を基板上に形成する方法、及び該方法によるエピタキシャル構造（epitaxial articles）に関する。
エピタキシャル層は、半導体装置を含む多種多様な装置に用いられる。これらの装置では高い割合で、適切に装置を動作させるために、低欠陥密度のエピタキシャル層が必要とされる。エピタキシャル層は、種結晶として機能する基板表面を有する基板上に成長された膜として定義され、堆積されたエピタキシャル膜は、基板の配向性に基づく格子構造及び配向性を有している。
結晶欠陥は、一次元、二次元及び三次元欠陥を含むことが知られ、これらはエピタキシャル成長中に複数のエピタキシャル層内を伝搬することからエピタキシャル成長中の伝搬欠陥と呼ばれる。このような結晶欠陥は、装置の性能に悪影響を及ぼすことがある。一次元欠陥は、直線転位（刃状又はらせん状）や転位ループを含み、二次元欠陥は、粒界積層欠陥及び双晶を含み、一方、三次元欠陥は、析出物及び空隙を含む。半導体装置の場合、その動作中に伝搬欠陥がキャリアの散乱中心として作用し、キャリア移動度を低下させることがあり、それにより半導体装置の性能（例えば、速度）が制限される。また、伝搬欠陥は非発光再結合中心としても作用し、発光ダイオード（ＬＥＤ）、光増幅器及び半導体ダイオードレーザといった発光装置の性能に影響する可能性がある。伝搬欠陥は、装置の動作中に増加したり他の形態の欠陥に変形することがあり、装置を破壊したり、装置の性能を低下させたりする可能性がある（例えば、電流コラプス又は逆方向漏れ電流の増加）。
半導体集積回路（ＩＣ）又は半導体パワー装置に関して、ダイアモンドを伴った窒化ガリウム（ＧａＮ）、窒化アルミニウム、窒化インジウム及び炭化ケイ素（ＳｉＣ）等の広バンドギャップ半導体は、「半導体の最後の開拓地」と称されることがある。例えば、ＧａＮ等のIII族窒化物半導体は、高周波ＲＦ信号の（低歪みの）増幅や高温動作性を含む性能を有しているため、幅広い用途に理想的に適している。一般的にＧａＮは、ＧａＮ、ＳｉＣ、サファイア又はＳｉ等の基板材料上にエピタキシャル層として成長する。ＧａＮ系ＲＦ装置の急速な開発における最も重要な課題の１つは、ＧａＮエピタキシャル膜成長中の欠陥密度を制御する能力である。
当分野で知られるように、高密度の欠陥は、一般に成長テンプレート基板上に存在し、ＧａＮ膜成長工程中に伝搬する。エピタキシャル横方向過成長（ＥＬＯＧ）プロセス等の幾つかのＧａＮ膜成長技術が開発されてはいるが、ＧａＮ層の少なくとも一部における欠陥密度は、従来のシリコン基板と比較しても依然として非常に高い。パターン化したＳｉＮ又はＳｉＯ２マスキング層で基板を覆い、その後基板上の露出領域で選択的エピタキシャル成長を行うＥＬＯＧ等のプロセスでは、局部的に欠陥密度を大幅に低下させることができるが、そのような選択的成長プロセスはウェハ面にわたって微細構造品質が変化する領域（例えば、高・低欠陥領域）を形成し、ＧａＮ系装置の拡張性のある開発を妨げている。従って、新たな方法、及び該方法により、エピタキシャル層の全面、例えば、ウェハの全面にわたって高品質（即ち、低欠陥密度）を有するエピタキシャル構造を開発する必要がある。
本発明の実施の形態では、低欠陥密度のエピタキシャル層を基板上に形成する方法、及び該方法によるエピタキシャル構造を記載している。低欠陥密度のエピタキシャル層は、一般にエピタキシャル層の全域にわたって延び、均一の微細構造を呈している。エピタキシは、ホモエピタキシ（即ち、基板表面と同じ組成を有するエピタキシャル層）でも、ヘテロエピタキシ（即ち、基板表面とは異なる組成を有するエピタキシャル層）でもよい。
一般にエピタキシャル構造は、結晶欠陥領域及び無欠陥領域を含む基板表面組成を有する基板表面を備えた基板を含む。欠陥領域は基板表面から窪んでいる。キャッピング材料が表面窪み領域を埋め、欠陥領域の最上部から基板表面に延びるキャップされた欠陥を提供する。キャッピング材料は、基板表面組成とは組成的に異なる。基板表面上のエピタキシャル層は、少なくとも１ヶ所の０．１μｍ２以上のサイズの領域における平均結晶欠陥密度が、基板表面又はそれより下の同一の領域における平均結晶欠陥密度よりも２倍以上低くなっている。
図１は、結晶基板表面上に低欠陥密度のエピタキシャル層を形成するための本発明の一実施形態に係る典型的な欠陥キャッピング（defect capping：ＤＣＡＰ）方法の工程を示す。 図２Ａ〜Ｆは、薄いＧａＮ層を有するエピ基板上のＧａＮエピタキシャル層として示される低欠陥密度のエピタキシャル層を基板上に形成するための本発明の一実施形態に係る典型的ＤＣＡＰプロセスの流れを示す連続断面図である。 図３Ａ〜Ｆは、バルクＳｉＣ基板上のＳｉＣエピタキシャル層として示される低欠陥密度のエピタキシャル層を基板上に形成するための本発明の一実施形態に係る典型的ＤＣＡＰプロセスの流れを示す連続断面図である。 図４Ａ〜Ｈは、ＳｉＣ基板上に低欠陥密度のＧａＮ又はＡｌＧａＮエピタキシャル層を形成するための本発明の一実施形態に係る典型的ＤＣＡＰプロセスの流れを示す連続断面図である。
添付図面を参照して開示された実施の形態を説明する。なお、全ての図面を通して同様の符号が同様又は同等の要素を示すために用いられている。図面は原寸に比例して描かれたものではなく、単に開示する実施の形態を説明するためのものである。以下に、例示のための応用の実例を参照して、いくつかの態様を説明する。多数の特定の詳細、関係および方法が、開示された実施の形態を完全な理解を提供するために記載されることが理解されよう。しかし当業者は、開示された実施の形態が１つ以上の特定の詳細なしでも、又は、他の方法を使用して実施可能であることを容易に認識するであろう。他の例においては、開示された実施の形態を曖昧にしないために、周知の構造又は動作の詳細は示していない。開示された実施の形態は、幾つかの行為が異なる順序で及び／又は他の行為若しくは事象と同時に生じうることから、行為または事象の順序によって限定されない。更に、例示された全ての行為又は事象が、開示された実施の形態による方法を実行するために必要とされるのではない。
開示された実施の形態は、低欠陥密度のエピタキシャル層の形成方法及び該方法によるエピタキシャル構造を含む。前記方法は、基板表面内で表面結晶欠陥をデリニエートする（delineate：発現させる、輪郭を付ける）こと、及び、基板表面内にあるデリニエートされた欠陥をキャッピングすることを含み、それにより、後で行われるエピタキシャル成長の際に欠陥領域からの核生成がほぼ防止される、又は少なくとも制限される。欠陥デリニエーション（delineation）により、応力領域を除去し、欠陥を丸くし、歪み順応性を与えて、欠陥がキャップされた基板上に形成されたエピタキシャル層内の成長応力を低減することもできる。欠陥デリニエート領域は横方向に移動することができ、応力が緩和されるため、成長応力が主に低減されると考えられる。開示された実施の形態によれば、成長したエピタキシャル層の欠陥密度は、基板供給業者・販売業者から受け取った基板のそのままの基板品質（例えば、その欠陥密度）に著しく左右されることが最早無いため、低価格のバルク基板（例えば、バルクシリコンウェハ）を一般に使用することができ、これにより製造コストが大幅に低減できる。
開示された実施の形態は、様々な材料に幅広く適用することができ、また上述したように、ホモエピタキシ及びヘテロエピタキシのいずれにも適用される。基板又はエピタキシャル層として使用される材料の例として、IV族、II−VI族、III−V族及びIV−VI族材料が挙げられるが、これに限定されない。
ホモエピタキシの非限定的な例は、シリコン上のシリコン、ＧａＮ上のＧａＮ、ＳｉＣ上のＳｉＣ及びＧａＡｓ上のＧａＡｓを含む。ヘテロエピタキシの非限定的な例は、Ｓｉ上のＳｉＧｅ、サファイア上のＧａＮ、ヒ化ガリウム(ＧａＡｓ)上のリン化アルミニウム・ガリウム・インジウム（ＡｌＧａＩｎＰ）、及びＧａＮ上のＧａｘＩｎｙＡｌｚＮ（ｘ、ｙ、ｚが０〜１．０まで変化し、通常ｘ＋ｙ＋ｚ＝１．０）を含む。
IV族材料は、ダイアモンド（Ｃ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）等のIV族元素半導体から構成することができる。また、IV族材料は、ＳｉＣ、シリコン・ゲルマニウム（ＳｉＧｅ）又はＳｉ−Ｇｅ−Ｃ等のIV族化合物半導体から構成することもできる。
II−VI族材料は、セレン化カドミウム(ＣｄＳｅ)、硫化カドミウム(ＣｄＳ)、テルル化カドミウム（ＣｄＴｅ）、酸化亜鉛（ＺｎＯ)、セレン化亜鉛（ＺｎＳｅ）、硫化亜鉛（ＺｎＳ）及びテルル化亜鉛（ＺｎＴｅ)、及びテルル化カドミウム亜鉛(ＣｄＺｎＴｅ、ＣＺＴ)、テルル化水銀カドミウム(ＨｇＣｄＴｅ)、テルル化水銀亜鉛（ＨｇＺｎＴｅ）及びセレン化水銀亜鉛（ＨｇＺｎＳｅ）を含むII−VI三元合金半導体等のII−VI半導体から構成することができる。
III−V族材料は、アンチモン化アルミニウム（ＡｌＳｂ）、ヒ化アルミニウム（ＡｌＡｓ）、窒化アルミニウム（ＡｌＮ）、リン化アルミニウム（ＡｌＰ）、窒化ホウ素（ＢＮ）、リン化ホウ素（ＢＰ）、ヒ化ホウ素（ＢＡｓ）、アンチモン化ガリウム（ＧａＳｂ）、ＧａＡｓ、ＧａＮ、リン化ガリウム（ＧａＰ）、アンチモン化インジウム（ＩｎＳｂ）、ヒ化インジウム（ＩｎＡｓ）、窒化インジウム（ＩｎＮ）及びリン化インジウム（ＩｎＰ）、及び、ヒ化アルミニウムガリウム（ＡｌＧａＡｓ、ＡｌｘＧａ1−ｘＡｓ）、ヒ化インジウムガリウム（ＩｎＧａＡｓ、ＩｎｘＧａ１−ｘＡｓ）、リン化インジウムガリウム（ＩｎＧａＰ）、ヒ化アルミニウムインジウム（ＡｌＩｎＡｓ）、アンチモン化アルミニウムインジウム（ＡｌＩｎＳｂ）、窒化ヒ化ガリウム（ＧａＡｓＮ）、ヒ化リン化ガリウム（ＧａＡｓＰ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、リン化アルミニウムガリウム（ＡｌＧａＰ）、窒化インジウムガリウム（ＩｎＧａＮ）、ヒ化アンチモン化インジウム（ＩｎＡｓＳｂ）及びアンチモン化インジウムガリウム（ＩｎＧａＳｂ）を含むIII−V三元半導体合金、及び、リン化アルミニウム・ガリウム・インジウム（ＡｌＧａＩｎＰ、またＩｎＡｌＧａＰ、ＩｎＧａＡｌＰ、ＡｌＩｎＧａＰともいう）、ヒ化リン化アルミニウムガリウム（ＡｌＧａＡｓＰ）、ヒ化リン化インジウムガリウム（ＩｎＧａＡｓＰ）、ヒ化リン化アルミニウムインジウム（ＡｌＩｎＡｓＰ）、窒化ヒ化アルミニウムガリウム（ＡｌＧａＡｓＮ）、窒化ヒ化インジウムガリウム（ＩｎＧａＡｓＮ）、窒化ヒ化インジウムアルミニウム（ＩｎＡｌＡｓＮ）及び窒化ヒ化アンチモン化ガリウム（ＧａＡｓＳｂＮ）を含むIII−V四元半導体合金、及び、窒化ヒ化アンチモン化ガリウムインジウム（ＧａＩｎＮＡｓＳｂ）及びアンチモン化ヒ化リン化ガリウムインジウム（ＧａＩｎＡｓＳｂＰ）を含むIII−V五元半導体合金を含むIII−V半導体から構成することができる。
IV−VI族材料は、セレン化鉛（ＰｂＳｅ）、硫化鉛（ＰｂＳ）、テルル化鉛（ＰｂＴｅ）、硫化スズ（ＳｎＳ）及びテルル化スズ（ＳｎＴｅ）、及び、テルル化鉛スズ（ＰｂＳｎＴｅ）、テルル化タリウムスズ（Ｔｌ2ＳｎＴｅ5）及びテルル化タリウムゲルマニウム（Ｔｌ2ＧｅＴｅ5）を含むIV−VI三元半導体を含むIV−VI半導体から構成することができる。また、上述した材料の合金も、一般に全て含まれる。
ここで図１を参照すると、本発明の一実施の形態に係る、結晶基板表面上に低欠陥密度のエピタキシャル層を形成するためのＤＣＡＰ法１００が示されている。ステップ１０１では、表面に結晶欠陥又は非晶領域及び結晶無欠陥領域を有する基板が設けられる。基板は、バルク基板、エピタキシャル基板又は被覆基板とすることができる。バルク基板とは、厚さが少なくとも５０μｍの全体にわたって同様の組成の基板をいう。被覆基板は、厚さが５Å（オングストローム）〜１ｍｍの膜で覆われたバルク基板である。この膜は、単層であっても多層であってもよい。エピタキシャル基板は、通常５オングストローム〜１ミリの厚さを有し、市販の基板上で成長等を行ったエピタキシャル膜をその上に有するバルク基板とすることができる。エピタキシャル基板は、単層であっても多層であってもよい。また、エピタキシャル基板は、１つ以上の被覆層と続いて複数のエピタキシャル層を有するバルク基板とすることができる。
（単数又は複数の）下層は、エピタキシャル配向を有しても非エピタキシャル配向を有してよい。一般的に薄いエピタキシャル層をその上に含む基板上に低欠陥密度のエピタキシャル層を成長させる、開示される実施の形態において、エピタキシャル層を明確にするために、本明細書で「エピタキシャル層」と呼ばれるものは、本明細書で詳細に説明する低欠陥密度のエピタキシャル層を一般に指し、一方、エピタキシャル基板によって提供される下層は、本明細書では一般に「下層エピタキシャル層」と称する。
上述したように、基板及び（存在する場合）下層エピタキシャル層は、IV、II−VI、III−V及びIV−VI族材料、VI、II−VI、III−V族材料の二元、三元又は四元合金、エピタキシャル層形成のためのエピタキシャル関係を有するその他の材料、若しくは、上述したような薄い下層エピタキシャル層から互いに独立して選択することができる。例えば、特定の実施の形態において、基板は、シリコン、ＳｉＣ又はＳｉＧｅ、ＧａＡｓ、ＧａＰ又はＧｅ、ダイアモンド、サファイア、酸化亜鉛及びＡｌＧａＮ、ＡｌＮ、ＩｎＮ又はＧａＮ等のIII窒化物からなり、下層エピタキシャル層は、ＡｌＧａＮ、ＡｌＮ、ＩｎＮ、ＧａＮ等のIII族窒化物半導体、又は、II−VI族化合物又はIV族材料から構成することができる。別の特定の実施の形態において、基板はＳｉＣからなり、下層エピタキシャル層はＳｉＣからなる。更に別の特定の実施の形態において、基板はダイアモンドからなる。
ステップ１０２では、基板表面の結晶欠陥又は非晶領域を結晶無欠陥領域よりも優先的に研磨又はエッチングし、表面窪み（recessed）又は凹み(dimpled)領域を含む修飾基板表面を形成することで、欠陥をデリニエートする。一実施の形態においては、優先的研磨又はエッチングは、湿式化学エッチングからなる。他の実施の形態においては、優先的研磨又はエッチングは、プラズマエッチングや反応性イオン・エッチング（ＲＩＥ）等の乾式化学エッチングからなる。その他の優先的化学エッチング工程として、誘導結合プラズマ（ＩＣＰ）エッチング及び化学アシストイオンビームエッチングを含むことができる。更に他の実施の形態においては、優先的研磨又はエッチングは、化学機械研磨（ＣＭＰ）からなる。
ＣＭＰでは、スラリーの供給を伴った重合体パッド等の研磨パッドに対して、基板を移動させる。スラリーは、化学物質と粒子の混合物である。粒子は、主として、シリコン、アルミニウム又はジルコニウムの酸化物、若しくは、シリコン、ホウ素、タンタル又はダイアモンドの炭化物又は窒化物である。化学物質は、主として、界面活性剤、酸化剤及びｐＨ調整添加剤からなる。通常のｐＨの範囲は０．５〜１３．５であり、Ｈ２Ｏ２、オキソン、フェリシアン化合物（ferricynates）、過塩素酸塩及び過マンガン酸塩等の過化合物等の酸化剤が添加される。界面活性剤は、アニオン性、カチオン性又は非イオン性界面活性剤とすることができる。ハロゲン化物、硫酸塩、硝酸塩等の塩類を使用することができる。典型的な研磨圧は、０．１〜２０ｐｓｉの範囲とすることができ、また、粒子含量は、０．０〜５０％まで変化させることができる。粒径は、一般に２ｎｍ〜１００μｍまで変化させることができる。
ＣＭＰプロセスは、結晶欠陥又は非晶領域及び結晶無欠陥領域において均一に材料を除去するよう構成することができる。ＣＭＰは欠陥をデリニエートするためのもので、結晶無欠陥領域と比較して、欠陥又は非晶領域の除去率が概して高く、表面窪み領域を形成する。これは、欠陥又は非晶領域では、ＣＭＰスラリーの化学的性質に対する反応性をより高くすることができるか、又は、より軟質にすることができるので、機械的除去がより簡単となるからである。欠陥領域と無欠陥領域の間の研磨選択性により、欠陥デリニエーションが可能となる。選択比は、無欠陥領域と欠陥領域における研磨速度の比として定義することができる。同一の研磨条件では、欠陥デリニエーションのために、この比を０．０〜０．９９９の範囲としなければならない。各領域の研磨速度は、１Ａ（オングストローム）／時から１０ｍｍ／時まで変化させることができる。一般に欠陥デリニエーションがより簡単に行えるので、一般的に低研磨速度比とすることが望ましい。研磨選択比は、０．９８未満とすることができ、例えば０．９０未満である。
このように、欠陥デリニエーションのためのＣＭＰプロセスの化学的又は機械的作用は、概して無欠陥領域と比べ欠陥領域では高い。欠陥デリニエーションＣＭＰの場合、結晶無欠陥領域は、結晶欠陥領域と比べ研磨速度が低い。欠陥デリニエーションＣＭＰ後の無欠陥領域は、概して非常に平坦で、原子スケール粗さである表面粗さが低く、本明細書においては、５Ａ ｒｍｓ未満の粗さとして定義される。窪み領域は、基板の全面積の５０％未満から基板の全面積の０．０００１％の低さまで変化させることができる。窪み領域の深さは、５Å（オングストローム）から１００μｍまで変化させることができる。各窪み領域の面積は、０．１μｍ２から１０，０００μｍ２まで変化させることができる。窪み構造の数は、材料の欠陥密度に応じて１／ｃｍ２から１０１４／ｃｍ２まで変化させることができる。
以下に組み合わせて説明するステップ１０３及び１０４は、ダマシンプロセス（例えば、銅ダマシン）と本質的に類似しており、共に欠陥をキャッピングするように機能し、ともに、表面窪み領域からなる開口を埋め、続いて過剰に堆積した材料を除去する工程を含んでいる。ステップ１０３は、結晶無欠陥領域を被覆し、表面窪み領域を少なくとも部分的に（しかし一般的には完全に）埋めるように修飾基板表面上にキャッピング層を堆積する工程を含む。キャッピング層材料は、一般に、基板表面組成と組成的に異なる非晶物質又は多結晶材料からなる。キャッピング層の堆積は、一般にブランケット（無マスク）堆積であり、以下に説明する後続のパターン化の後のキャッピング層には、表面窪み領域上のエピタキシャル層の成長を制限するマスキング機能がある。
施されたキャッピング層の通常の膜厚は、表面窪み領域の深さと合致するか、又は、表面窪み領域の深さよりも小さく、又はそれ以上（５Ａ〜１００μｍ）とすることができる。キャッピング層は、一般に、ＣＶＤ、ＬＰＣＶＤ、又はＰＥＣＶＤプロセス、ＰＶＤ、スピン・コーティング、若しくは、一般的な他の物理的、化学的、又は電気化学的、若しくは無電解堆積方法で行われるブランケット（即ち、無マスク）堆積による。通常のプロセスにおいては、ブランケット・キャッピング層は表面窪み領域を埋め、表面窪み領域上に延び、またその横方向にも堆積され、その後エッチバック又は研磨されてキャッピング層を画定し、過剰充填領域のキャッピング層を除去する。
キャッピング層は、無欠陥領域が露出するキャッピングされていない表面領域上の成長速度と比較して、エピタキシャル膜の成長速度が少なくとも２０％〜１００％低い（１００％低いとは、「成長無し」に相当する）層として定義することができる。上述したように、一実施の形態においては、低欠陥密度のエピタキシャル膜では、欠陥がキャップされた領域からは核が発生しない。キャッピング層は、例えば、シリカ、窒化ケイ素又はオキシ窒化ケイ素、金属、非金属、セラミック、フォトレジスト、結晶又は非晶物質から構成することができる。また、キャッピング層は、耐熱金属、ポリマ、セラミック、複合材料、ガラス、又は一般にそのいずれかの組み合わせからなるような金属又は金属合金から（例えば、電気化学又は無電解堆積により）なることもできる。
ステップ１０４は、結晶無欠陥領域上のキャッピング層を除去してキャッピング層をパターン化し、少なくとも表面窪み領域内の一部にキャッピング層を残しながら、露出した無欠陥領域を形成する工程を含む。一実施の形態においては、パターン化はＣＭＰからなる。ＣＭＰは、無欠陥領域からキャップされた材料の上塗層（過剰部分）を除去し、表面窪み領域内のキャッピング材料を残す。また、キャッピング層のＣＭＰは、様々な条件下で行うことができる。一般的にＣＭＰプロセスでは、０．１〜２０ｐｓｉの範囲の研磨圧で、あらゆる重合体パッドを使用することができる。欠陥デリニエーションの項で上述したように、スラリー組成は変えることができる。ＣＭＰの研磨速度は、０．０１Å（オングストローム）／分〜１０μｍ／分まで変化させることができる。別の実施の形態において、パターン化は、ＲＩＥや化学エッチング等の乾式化学エッチングを含んでいる。
ステップ１０５は、露出した結晶無欠陥領域上に低欠陥密度のエピタキシャル層を形成する選択エピタキシを含み、表面窪み領域内のキャッピング層が、表面窪み領域上のエピタキシャル層のエピタキシャル成長中の核形成を制限し、一般的には防止する。低欠陥密度の層の形成又はエピ成長は、垂直成長でも横方向成長でもよく、その組み合わせでもよい。無欠陥領域で成長が行われるため、一般にかかる表面では低エピタキシャル成長がもたらされる。
任意で、方法１００は、堆積ステップ（ステップ１０３）の前に修飾基板表面のＣＭＰを含むことができ、本明細書で定義する５Ａ ｒｍｓ未満の原子スケールの表面粗さで仕上げを行うことができる。別の任意のステップは、ＣＭＰを含む工程を用いるステップ１０５の後で、エピタキシャル層を平坦化することからなる。
図２Ａ〜Ｆは、本発明の一実施形態に係る、ベース基板層１０１上に薄いＧａＮ下層（GaN underlying）エピタキシャル層１０２を有するエピ基板１２０上のＧａＮエピタキシャル層１１５として示される、低欠陥密度のエピタキシャル層を基板上に形成するための典型的ＤＣＡＰホモエピタキシ・プロセスの流れを示す連続断面図である。図２Ａに示すように、薄いＧａＮ下層エピタキシャル層１０２は、上面１０３を含み、また、転位として示される結晶欠陥又は非晶領域１１１と結晶無欠陥領域１１２を含む。転位１１１は、ＧａＮ下層エピタキシャル層１０２の全層厚に延びるものとして示されるが、層厚の一部にのみ延びてもよい。図２Ｂは、優先的研磨又はエッチングの後の断面図を示し、欠陥をデリニエートしＧａＮ下層エピタキシャル層１０２の表面１０３を修飾することにより、図示される表面窪み領域１１３が形成される。図２Ｃは、表面窪み領域１１３を埋めるものとして示されるキャッピング層材料１０８の堆積後の断面図を示す。図２Ｄは、キャッピング層１０８のパターン化の後の断面図を示しており、ＣＭＰプロセス等によりキャップされた欠陥１１３（ａ）が形成されている。図２Ｅは、エピタキシャルＧａＮ層等のエピタキシャル層１１５を薄いＧａＮ下層エピタキシャル層１０２の表面１０３上に形成する選択エピタキシの後の断面図を示す。エピタキシの際のエピタキシャル層１１５の横方向成長により、キャップされた欠陥１１３（ａ）からは成長しないエピタキシャル層１１５を、キャップされた欠陥１１３（ａ）上に形成することが可能となる。
図２Ｆは、低欠陥密度のエピタキシャル層１１５の表面にＣＭＰを施して原子的に平滑な仕上げ（即ち、５Ａ ｒｍｓ未満の表面粗さ）とした後のエピタキシャル構造１００を示す。構造体１００は、ベース基板１０１、及びベース基板１０１上に形成され、エピタキシ用の基板表面１０３を提供する薄いＧａＮ下層エピタキシャル層１０２を含んで示される。下層エピタキシャル層１０２は、転位として示される結晶欠陥領域１１１と結晶無欠陥領域１１２を含んで示される。欠陥領域１１１は、酸化ケイ素、オキシ窒化ケイ素、窒化ケイ素又はその他の非晶物質又は多結晶材料等のキャッピング材料１０８で埋められ、キャップされた欠陥１１３（ａ）として示される上述の表面窪み領域１１３であった部分によって、基板表面１０３よりも窪んでいる。
キャップされた欠陥１１３（ａ）内のキャッピング材料１０８は、欠陥領域１１１の最上部（表面窪み領域１１３であった部分の最下部）からＧａＮ下層エピタキシャル層１０２の表面１０３まで延びる。キャッピング材料１０８は、無欠陥領域におけるＧａＮ下層エピタキシャル層１０２の表面１０３の組成とは組成的に異なる。ＧａＮ下層エピタキシャル層１０２の表面１０３上のエピタキシャル層１１５では、少なくとも１ヶ所の０．１μｍ２以上のサイズの領域における平均結晶欠陥密度が、ＧａＮ下層エピタキシャル層１０２の表面１０３又はそれより下のその領域の平均結晶欠陥密度よりも２倍以上低い。典型的な実施の形態においては、低欠陥密度のエピタキシャル層１１５の領域は、ウェハ全体にわたっている（ウェハの端部除外領域等のウェハ端部を除く）。
典型的な実施の形態においては、エピタキシャル層１１５全体にわたっての平均結晶欠陥密度は、１０８ｃｍ−２以下、例えば、１０６ｃｍ−２以下であり、一般的に、基板表面（ホモエピタキシの場合）又は下層エピタキシャル層の表面（ヘテロエピタキシの場合）の又はその下の領域の平均結晶欠陥密度よりも少なくとも２倍低い、例えば、１〜５桁低い。またエピタキシャル層１１５は、一般にその全面積にわたって均一な微細構造を有している。本明細書において均一な微細構造は、ウェハの（端部除外領域以外の）全面上のエピタキシャル層１１５の欠陥密度が１０９ｃｍ−２以下（エッチピット密度で測定したもの）と定義する。本明細書に記載のエピタキシャル層による均一な微細構造は、ウェハ面にわたって微細構造品質が変化する領域（即ち、横方向に交互に存在する高・低欠陥領域）を含む上記背景技術で説明した従来のＥＬＯＧで生成されたエピタキシャル層の不均一な微細構造と比較することができる。ＥＬＯＧで生成されたエピタキシャル層について、高欠陥領域の欠陥密度は、低欠陥領域の欠陥密度と比較して一般に少なくとも４桁高い１０１２ｃｍ−２以上である。
図３Ａ〜Ｆは、バルクＳｉＣ基板３０１上に低欠陥密度のＳｉＣエピタキシャル層３１５を形成するための典型的なプロセスの工程を含む本発明の一実施形態に係る典型的ＤＣＡＰプロセスの流れを示す連続断面図である。図３Ａ〜Ｆは、図２Ａ〜Ｆについて上述した順序に追従する。結晶欠陥１１１は、溶融ＫＯＨエッチングを用いてデリニエートされた転位として示される。低欠陥密度のＳｉＣエピタキシャル層３１５の形成は、垂直成長によるものでも横方向成長によるものでもよく、垂直及び横方向成長の組み合わせによるものでもよい。図３Ｆは、ＳｉＣ構造上のエピタキシャルＳｉＣを示し、低欠陥密度のＳｉＣエピタキシャル層３１５の表面は、図３Ｅに図示する構造の以下に説明するＣＭＰ等による原子的に平滑な仕上げとなっている。
開示される実施の形態は、様々な工程に組み込むことができ、様々な装置及び関連装置を形成することができる。半導体基板は、その中に様々な要素を及び／又はその上に様々な層を含んでもよい。これらは、バリア層、その他の誘電体層、素子構造、及びソース領域、ドレイン領域、ビット線、ベース、エミッタ、コレクタ、導電線及び導電性ビアを含む能動素子及び受動素子、及び発光素子、ダイオード又はトランジスタ等の装置を含むことができる。更に、本発明の実施の形態は、バイポーラ、ＣＭＯＳ、ＢｉＣＭＯＳ及びＭＥＭＳを含む様々なプロセスで使用することができる。
以下の具体的な実施例により、開示される実施の形態を更に説明するが、いずれの場合も開示される実施の形態の範囲又は内容を制限するものと解釈してはならない。
実施例１：ＧａＮ基板上のＧａＮエピタキシ（下層上のホモエピタキシ）
ＧａＮウェハは様々な異なる販売業者から入手することができる。優先的エッチング又は研磨プロセスで、ＧａＮウェハ上の結晶欠陥領域を選択的にエッチングする（ステップ１０２）。このエッチングは、ＧａＮ基板内及びその上に成長するエピタキシャル膜内の応力も減少させる。ＧａＮウェハは、ＫＯＨ溶液を含む熱リン酸又は水酸化物等の溶液を使用する標準的な湿式化学技術を用いてエッチングすることができる。プロセスの際の基板温度の作用とエッチング時間は、通常の実験により決定することができる。表面窪み又は凹み領域（エッチングピット）の深さとその直径は、一般に、プロセス条件（例えば、エッチング時間と温度）及び欠陥の性質（例えば、転位）の双方に依存する。湿式化学エッチングは、ウェハの無欠陥領域を粗くしてしまう場合がある。エッチング深溝の面積・体積は、エッチングの集中状態、温度及び／又はエッチング時間を調整することによって制御することができる。
湿式化学エッチングにより更に表面粗さが大きくなっても、次のＣＭＰプロセスでほぼ除去することができる。例えば、修飾基板表面を有し、優先的にエッチングされた基板にＣＭＰを施し、原子スケールの仕上げとすることができる。ＬＰＣＶＤ又はＰＥＣＶＤは、キャッピング層を堆積するために使うことができる。上述したように、キャッピング層は、シリカや窒化ケイ素等の材料からなることができる。この後、キャッピング層のＣＭＰプロセスを施し、キャッピング層の過剰部分を選択的に除去する（即ち、無欠陥領域上のキャッピング層を除去し、露出した無欠陥領域を形成する）ことができる。
窪み構造は、シリカ系スラリーを用いたＣＭＰプロセスで形成することもできる。スラリーのｐＨは、一般に０．１〜１３．５の間とすることができる。粒子含量は、０．０００１〜５０重量％まで変化させることができる。研磨速度は、２Å／ｈｒから５μｍ／ｈｒまで変化させることができる。また、γ-アルミナやその他の酸化物等の他の粒子も、一般に使用することができる。粒子の硬度は、通常、基板の硬度よりも小さい。研磨選択比は、シリカをベースとしたプロセスを用いて、一般に０．９９９未満から変化させることができる。
ＣＭＰプロセスには、特定の研磨パッド（アリゾナ州フェニックスのRodel社製のＩＣ１０００研磨パッド）を使用することができる。比較的硬い研磨パッドは、ウェハ表面上で著しく歪むことがないため、より優れた表面平面性を確保する。使用できる研磨パッドの他の例として、Rohm & Hass社製のポリテックス（ＰＯＬＩＴＥＸ）パッドやCabot Microelectronics社製のＤ−１００パッドが挙げられる。また、様々な硬度（ショアＤ硬度５以上）の重合体パッドも使用できる。
酸性または塩基性のｐＨ（０．１〜１３．５）のシリカ含有スラリーを使用し、ＧａＮ研磨プロセス中の表面ステップ・テラスの形成を確実とすることができる。ステップ又はテラスは、テラス・ステップ・キンクモデルに従った、結晶成長又は溶解過程中に形成される二原子層ステップ構造として定義することができる。シリカ又は窒化ケイ素等のキャッピング層の研磨には、アルカリ性スラリー（ｐＨ：７．１〜１４）を使用することもできる。
研磨で生じた損傷、表面の原子スケール形態及び清浄度は、ＡＦＭ測定、ＸＰＳ測定及びＴＯＦ−ＳＩＭＳ測定を含む様々な方法を使って判定することができる。ＡＦＭ測定は、ｒｍｓ表面粗さ及びＧａＮ表面における単原子ステップの有無の判定に使用することができる。ＸＰＳ測定は、ＧａＮの表面改質の性質（表層のＧａ−Ｏ−形成）の判定に使用することができる。ＴＯＦ‐ＳＩＭＳは、ＧａＮ表面上の汚染層／膜の有無の判定に使用することができる。ＴＥＭ及び複結晶Ｘ線回折測定は、表面下損傷を判定するために行うことができる。
複数の膜からなる単結晶ＧａＮは、分子線エピタキシ（ＭＢＥ）及び有機金属化学蒸着(ＭＯＣＶＤ)装置又はＨＶＰＥ（水素化物気相エピタキシャル）等の様々な技術を用いて成長させることができる。これらの技術は、化合物半導体産業用の装置品質の材料を生産するために現在業界で使用されている能力範囲を幅広くしている。ＧａＮエピタキシャル層の膜厚は、０．１〜１００μｍとすることができ、例えば、特定の実施の形態においては、およそ２〜４μｍである。
上述したように、エピタキシャル層を（例えばＣＭＰで）研磨し、表面粗さを減少させることができる。ＣＭＰは、成長したエピタキシャルＧａＮ膜が、例えば５μｍ×５μｍ未満の範囲にわたってＡＦＭで測定した表面粗さが５Å未満の原子的に平滑な表面となるよう確実に仕上げることができる。
異なる化学性質のスラリーを使用することで、原子テラスが形成された殆どスクラッチのないＧａＮ表面を作ることができる。発明者らは、特定の化学作用での表面反応を増進させることにより上述のテラスの形成が促進することを発見した。原理的に、化学反応性を増大させる化学作用は、表面上にテラス構造を形成する能力も高める。
実施例２：ＳｉＣ基板上のＳｉＣエピタキシ（上述の図３Ａ〜Ｆと同様に、基板上のホモエピタキシ）
ＳｉＣ基板は様々な異なる販売業者から入手することができる。溶融ＫＯＨ溶液等の標準的な湿式化学技術を用いて、ＳｉＣ基板（例えば、１ｃｍ×１ｃｍ）を優先的にエッチングすることができる。このエッチングで、ＳｉＣウェハ表面の欠陥領域を優先的にエッチングする。窪み又は凹み領域（即ち、エッチングピット）の密度は、ウェハ内の欠陥の密度によって判定することができる。更に、エッチングピットの深さ及びその直径は、一般に、プロセス条件（エッチング時間と温度）及び欠陥の性質（例えば、転位）の双方によって決まる。エッチング深溝の面積・体積は、エッチングの集中状態、温度及び時間を調整することで制御することができる。上述したように、優先的エッチングの後の表面粗さはいずれもＣＭＰプロセスでほぼ除去することができ、原子スケールの仕上がりを実現するだけでなく、オーバーエッチングをなくしてピットの深さを浅くする。
キャッピング層の堆積（例えば、蒸発又はスパッタリング：ＰＶＤ、ＬＰＣＶＤ又はＰＥＣＶＤ）とその後のＣＭＰは、欠陥のキャッピングに使用することができる。キャッピング層は、炭素、ＴａＣ、又は成長過程の温度と成長技術（成長に使用される化学蒸気輸送法又は高温化学蒸気輸送法）に応じてキャッピング層として使用できる全てのその他の材料からなることができる。上述したように、キャッピング層の堆積に続き、一般にＣＭＰを用いてキャッピング層を研磨し、基板表面の無欠陥領域から除去する。研磨により、（ａ）以前は欠陥の無かった領域における欠陥の最小化及び（ｂ）マスクした欠陥領域の平坦化を確実とすることができる。
上述のＧａＮの加工と同様に、ＣＭＰプロセスには、特定の硬い研磨パッド（Rodel社製のＩＣ１０００研磨パッド、５を超えるショアＤ硬度）を使用することができる。上述したように、酸性または塩基性のｐＨのシリカスラリーを使用し、ＳｉＣ研磨プロセス中に表面ステップの形成を確実とすることができる。キャッピング層の研磨には、キャッピング層材料に応じ、アルカリ性スラリー又は酸性スラリーも使用することができる。研磨で生じた損傷、表面の原子スケール形態及び清浄度は、ＡＦＭ測定、ＸＰＳ測定及びＴＯＦ‐ＳＩＭＳ測定を含む様々な方法を使って判定することができる。ＡＦＭ測定は、ｒｍｓ表面粗さ及びＳｉＣ表面における二原子層ステップの有無の判定に使用することができる。ＸＰＳ測定は、ＳｉＣの表面改質の性質（表層のＳｉ−Ｏ−形成）を判定することができる。ＴＯＦ−ＳＩＭＳは、ＳｉＣ表面上の汚染層・膜の有無を判定することができる。ＴＥＭ及び複結晶Ｘ線回折測定は、ウェハの表面下損傷を判定するために使用することができる。
ＳｉＣエピタキシャル層は、化学気相蒸着、高温化学気相蒸着又は物理蒸気輸送法を含む様々な技術を用いて成長させることができる。これら３つの技術は、化合物半導体産業用の装置品質の材料を生産するために現在業界で使用されている能力範囲を幅広くしている。ＳｉＣ膜の膜厚は、一般におよそ０．０１〜１００μｍの範囲であるが、この範囲より高くても低くてもよい。エピタキシャル膜は、ＫＯＨ腐食試験、ＴＥＭ、ＳＥＭ及びＸ線回折等の標準的材料特性評価技術で評価することができる。
上述したように、ＳｉＣエピタキシャル層を（例えばＣＭＰで）研磨し、表面粗さを減少させることができる。このプロセスにより、一般に、成長したエピタキシャルＳｉＣ膜が、原子的に平滑な表面に仕上がることが確実となる。
同様に、このプロセスを使用し、一般にあらゆる結晶物質、特に、元素半導体、IV、II−VI、III−V及びIV−VI族半導体、及びその合金から低欠陥ホモエピタキシャル膜を形成することができる（その例として、Ｓｉ上のＳｉ、Ｇｅ上のＧｅ、ＳｉＧｅ上のＳｉＧｅ、ＧａＮ上のＧａＮ、ＡｌＮ上のＡｌＮ、ＡｌＧａＮ上のＡｌＧａＮ、ＩｎＮ上のＩｎＮ、ＩｎＧａＮ上のＩｎＧａＮ、ＩｎＡｌＧａＮ上のＩｎＡｌＧａＮ、ＨｇＣｄＴｅ／Ｃｄが挙げられる）。
実施例３：ＳｉＣ基板上のＧａＮエピタキシ（ヘテロエピタキシの例）
図４Ａ〜Ｈは、ＳｉＣ基板４０１上に低欠陥密度ＧａＮエピタキシャル層４１５を形成するための典型的プロセスを含む別の実施形態に係る典型的ＤＣＡＰプロセスの流れを示す連続断面図である。ＳｉＣ基板は様々な異なる販売業者から手に入るが、一般に、刃状、らせん、その混合又は総体的な構造上の欠陥（例えば、マイクロパイプ、超螺旋転位、平面欠陥、（三角又は多角の）コメット欠陥、積層欠陥、双晶、反転分域境界及び包有物）を含む欠陥密度が高い。ＳｉＣ基板４０１（例えば、１ｃｍ×１ｃｍ）の図４Ａ〜Ｈで転位として示される結晶欠陥領域１１１は、溶融ＫＯＨ溶液等の標準的な湿式化学技術を用いて優先的にエッチングすることができ、図４Ｂに表面窪み１１３を有して示される断面図となる。このエッチングでＳｉＣウェハ表面上の欠陥領域１１１を優先的にエッチングし、表面窪み領域１１３を形成する。
窪み又は凹み領域（即ち、エッチングピット）の密度は、ウェハ内の欠陥の密度によって判定することができる。更に、エッチングピットの深さ及びその直径は、一般に、プロセス条件（エッチング時間と温度）及び欠陥の性質（例えば、転位）の双方によって決まる。エッチング深溝の面積・体積は、エッチングの集中状態、温度及び時間を調整することで制御することができる。上述したように、優先的エッチングの後の表面粗さはいずれもＣＭＰプロセスでほぼ除去することができ、原子スケールの仕上がりを実現するだけでなく、過剰なエッチングをなくしてピットの深さを浅くし、ＣＭＰの後の断面図を示す図４Ｃのようになる。
図４Ｄ〜４Ｆは、ＡｌＮ等の核形成層４０４の堆積後に得られた断面図を示し、キャッピング層１０８の堆積とキャッピング層の過剰部分のＣＭＰ除去がそれぞれその後に続く。図４Ｄに示すＡｌＮ層等の核形成層４０４は、ＭＢＥやＭＯＣＶＤ等の様々な技術を用いて成長させることができる。
その後、単結晶様ＧａＮ又はＡｌＧａＮ膜からなるエピタキシャル層４１５を、ＭＢＥ、ＨＶＰＥ、ＭＯＣＶＤ又は下層上にエピタキシャル膜を形成するいずれかの成長技術又は技術の組み合わせによる等様々な技術を用いて成長させることができ、その結果、図４Ｇに示す断面図のようになる。これらの２つの技術は、化合物半導体産業用の装置品質の材料を生産するために現在業界で使用されている能力範囲を幅広くしている。エピタキシャルＧａＮ又はＡｌＧａＮ膜の膜厚は、およそ２〜４μｍとすることができる。
上述したように、エピタキシャル層４１５を（例えばＣＭＰで）研磨し、表面粗さを減少させることができ、その結果、図４Ｈに示す装置の断面図のようになる。このプロセスにより、成長したエピタキシャルＧａＮ又はＡｌＧａＮ層４１５が、原子的に平滑な表面に仕上がることが確実となる。
異なる化学性質のスラリーを使用することにより、原子テラスが形成された殆どスクラッチのないＧａＮ表面を作ることができる。発明者らは、特定の化学作用での表面反応を増進させることによりテラスの形成が促進することを発見した。原理的に、化学反応性を増大させる化学作用は、表面上にテラス構造を形成する能力も高める。同様に、このプロセスは、結晶物質、特に、半導体又は化合物半導体材料及びそれらの合金をいずれのヘテロエピタキシにも使用することができ、例えば、Ｇｅ上のＳｉ、Ｓｉ上のＧｅ、Ｓｉ上のＳｉＧｅ、ＳｉＣ上のＧａＮ、ＧａＮ上のＡｌＧａＮ、ＡｌＮ上のＧａＮ、ＧａＮ上のＩｎＮ，ＧａＮ及びその合金上のＩｎＧａＡｌＮ等である。
本発明の様々な実施の形態を上記に説明してきたが、これらは実例としてのみ示されるであって、これらに限定されるものではないことを理解されたい。本明細書の開示に従い、開示される実施の形態の精神及び範囲を逸脱することなく、開示される実施の形態に様々な変更を行うことができる。従って、本発明の実施の形態の範囲は上記に明瞭に説明した実施形態のいずれによっても制限されるべきではない。むしろ、本発明の範囲は、以下の特許請求の範囲及びその均等物によって定義されるべきである。
本発明の実施の形態を１つ以上の実施形態に関連させて例示及び説明してきたが、本明細書及び添付図面を読み、理解することにより当業者は同等の変更および修正に至るであろう。また、特定の特徴が幾つかの実施形態のうちただ１つに対して開示されている場合があるが、そのような特徴は、いずれかの任意又は特定の用途にとって望ましく且つ有利であろう他の実施形態における１つ以上の他の特徴と組み合わせ得るものである。
本明細書で使用する用語は、単に特定の実施の形態を説明するためのものであって、本発明の実施の形態を限定するものではない。本明細書で使用するように、単数形を示す「１つの（a、an）」および「その（the）」は、文脈がはっきりとそうでないことを示さない限り複数形も含むものとする。更に、「含む／含んでいる（including、includes、having、has、with）」という用語とその変形が詳細な説明及び／又は請求項の範囲のいずれかで使用される範囲において、このような用語は、用語「具備する(comprising)」に類似した形で含められることが意図されている。
特に定義しない限り、本明細書で使用する全ての用語（技術的および科学的用語を含む）は、発明の実施の形態が属する技術分野の当業者によって一般に理解されるものと同じ意味を有する。更に、例えば一般に使用される辞書で定義されるような用語は、関連する技術の文脈においてそれらの意味と整合している意味を有するように解釈されるべきであり、本明細書において明示的にそのように定義されない限り、理想化した又はあまりに形式的意味では解釈されないということが理解されよう。
１００・・・ＤＣＡＰ法、１００・・・エピタキシャル構造、１０１・・・ベース基板層、１０２・・・薄いＧａＮ下層エピタキシャル層、１０３・・・上面、１０８・・・キャッピング層材料、１１１・・・結晶欠陥又は非晶領域、１１２・・・結晶無欠陥領域、１１３・・・表面窪み領域、１１３（ａ）・・・キャップされた欠陥、１１５・・・ＧａＮエピタキシャル層、１２０・・・エピ基板、３０１・・・バルクＳｉＣ基板、３１５・・・ＳｉＣエピタキシャル層、４０１・・・ＳｉＣ基板、４０４・・・核形成層、４１５・・・低欠陥密度ＧａＮエピタキシャル層

Claims (23)

  1. 結晶欠陥又は非晶領域及び結晶無欠陥領域を有する基板表面を含む基板上にエピタキシャル層を形成する方法であって、
    前記結晶欠陥又は非晶領域を前記結晶無欠陥領域よりも優先的に研磨又はエッチングして、表面窪み領域を含む修飾基板表面を形成し、
    前記結晶無欠陥領域を被覆し且つ前記表面窪み領域を少なくとも部分的に埋めるように、前記修飾基板表面上にキャッピング層を堆積し、
    前記結晶無欠陥領域上の前記キャッピング層を除去して前記キャッピング層をパターン化し、少なくとも前記表面窪み領域内の一部に前記キャッピング層を残しながら露出した無欠陥領域を形成し、及び
    前記表面窪み領域内の前記キャッピング層が、前記表面窪み領域上の前記エピタキシャル層のエピタキシャル成長を制限する選択エピタキシにより、前記エピタキシャル層を形成する工程を含む方法。
  2. 原子レベルの平滑性を与えるために前記エピタキシャル層の上面に前記選択エピタキシを行った後に化学機械研磨（ＣＭＰ）を更に含む請求項１に記載の方法。
  3. 前記優先的研磨又はエッチングは、湿式化学エッチングである請求項１に記載の方法。
  4. 前記優先的研磨又はエッチングは、乾式化学エッチングである請求項１に記載の方法。
  5. 前記優先的研磨又はエッチングは、化学機械研磨（ＣＭＰ）である請求項１に記載の方法。
  6. 前記堆積の前に、原子スケールの仕上がりとするための前記修飾基板表面の化学機械研磨（ＣＭＰ）を更に含む請求項１に記載の方法。
  7. 前記堆積はブランケット堆積であり、前記キャッピング層は、前記表面窪み領域上の前記エピタキシャル層の前記エピタキシャル成長を制限するマスキング機能を有する請求項１に記載の方法。
  8. 前記堆積は、物理的、化学的若しくは蒸気堆積、又は電気化学若しくは無電解堆積である請求項７に記載の方法。
  9. 前記パターン化は、化学機械研磨（ＣＭＰ）である請求項１に記載の方法。
  10. 前記エピタキシャル層は、ホモエピタキシャル層である請求項１に記載の方法。
  11. 前記エピタキシャル層は、ヘテロエピタキシャル層である請求項１に記載の方法。
  12. 前記基板は、１０オングストローム〜１ｍｍ厚の第１のIII族窒化物半導体層をその上に有するシリコンからなり、前記エピタキシャル層は、第２のIII族窒化物半導体層からなる請求項１に記載の方法。
  13. 前記基板は、II−VI層のエピタキシャル層又はエピタキシャルIII族窒化物層をその上に有するＳｉ、ＳｉＣ、ＳｉＧｅ、Ｓｉ−Ｇｅ−Ｃ、ダイアモンド、ＧａＮ、ＡｌＮ、サファイア、ＣｄＴｅ、ＧａＡｓ又はＳｉからなる請求項１に記載の方法。
  14. 結晶欠陥又は非晶領域及び結晶無欠陥領域を含む基板表面組成を有する基板表面を備え、表面窪み領域により前記結晶欠陥又は非晶領域が前記基板表面から窪んだ基板と、
    前記結晶欠陥又は非晶領域の上端から前記基板表面に延びるキャップされた欠陥となるよう前記表面窪み領域を埋め、前記基板表面組成とは組成的に異なるキャッピング材料と、及び
    少なくとも１ヶ所の０．１μｍ２以上のサイズの領域における平均結晶欠陥密度が前記基板表面の又はその下の前記領域の平均結晶欠陥密度よりも２倍以上低い、前記基板表面上のエピタキシャル層からなるエピタキシャル構造。
  15. 前記エピタキシャル層は、ホモエピタキシャル層からなる請求項１４に記載のエピタキシャル構造。
  16. 前記エピタキシャル層は、ヘテロエピタキシャル層からなる請求項１４に記載のエピタキシャル構造。
  17. 前記エピタキシャル層全体にわたる前記平均結晶欠陥密度は、１０８ｃｍ−２以下である請求項１４に記載のエピタキシャル構造。
  18. 前記エピタキシャル層は、IV、II−VI、III−V族材料、又は、前記II−VI族材料若しくは前記III−V族材料の二元、三元若しくは四元合金からなる請求項１４に記載のエピタキシャル構造。
  19. 前記エピタキシャル層の表面は、表面粗さが５Å未満の原子スケールの仕上げである請求項１４に記載のエピタキシャル構造。
  20. 前記基板は、１０Ａ〜１ｍｍ厚の第１のIII族窒化物半導体層をその上に有するシリコンからなるエピ基板からなり、前記エピタキシャル層は、第２のIII族窒化物半導体層からなる請求項１４に記載のエピタキシャル構造。
  21. 前記第１及び第２のIII族窒化物半導体層は、ＡｌＧａＮ、ＡｌＮ、ＩｎＮ及びＧａＮから互いに関連なく選択される請求項２０に記載のエピタキシャル構造。
  22. 前記基板はＳｉＣからなり、前記エピタキシャル層はＳｉＣからなる請求項１４に記載のエピタキシャル構造。
  23. 前記基板は、ＳｉＧｅ, Ｓｉ‐Ｇｅ‐Ｃ、ＳｉＣ、ＧａＡｓ又はＣｄＴｅ、ＡｌＮ、ＧａＰ又はサファイアからなる請求項１４に記載のエピタキシャル構造。
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