TWI528580B - 形成獨立式半導體晶圓之方法 - Google Patents

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Description

形成獨立式半導體晶圓之方法
以下內容涉及形成獨立式半導體晶圓之方法，並且更具體地說，涉及包含一第13-15族材料的獨立式半導體晶圓。
基於半導電之化合物，包括第13-15族材料，如氮化鎵(GaN)；三元化合物，如氮化銦鎵(InGaN)和氮化鎵鋁(GaAlN)；以及甚至是四元化合物(AlGaInN)都是直接帶隙(direct band gap)半導體。此類材料已被識別為具有用於短波長發射的巨大潛能，並因此適合用於在製造發光二極體(LED)、鐳射二極體(LD)、UV檢測器以及高溫電子裝置中使用。
然而，此類半導體材料的發展已受到關於處理此類材料，特別是形成高品質的單晶形式的材料的困難的阻礙，這種單晶形式的材料係在光電子學中製造短波長發射所要求的。GaN未被發現作為一天然生成的化合物，且因此不 能被熔融並從一晶錠像矽、砷化鎵或藍寶石中拉出(pull)，因為在常壓下，它的理論熔融溫度超過它的解離溫度。作為一替代方案，業界已經轉向使用取向附生生長工藝來形成塊狀GaN晶體。然而，取向附生方法仍然存在有問題，包括適合的低缺陷密度的塊狀GaN材料的形成和其他的結晶形態差異包括結晶弓(crystalline bow)的存在。
多種擴展的缺陷(穿線位錯、層錯、晶粒以及反相邊界)的存在導致顯著劣化的性能並且造成縮短的裝置操作壽命。更確切的講，多個位錯充當了多個非輻射中心，由此降低了由該等材料製成的發光二極體和鐳射二極體的發光效率。此外，其他因素如結晶取向可以不利地影響在GaN材料上形成的裝置的性能。
根據一方面，一種形成獨立式半導體晶圓之方法包括：形成一半導體層，該層具有一上表面、一背表面、以及一開孔，該開孔延伸穿過該層從該上表面到達該背表面，該開孔界定一永久性坑的一部分且包括多個刻面；並且使該半導體層的一部分生長並且閉合該開孔。
在又另一方面，一種形成獨立式半導體晶圓之方法包括：更改在一半導體層內的一永久性缺陷區，該缺陷區包括一永久性坑的一部分；並且在除去該永久性缺陷區並且閉合該坑之後形成該半導體層的一部分。
根據另一方面，一種形成獨立式半導體晶圓之 方法包括：提供一半導體基板，該半導體基板包括一半導體層，該層具有一背表面、一上表面、以及一永久性坑，該坑從該半導體層的一上表面延伸進入該半導體層直到一底表面；除去具有該永久性坑的該底表面；並且在除去具有該永久性坑的該底表面之後形成該上表面的一部分。
在再另一方面，一種形成獨立式半導體晶圓之方法包括：提供一半導體基板，該半導體基板包括一半導體層，該層具有一背表面和與該背表面相對的一上表面，其中該半導體層包括在該上表面與該背表面之間的至少一個永久性缺陷；從該半導體層除去該半導體層的該背表面的一部分和該永久性缺陷；並且在除去該背表面的一部分和該永久性缺陷之後形成該上表面的一部分。
200‧‧‧半導體基板
201‧‧‧基底基板
203‧‧‧緩衝層
204‧‧‧薄膜
205‧‧‧半導體層
206‧‧‧薄膜
240‧‧‧獨立式晶圓
244‧‧‧上表面
246‧‧‧背表面
247‧‧‧缺陷
248‧‧‧第一側
249‧‧‧第二側
250‧‧‧永久性缺陷區
251‧‧‧底表面
252‧‧‧上部開孔
253‧‧‧開孔
280‧‧‧獨立式晶圓
藉由參考附圖可以更好地理解本揭露內容，並且本領域的技術人員清楚它的許多特徵和優點。
圖1包括提供根據實施方式的一種形成半導體基板材料的方法的流程圖，該半導體基板材料係用於在形成電子裝置中使用。
圖2A包括根據一實施方式的半導體基板在加工過程中的截面圖示。
圖2B包括根據一實施方式的半導體基板的一部分在加工過程中的截面圖示。
圖2C包括根據一實施方式的半導體基板的一部分在加 工過程中的截面圖示。
圖2D包括根據一實施方式的半導體基板的一部分在加工過程中的截面圖示。
圖2E包括根據一實施方式的成品獨立式晶圓的截面圖示。
詳細說明
以下內容總體上是針對半導體材料，並且特別是由一半導體材料製成的晶圓，該材料可以用於製造電子裝置。更具體地講，在此的實施方式的獨立式晶圓可以用於形成發光二極體(LED)或鐳射二極體(LD)。該實施方式的獨立式晶圓可以包括一第13-15族材料，包括例如氮化鎵(GaN)。應瞭解的是，對第13-15族材料的提及包括具有來自元素週期表的第13族的至少一種元素以及來自元素週期表的第15族的至少一種元素的化合物。
圖1包括展示了根據實施方式的一種用於形成獨立式半導體晶圓的方法的流程圖，該半導體晶圓包含一適合用於在其上製造電子裝置的半導體材料。如所展示，該方法可以藉由提供一基底基板以步驟101起始。該基底基板可以是適合用於支撐在其上形成的多個層的一結構，如異質取向附生的支撐結構。
根據一實施方式，該基底基板可以是一無機材料。一些適合的無機材料可以包括氧化物類、碳化物類、氮 化物類、硼化物類、碳氧化物類、硼氧化物類、氮氧化物類以及其組合。在某些情況下，基底基板可以包括氧化鋁，且更具體地說，可以包括單晶氧化鋁(即藍寶石)。一實施方式利用一基本上由藍寶石組成的基底基板。
該方法可以藉由形成上覆在該基底基板上的一緩衝層來以步驟103繼續。暫時地參看圖2A，展示了根據一實施方式的一半導體基板200。值得注意地，該半導體基板200可以包括一基底基板201和上覆在該基底基板201上的一緩衝層203。具體地說，該緩衝層203可以上覆基底基板201的一上主表面，且更具體地說，緩衝層203可以直接接觸基底基板201的該上主表面。
形成緩衝層203可以包括一沈積工藝。例如，基板可以裝載到一反應室中，並且在反應室內提供適合的環境之後，一緩衝層可以沈積於基底基板201上。根據一實施方式，適合的沈積技術可以包括化學氣相沈積。在一具體實例中，沈積工藝可以包括金屬-有機化學氣相沈積(MOCVD)。
緩衝層203可以由多個薄膜形成。例如，如圖2A中所圖示，緩衝層203可以包括一薄膜204和一薄膜206。根據一實施方式，該等薄膜中的至少一者可以包括一結晶材料。在多個更具體的實例中，該薄膜204可以與基底基板201的表面直接相接觸，可以包括矽，並且可以基本上由矽組成。薄膜204可以促進基底基板201與如在此所述上覆在薄膜204上的半導體層之間的分離。
如圖2A中所圖示，該薄膜206可以上覆在薄膜 204上，且更具體地說，可以與它直接相接觸。薄膜206可以具有用於在其上所形成的後繼層的取向附生形成的適合的晶體學特徵。值得注意地，在一實施方式中，薄膜204可以包括一半導體材料。適合的半導體材料可以包括一第13-15族化合物材料。在一具體實例中，薄膜206可以包括一種氮化物材料。在另一實例中，薄膜206可以包括鎵、鋁、銦以及其組合。在再一具體實施方式中，薄膜206可以包含氮化鋁，並且更具體地說，薄膜206可以基本上由氮化鋁組成。
在一示例性結構中，緩衝層203可以形成以使得薄膜204包括矽並且與基底基板201的一主表面直接相接觸。此外，薄膜206可以與薄膜204的一表面直接相接觸並且包括一第13-15族材料。
在步驟103形成一緩衝層之後，該方法可以藉由形成上覆在緩衝層203上的一半導體層205以步驟105繼續。暫時地參看圖2A，半導體基板200可以包括上覆在緩衝層203上的一半導體層205。具體地說，該半導體層205可以形成以使得它上覆在緩衝層203的一表面上，並且更具體地說，半導體層205可以與緩衝層203的薄膜206直接相接觸。
還應瞭解的是，根據在此的實施方式的半導體基板的形成可以在不必產生一掩模或經由開槽或粗化修飾基板的表面或利用蝕刻技術的情況下實現。
根據一實施方式，一旦適合地形成一緩衝層203，基底基板201和緩衝層203就可以被置於一反應室中以用於進一步加工，包括例如一取向附生生長工藝。半導體層 205可以藉由一取向附生生長工藝如氫化物氣相取向附生(HVPE)來形成。在一具體實例中，半導體層205可以由一第13-15族材料製成。一些適合的第13-15族材料可以包括氮化物材料。此外，半導體層205可以包括鎵。在一實施方式中，半導體層205可以包括氮化鎵(GaN)，並且更具體地說，可以基本上由氮化鎵組成。
可以採取形成半導體層205的某些方法。例如，半導體層205的取向附生生長可以在不同的生長模式下進行。根據一實施方式，半導體層205的第一區可以在第一模式下生長，並且半導體層205的第二區可以在不同於第一模式的第二模式下生長。例如，在更具體的實例中，半導體層205初始可以成形為一取向附生層，它在一種三維(3D)生長模式下生長。在一種3D生長模式下，生長表面發展為一粗糙的且非平面的3D形態，它具有多個坑、多個刻面以及多個平臺。半導體層205的生長沿著c軸並且藉由沿著多個晶體方向的同步生長而進展。在3D生長條件下，半導體層205的較低區域可以初始藉由島特徵在緩衝層203上的自發形成而形成。自發形成的島特徵可以隨機定位在緩衝層203上，從而界定不同的檯面，在該等檯面之間具有多個刻面和穀。隨機定位的島特徵可以是離散物件，它們在緩衝層203的上表面上彼此間隔開。
可替代地或另外，半導體層205可以使用一種2維(2D)取向附生生長模式來形成。在一2D生長模式下，生長表面可以是光滑的並且在生長過程中基本上保持平坦。2D 生長可以被視為一逐層生長工藝，它的特徵可以在於在一結晶平面上的材料的優先生長，以及沿著其他結晶方向的晶體材料的受限生長。例如，在一實施方式中，包含GaN的一半導體層205在一2D生長模式下的形成可以包括GaN在c平面(0001)上的優先生長。
如上所示，半導體層205可以使用3D與2D生長模式的組合來形成。例如，半導體層205的第一區可以初始地在一3D生長模式下形成，其中島特徵自發地形成並且作為一非連續的材料層被隨機安排在緩衝層203上。然而，如果3D模式生長繼續進行，那麼層將變得連續，從而顯現出一有刻面的外觀(aspect)和一基本上不均勻的厚度。在3D生長模式之後，生長參數可以被更改以變為一2D生長模式，其中側向生長係有利的並且在整個半導體層205上的厚度均勻度可以得到改善。在某些工藝中，半導體層205的上部區域可以藉由一2D生長模式而形成。組合3D與2D生長模式可以有利於半導體層205的位元錯密度的降低。
應瞭解的是，半導體層205的形成可以包括生長模式的多個變化。例如，在一實施方式中，基底層可以藉由一初始3D生長模式，繼而是一2D生長模式以及在一3D生長模式下的進一步生長而形成。
多個生長模式之間的切換可以藉由修改某些生長參數來完成，該等生長參數包括生長溫度、生長速率、氣相反應物和非反應物材料的壓力、反應物和非反應物材料在反應氣氛中的比率、生長室壓力以及其組合。反應物材料可 以包括含氮材料，如氨。其他反應物材料可以包括鹵化物相組分，包括例如金屬鹵化物組分，如氯化鎵。非反應物材料可以包括某些類型的氣體，包括例如稀有氣體、惰性氣體等等。在多個具體實例中，非反應物材料可以包括如氮氣和或氫氣的氣體。
對於某些工藝，生長溫度可以被改變以促進3D生長模式與2D生長模式之間的改變。在一實施方式中，生長溫度的變化可以包括生長溫度的提高以使得從3D生長模式改變為一2D生長模式。例如，在從3D生長模式改變為2D生長模式中，溫度可以改變達至少約5℃，如至少約10℃、至少約15℃、至少約20℃、至少約30℃、至少約35℃、或甚至至少約40℃。在仍然其他實施方式中，在從3D生長模式改變為2D生長模式中，生長溫度可以改變達不大於約100℃，如不大於約90℃、不大於約80℃、不大於約70℃、或甚至不大於約60℃。應瞭解的是，生長溫度的變化可以在以上指出的任何最小值與最大值之間的一範圍內。
根據一實施方式，形成半導體層205的工藝可以在至少50微米/小時(微米/h)的生長速率下進行。在其他實施方式中，形成半導體層205的速率可以更大，如至少約75微米/小時、至少約100微米/小時、至少約150微米/小時、至少約200微米/小時、或甚至至少約250微米/小時。在另一實施方式中，形成半導體層205的工藝可以在不大於約1 mm/小時，如不大於750微米/小時、不大於500微米/小時、或甚至不大於約300微米/小時的速率下進行。應瞭解的是，形成 基底層的工藝可以在處於以上所述的任何最小值、最大值之間的一範圍內的速率下來加以構造。
對於某些工藝，生長溫度可以被改變以有利於3D生長模式與2D生長模式之間的改變。例如，生長速率可以在從3D生長模式改變為2D生長模式中降低。具體地說，從3D生長改變為2D生長可以包括將生長速率更改達至少約5微米/小時(即微米/h)。在仍然其他實施方式中，在從3D生長模式改變為2D生長模式中，生長速率可以被改變達不大於約200微米/小時。應瞭解的是，生長速率的變化可以在以上所述的任何最小值與最大值之間的一範圍內。應瞭解的是，當從3D生長模式改變為2D生長模式時，生長速率的變化可以是生長速率的降低。
根據其他實施方式，從3D生長模式改變為2D生長模式的過程可以藉由按至少2的因數來改變生長速率來完成。例如，在從3D生長模式改變為2D生長模式中，生長速率可以按至少2的因數來進行改變(即降低)。在其他實施方式中，生長速率可以按至少約3、至少約4、或甚至至少約5的因數來進行改變。在具體實例中，生長速率的變化可以是不大於約8的因數、不大於約7的因數、或不大於約6的因數。
應瞭解的是，在改變生長模式時，可以改變以上所鑒別的因數中的一或多個。例如，可以改變生長溫度，而生長速率則保持穩定。可替代地，可以改變生長速率，而生長溫度則被保持。並且仍然，在另一實施方式中，生長速 率和生長溫度均可以改變以實現生長模式的改變。
在適合地形成半導體層205之後，半導體層205的平均厚度可以充分支撐它自身並且提供一適合的基板表面，以在某些後形成的成型工藝之後用於在其上形成電子裝置。例如，半導體層205的平均厚度可以是至少約1 mm。在其他實例中，半導體層205的平均厚度可以是至少約2 mm，如至少3 mm、至少4 mm、至少5 mm、或甚至至少6 mm。仍應瞭解的是，半導體層205可以形成以使得它具有不大於約15 mm的平均厚度。半導體層205可以具有平均厚度，該平均厚度具有在最小值與最大值之間的範圍內的任何值。
在形成半導體層(包括例如半導體層205)的過程中，基底基板201可以與半導體層205分離開。該分離可以藉由緩衝層203的一部分、且特別是緩衝層203內的一薄膜的解離來促進。根據一實施方式，緩衝層203可以包括一薄膜，如矽，其中在生長過程中所利用的高溫下，該薄膜被熱解離。熱解離促進基底基板201與多個半導體層之間的分離。因此，一旦生長過程完成，半導體層205就可以從基底基板201上完全除去。
在從半導體層205上分離基底基板201之後，可以獲得具有半導體層205的材料的未完成的獨立式晶圓。圖2B包括根據一實施方式的一未完成的獨立式晶圓的圖示。如所展示，獨立式晶圓240可以包括半導體層205，該半導體層具有表示Ga面的一上表面244和表示N面的一背表面246。
如圖2B中所進一步圖示，未完成的獨立式晶圓 240可以包括在半導體層205內的一缺陷247。如所展示，該缺陷247可以呈現延伸到如厚度(ti)所界定的半導體層205的體積中的一坑形式。根據這個實施方式，缺陷247可以呈現一永久性坑形式。一永久性坑可以是一不能藉由常規生長技術而除去的缺陷，該等生長技術包括例如3D/2D生長模式的交替。該永久性坑可以是一宏觀坑，它可以展現出六角形或十二角形。永久性坑可以具有一倒錐體形狀。永久性坑可以包括由一刻面所界定的側表面。該等刻面可以是半極化刻面，它們可以由半導體材料的具體結晶平面界定，該等結晶平面包括例如一個{11-22}平面、{1-101}平面以及它們的組合。
如圖2B中所展示，缺陷247截面可以包括一第一側248和一第二側249。該第一側248和該第二側249可以界定來自同一晶體家族平面的等效刻面。在具體實例中，該{11-22}平面和該{1-101}平面可以是形成該永久性坑的側表面的主要刻面，半導體材料的其他半極化結晶平面可以是界定接近坑的底表面的一表面的刻面。例如，永久性坑的底表面或靠近永久性坑的底表面的一表面可以包括{11-2n}平面或{1-10n}平面，其中n2。
如所進一步展示，缺陷247可以包括一永久性缺陷區250。在某些實例中，該永久性缺陷區250可以包括缺陷247的一底表面。在具體實例中，永久性缺陷區250可以由缺陷247的底表面251界定。根據另一實施方式，底表面251可以界定一具體類型的永久性缺陷，包括例如一包裹體、 多晶晶粒、單晶晶粒(它們與層205的周圍半導體材料有或沒有一共同的c軸)、反轉疇(inversion domain)、邊界(例如，一反相邊界、雙晶邊界、晶粒邊界)以及它們的組合。
一邊界可以界定半導體層的一區，該區表示在 結晶相的規則安排中的一位移。例如，結晶結構的一極性反轉，包括例如極性平面(如晶體結構的Ga-極性面和N-極性面)的有序性的變化，產生一反相邊界。具有一雙晶關係的結晶平面之間的一位移產生了一稱作雙晶邊界的邊界。此外，在缺陷區中的一單晶與半導體層205的半導體材料的周圍結晶結構之間的晶體取向中的一位移可以界定一永久性缺陷，該缺陷呈一晶粒邊界形式。缺陷247可以界定半導體層205的結晶結構內的永久性且不可逆性區，該區可以藉由進一步生長而蔓延穿過該結構並且可能不易於藉由連續生長技術除去。
根據一實施方式，永久性缺陷區250可以包括 至少一個反相邊界。永久性缺陷區250的反相邊界可以位於半導體層205的上表面244與背表面246之間。
如所進一步圖示，缺陷247可以包括一上部開 孔252，該開孔係由第一側248和第二側249與半導體層205的上表面244的相交點所界定的。如所進一步展示，缺陷247可以呈一坑的形狀，這樣使得底表面251界定一比上部開孔252的面積更小的面積。
再次參看圖1，在從基底基板分離半導體層之 後，該方法可以藉由除去半導體層的背表面246的一部分而 以步驟109繼續。用於除去半導體層205的背表面246的一背部分的一適合的工藝可以包括以機械方式除去背表面246的一部分。例如，該工藝可以包括研磨或磨蝕半導體層205的背表面246。根據一具體實施方式，除去半導體層205的背表面246的一部分的工藝可以進一步包括除去半導體層205內的永久性缺陷區250。應瞭解的是，永久性缺陷區250的除去可以包括除去缺陷247的一部分，包括例如一包裹體、多晶晶粒、單晶晶粒、反轉疇、邊界、以及它們的組合，它們可以與永久性缺陷區250相關聯。
在某些實例中，除去半導體層205的背表面246 的一部分和永久性缺陷區250的工藝可以利用相同工藝，該永久性缺陷區可以由一反相邊界界定。也就是說，研磨工藝可以用於促進半導體層205的背表面246的一部分和永久性缺陷區250的除去。此外，除去半導體層205的背表面246的一部分和永久性缺陷區250的工藝可以同時進行。
根據一具體實施方式，以機械方式除去背表面 246的一部分的工藝可以包括一系列的研磨工藝。例如，該除去工藝可以由第一研磨過程起始以從半導體層205的背表面246上除去大部分材料。該第一研磨工藝可以利用一固定的磨料，且特別是自玻璃化的粘結的磨料物品。第一研磨工藝之後可以是一第二除去工藝。第二除去工藝可以包括一精細研磨工藝、磨光工藝(lapping process)、拋光工藝、以及它們的組合。在某一精細研磨工藝之中，可以使用一第二固定磨料物品(例如自玻璃化的粘結的磨料)，該磨料與在第一研磨 過程中使用的一固定磨料相比具有更精細的磨料砂料細微性。另外或可替代地，該第二除去工藝可以包括一磨光工藝，該工藝可以利用一襯墊和一自由磨料漿料。該自由磨料漿料可以包括多種化學組分，該等化學組分可以促進背表面246的材料的化學除去。另外或可替代地，該第二除去工藝可以包括一種拋光工藝，該工藝可以包括使用具有特別精細的磨蝕劑顆粒尺寸的自由磨料漿料。
圖2C包括在進行除去半導體層205的背表面 246的一部分和永久性缺陷區250的工藝之後的一未完成的獨立式晶圓的圖示。如所展示，該除去工藝可以包括半導體層205的平均厚度的減小。根據一實施方式，除去工藝可以包括將半導體層205的平均厚度減小半導體層205在除去工藝之前的原始厚度(ti)的至少約5%。平均厚度的變化(△t)(例如減小)可以藉由方程式((ti-tr)/ti)來測量，其中ti係初始厚度並且tr係半導體層205在進行除去工藝之後的厚度。在其他實施方式中，除去工藝可以除去更大量的材料，由此以更大百分比減小半導體層205的平均厚度。例如，該工藝可以包括將半導體層的平均厚度減小至少約10%、至少約12%、至少約16%、至少約18%、至少約22%、至少約26%、至少約32%、至少約36%、至少約42%、或甚至至少約48%。在再一實施方式中，該工藝可以使半導體層205的平均厚度減小不大於約80%。應瞭解的是，半導體層205的平均厚度的變化可以在以上所述的任何最小值與最大百分比之間的範圍內。
如圖2C中所進一步展示，在進行除去工藝之 後，在半導體層205中界定了一開孔253。該開孔253可以表示缺陷247在藉由該除去工藝除去底表面251之後的一部分，它可以包括永久性坑。在某些實例中，缺陷247可以延伸穿過半導體層205從上表面244到背表面246的整個厚度。如所展示，開孔253可以延伸穿過半導體層205的整個厚度。此外，如所展示，開孔253可以由一錐形界定，其中開孔253在背表面246處的直徑可以具有小於開孔253在上表面244處的直徑(Du)的直徑(Db)。根據實施方式，開孔253在上表面處的直徑顯著大於開孔在背表面處的直徑。此外，開孔253可以由至少一個刻面界定，該至少一個刻面可以界定第一側表面248。在其他實施方式中，開孔253可以由多個刻面界定，該等刻面可以圍繞周邊延伸並且界定側表面248和249。例如，開孔253可以具有一個六角形的或十二角形的倒截錐體形狀，包括多個半極化結晶平面如{11-22}和{1-101}結晶平面作為刻面。
在一替代實施方式中，除去工藝可以藉由一種 化學工藝來進行。例如，除去半導體層205的背表面246的一部分的工藝可以包括以化學方式除去背表面246的一部分。以化學方式除去的某些適合實例可以包括如蝕刻的工藝。根據一實施方式，一蝕刻工藝可以使用一蝕刻劑來完成，該蝕刻劑係用於從半導體層205選擇性除去材料的一化學品。某些適合的蝕刻劑可以包括氧化材料、含鹵素的材料以及它們的組合。
應瞭解的是，以化學方式除去背表面246的一 部分的工藝還可以包括如在此的實施方式中所述從半導體層205除去永久性缺陷區250的工藝。此外，以化學方式除去的工藝可以包括如在此的實施方式中所述的平均厚度的變化。
在一替代實施方式中，除去工藝可以任選地用 遮蔽工藝替代。在將半導體層205的生長進行到一足夠的厚度之後，可以進行一遮蔽工藝，其中一材料層(即一掩模)被沈積以覆蓋半導體層205的整個上表面244上。遮蔽可以包括一材料在上表面244和缺陷247上的沈積，該缺陷包括開孔252、第一側248、第二側249以及底表面251。
掩模可以包括一種氧化物、碳化物、氮化物、 氮氧化物、碳氧化物以及其組合。在具體實施方式中，掩模包含氮化矽。可替代地，該掩模可以包括一有機材料，包括例如一光敏材料。
對於至少一個實施方式，該掩模可以具有顯著 小於半導體層205的平均厚度的平均厚度。例如，該掩模可以具有不大於半導體層205的平均厚度的約10%、如不大於約8%、不大於約5%、或甚至不大於約2%的平均厚度。在一非限制性實施方式中，該掩模可以具有是半導體層205的平均厚度的至少0.01%的平均厚度。在一具體實施方式中，該掩模可以具有至少約1 nm的平均厚度。遮蔽工藝可足以上覆永久性缺陷250並且限制結晶缺陷蔓延至在由永久性缺陷250界定的開孔252中的掩模的頂部上生長的層。
在將掩模形成於半導體層205的上表面244的 至少一部分上之後，該方法可以藉由選擇性除去上覆於上表面244的多個部分上的掩模的多個部分來繼續。具體地說，掩模可以選擇性地從上表面244的不以缺陷247為特徵的多個部分上除去。例如，掩模可以從上表面244平行於背表面246的多個部分上除去，然而，掩模的至少一部分可以被保留並且上覆在缺陷247的一部分上，包括例如，上覆在第一側248、第二側249、底表面251、以及它們的組合上。在一具體實施方式中，在選擇性除去之後，掩模的至少一部分可以被保留並且與缺陷247的底表面251直接相接觸並且從上表面244的所有其他表面上除去。用於除去掩模的一部分的適合技術可以包括照相平板術技術、選擇性蝕刻技術、以及它們的組合。
在又另一替代方法中，形成掩模的工藝可以藉 由一選擇性方式來完成，以使得掩模不是一共形層，而是界定半導體層的多個被覆蓋部分和多個未被覆蓋部分，其中該等未被覆蓋部分由掩模中的開孔界定。該等被覆蓋部分可以是半導體層205下伏在多個掩模部分下的多個區域。開孔可以由半導體層205的區域界定，其中不存在掩模部分並且半導體層205的一部分被暴露。掩模的選擇性形成可以包括選擇性沈積、照相平板術、選擇性蝕刻、以及它們的組合。
根據一實施方式，形成選擇性掩模的工藝可以 包括選擇性沈積掩模以上覆半導體層205中的缺陷247的一部分，並且在具體實例中，與它直接相接觸，該一部分包括例如第一側248、第二側249、底表面251、以及它們的組合。 此外，該選擇性沈積工藝可以包括基本上不將掩模材料沈積在半導體層205的上表面244的與缺陷247不相關聯的多個部分上。在一具體實施方式中，藉由選擇性沈積工藝形成的掩模部分可以明顯較薄的，如近似為小於約500 nm、小於約200 nm、或甚至小於約100 nm。這類掩模部分可以被視為奈米掩模部分。因此，奈米掩模部分可以被保留並且不一定在繼續處理之前除去，該繼續處理可以包括使半導體層205再生長於掩模部分上的工藝。
儘管遮蔽工藝已被描述為一替代工藝，但應瞭 解，這種工藝可以與在此所述的任何其他工藝組合使用，該任何其他工藝包括例如一機械除去工藝。此外，儘管已特別提及遮蔽和/或機械除去技術，但應考慮的是，此類技術可以更廣泛地稱作更改半導體層205中的永久性缺陷的方法。
再次參看圖1，在進行更改工藝(如除去半導體 層205的背表面246的一部分)之後和/或在遮蔽工藝之後，該方法可以藉由形成半導體層205的上表面244的一部分以步驟111繼續。根據一實施方式，形成上表面的一部分的工藝可以在除去背表面的一部分和半導體層205內的至少一個永久性缺陷區之後進行。在某些情況下，形成工藝可以包括一生長工藝。例如，半導體層205的某些表面，包括界定上表面244的表面，可以進行一再生長工藝。根據一具體實施方式，形成上表面的一部分的工藝可以包括一取向附生工藝，並且更具體地說，可以包括GaN在上表面244上的一HVPE生長。
此外，除了形成半導體層205的上表面244的 一部分的工藝之外，該方法可以進一步包括在缺陷247的表面處的再生長。具體地說，形成工藝可以包括再生長和將半導體材料聚結在缺陷247中以有效地閉合並除去缺陷。應瞭解的是，此類形成工藝可以包括使用不同的生長模式，包括取向附生3維生長、取向附生2維生長、以及它們的組合。還應瞭解的是，生長工藝可以包括半導體層205在除去工藝之後的厚度的增加。
圖2D包括一未完成的獨立式晶圓的一部分在起 始形成工藝之後的截面圖示。如所展示，先前界定延伸穿過半導體層205的整個厚度的開孔253的缺陷247可以經由在此的一實施方式中所述的再生長過程而使尺寸減小。該形成工藝可以包括半導體層205的半導體材料以一種有利於開孔253閉合的方式生長、和缺陷247以一種可以使它完全消失的方式的減少。例如，在一實施方式中，開孔253的閉合可以藉由半導體層205在開孔253中的側向過度生長來完成。
圖2E包括根據一實施方式的一成品獨立式晶圓 在完成形成工藝之後的截面圖示。值得注意地，獨立式晶圓280可以由半導體層205形成。在完成在此所述的工藝之後，半導體層205的上表面244與藉由常規方法形成的晶圓相比可以具有顯著減少數量的缺陷。在某些實例中，成品獨立式晶圓可以基本上不含任何永久性缺陷。
在適當地形成獨立式晶圓的主體之後，該主體 可以是足夠厚的以支撐它自身並且提供用於在其上形成電子 裝置的適合的基板表面。例如，獨立式晶圓的主體的平均厚度可以是至少約1 mm。在其他情況下，主體的平均厚度可以是至少約2 mm，如至少3 mm、至少4 mm、至少5 mm、或甚至至少6 mm。仍然應瞭解的是，主體可以形成以使得它具有不大於約15 mm的平均厚度。主體可以具有平均厚度，該平均厚度具有在最小值與最大值之間的範圍內的任何值。
該獨立式晶圓的主體可以被形成以具有一特定 的位元錯密度。該獨立式晶圓的位元錯密度可以在主體的上表面處測量，該上表面可以由半導體層205的上表面244界定。測量位元錯密度的適合方法包括使用在室溫下操作的陰極發光顯微鏡術和沒有在10 keV電子束、光點大小70下的單色器的多色光檢測，其中機器係可商購自日本電子公司(JEOL Corporation)的SEM JSM-5510。對於大約108 cm-2的位元錯密度測量來說，放大倍數係4000X並且面積典型地是700 μm2。對於大約106 cm-2的位元錯密度測量來說，放大倍數典型地是500-1000X並且面積典型地是0.1 mm2。
根據一實施方式，主體可以具有不大於約1 x 108 個位錯/cm2的位元錯密度，如在半導體層205的上表面處所測量。在其他實施方式中，獨立式晶圓的主體的位元錯密度可以更小，以使得它不大於約1 x 107個位錯/cm2、不大於約8 x 106個位錯/cm2、或甚至不大於約1 x 106個位錯/cm2。仍然，主體可以具有至少約1 x 105個位錯/cm2、如至少2 x 105個位錯/cm2、至少3 x 105個位錯/cm2、或甚至至少5 x 105個位錯/cm2的位元錯密度。應瞭解的是，主體可以具有在以上 所述的任何最小值與最大值之間的範圍內的位元錯密度。
在此的實施方式表示從當前技術水平的偏離(departure)。儘管已經形成某些塊狀的GaN基板，但是此類工藝典型地涉及獨立式的GaN晶圓的形成，該晶圓可以包括在獨立式晶圓的表面處的多個蔓延的缺陷。本申請揭露了多個工藝特徵的組合，該等工藝特徵包括但不限於生長參數和工藝、除去工藝和參數、以及再生長工藝和參數，它們促進了獨立式晶圓的形成。在此的實施方式的晶圓可以具有多個特徵的一具體組合，該等特徵包括但不限於晶向偏角(offcut angle)、晶向偏角變化、弓、結晶弓、TTV、厚度、直徑、表面粗糙度、結晶取向、缺陷密度、減少的永久性缺陷蔓延等等。此外，在此的實施方式的方法被證明在形成生產批量的晶圓中是有用的。
在上文中，對特定實施方式的提及和某些部件的連接系說明性的。應瞭解，對於作為被聯接或被連接的部件的提及旨在揭露如所瞭解的在所述部件之間的直接連接或藉由一或多個介入部件的間接連接，以進行在此所討論的方法。因此，以上揭露的主題應被視為說明性的，且不是限制性的，並且隨附申請專利範圍旨在涵蓋屬於本發明的真實範圍內的所有此類修改、改進以及其他實施方式。因此，在法律所允許的最大程度上，本發明的範圍系由以下申請專利範圍和其等效物的最寬泛的可允許解釋所確定，並且不應受到以上詳細說明的制約或限制。
提供本揭露的摘要以符合專利法並且在該摘要 不用於解釋或限制申請專利範圍的範圍或含義的理解下提交該摘要。另外，在以上詳細說明中，不同特徵可以被集合在一起或出於精簡揭露的目的在單一實施方式中描述。本揭露不被解釋為反映一意圖，即所要求的實施方式要求比在每一項申請專利範圍中所明確敘述的更多的特徵。而是，如以下申請專利範圍所反映，本發明的主題可以涉及少於所揭露實施方式的任一者的所有特徵。因此，以下申請專利範圍被結合到詳細說明中，其中每一項申請專利範圍獨立地界定所單獨要求的主題。

Claims (51)

  1. 一種形成獨立式半導體晶圓之方法，該方法包括：提供半導體基板，該基板包括半導體層，該半導體層具有背表面和與該背表面相對的上表面，其包括形成上覆在基底基板上的緩衝層，該半導體層包括在該上表面與該背表面之間的至少一個永久性缺陷；從該半導體層除去該半導體層的該背表面的一部分和該永久性缺陷；並且在除去該背表面的一部分和該永久性缺陷之後形成該上表面的一部分。
  2. 如申請專利範圍第1項所述之方法，其中該半導體基板包括該基底基板，該基底基板包含無機材料，其中該基底基板包含選自下組的材料，該組由以下各項組成：氧化物類、碳化物類、氮化物類、硼化物類、碳氧化物類、硼氧化物類、氮氧化物類及其組合，其中該基底基板包含氧化鋁，其中該基底基板包含藍寶石，其中該基底基板基本上由藍寶石組成。
  3. 如申請專利範圍第1項所述之方法，其中該半導體基板包括該緩衝層，其中該緩衝層與該基底基板的表面直接相接觸。
  4. 如申請專利範圍第1項所述之方法，其中形成該緩衝層包括將材料沈積上覆在該基底基板的主表面上，其中沈積包括金屬-有機化學氣相沈積(MOCVD)。
  5. 如申請專利範圍第4項所述之方法，其中該緩衝層包括多個薄膜，其中該多個薄膜中的至少一個薄膜包含第13-15族材料，其中該多個薄膜中的該至少一個薄膜包含氮化物材料，其中該至少 一個薄膜包含選自下組的元素，該組由以下各項組成：Ga、Al、In及其組合，其中該多個薄膜中的至少一個薄膜包含結晶材料，其中該多個薄膜中的至少一個薄膜包含矽。
  6. 如申請專利範圍第1項所述之方法，其中該緩衝層包含選自由鎵、鋁、銦及其組合組成之群的元素。
  7. 如申請專利範圍第4項所述之方法，其中該緩衝層包括：第一薄膜，其包含與該基底基板的表面直接相接觸的矽；和第二薄膜，其包含第13-15族材料，該材料與該第一薄膜的表面直接相接觸。
  8. 如申請專利範圍第1項所述之方法，其中該半導體層係經由取向附生、沈積或氫化物氣相取向附生(HVPE)所形成。
  9. 如申請專利範圍第1項所述之方法，其中該半導體層包含第13-15族材料，其中該半導體層包含氮化物材料，其中該半導體層包含鎵，其中該半導體層包含氮化鎵，其中該半導體層基本上由氮化鎵組成。
  10. 如申請專利範圍第1項所述之方法，其中該半導體層包括至少約1mm、至少約2mm、至少約3mm、至少約5mm的平均厚度。
  11. 如申請專利範圍第1項所述之方法，其中該半導體層包括如在該上表面處所測量的不大於約1 x 108個位錯/cm2、不大於約1 x 107個位錯/cm2、不大於約8 x 106個位錯/cm2、以及至少約1 x 105個位錯/cm2的位元錯密度。
  12. 如申請專利範圍第1項所述之方法，其中該半導體層係以至少約50微米/h的速率形成的。
  13. 如申請專利範圍第1項所述之方法，其中該方法包括藉由三維生長模式形成該半導體層，其中形成該半導體層包括自發形成過程，該過程包括形成多個島特徵，該等島特徵包含半導體材料， 其中形成進一步包括該等島特徵到連續半導體層中的聚結。
  14. 如申請專利範圍第1項所述之方法，其中在該上表面與該背表面之間的該至少一個永久性缺陷界定永久性坑的底表面。
  15. 如申請專利範圍第14項所述之方法，其中該永久性坑包括上部開孔，該上部開孔與該半導體層的該上表面相交。
  16. 如申請專利範圍第1項所述之方法，其中該永久性缺陷界定該半導體層的在多個結晶平面的規則安排中具有位移的區域。
  17. 如申請專利範圍第1項所述之方法，其中從該半導體層除去該半導體層的該背表面的一部分和該永久性缺陷包括：使用同一工藝除去該背表面和該永久性缺陷，其中除去該半導體層的該背表面的一部分和該永久性缺陷係同時進行的，其中除去該半導體層的該背表面的一部分和該永久性缺陷包括以機械方式除去該背表面的一部分和永久性缺陷。
  18. 如申請專利範圍第1項所述之方法，其中除去該背表面的一部分包括研磨該半導體層的該背表面的一部分。
  19. 如申請專利範圍第1項所述之方法，其中除去該背表面的一部分包括將該半導體層的厚度減少該半導體層在除去之前的原始厚度的至少約5%、至少約10%、至少約12%、至少約16%、至少約18%、至少約22%、至少約26%、至少約32%、至少約36%、至少約42%、至少約48%、以及不大於約80%。
  20. 如申請專利範圍第1項所述之方法，其中除去該背表面的一部分包括以化學方式除去該半導體層的該背表面的一部分，其中以化學方式除去包括蝕刻。
  21. 如申請專利範圍第1項所述之方法，進一步包括在除去該背表面的一部分之前從該半導體基板除去該半導體層。
  22. 如申請專利範圍第1項所述之方法，其中在除去之後形成該上表 面的一部分包括使該半導體層的一部分再生長，其中再生長包括取向附生，其中再生長包括將半導體材料聚結在由該半導體層中的永久性坑的一部分界定的開孔中，其中再生長包括藉由三維(3D)生長模式進行取向附生生長，其中再生長包括藉由二維(2D)生長模式進行取向附生生長，其中再生長進一步包括使該半導體層的厚度增加。
  23. 一種形成獨立式半導體晶圓之方法，該方法包括：形成上覆在基底基板上的緩衝層；形成半導體層，該半導體層具有背表面、上表面、以及從該半導體層的上表面延伸到該半導體層中到達底表面的永久性坑；除去該永久性坑的該底表面；並且在除去該永久性坑的該底表面之後形成該上表面的一部分。
  24. 如申請專利範圍第23項所述之方法，其中該基底基板包括無機材料，其中該基底基板包含選自下組的材料，該組由以下各項組成：氧化物類、碳化物類、氮化物類、硼化物類、碳氧化物類、硼氧化物類、氮氧化物類以及其組合，其中該基底基板包含氧化鋁，其中該基底基板包含藍寶石，其中該基底基板基本上由藍寶石組成。
  25. 如申請專利範圍第23項所述之方法，其中該緩衝層與該基底基板的表面直接相接觸。
  26. 如申請專利範圍第23項所述之方法，其中形成該緩衝層包括將材料沈積上覆在該基底基板的主表面上，其中沈積包括金屬-有機化學氣相沈積(MOCVD)。
  27. 如申請專利範圍第23項所述之方法，其中該緩衝層係由複數薄膜所組成。
  28. 如申請專利範圍第23項所述之方法，其中該半導體係經由取向 附生、沈積或氫化物氣相取向附生(HVPE)所形成。
  29. 如申請專利範圍第23項所述之方法，其中該半導體層包含第13-15族材料，其中該半導體層包含氮化物材料，其中該半導體層包含鎵，其中該半導體層包含氮化鎵，其中該半導體層基本上由氮化鎵組成。
  30. 如申請專利範圍第23項所述之方法，進一步包括藉由三維生長模式形成該半導體層，其中形成該半導體層包括自發形成過程，該過程包括形成多個島特徵，該等島特徵包含半導體材料，其中形成進一步包括該等島特徵到連續半導體層中的聚結。
  31. 如申請專利範圍第22項所述之方法，其中該永久性坑的該底表面界定該半導體層的該結晶結構中的一永久性缺陷區，其中該底表面界定至少一個包裹體，一個多晶晶粒、一個單晶晶粒、一個反轉疇、一個邊界，其中該邊界界定該半導體層的在多個結晶平面的規則安排中具有一個位移的一個區域。
  32. 如申請專利範圍第23項所述之方法，其中該永久性坑包括上部開孔，該上部開孔與該半導體層的該上表面相交。
  33. 如申請專利範圍第23項所述之方法，其中除去該永久性坑的一部分包括除去該半導體層的該背表面的一部分，其中除去包括以機械方式除去該背表面的一部分和該永久性坑的該底表面，其中除去該背表面的一部分包括研磨該半導體層的該背表面的一部分，其中除去該底表面的一部分包括以機械-化學方式除去該永久性坑的該底表面的一部分。
  34. 如申請專利範圍第23項所述之方法，其中除去該背表面的一部分包括將該半導體層的厚度減少該半導體層在除去之前的原始厚度的至少約5%、至少約10%、至少約12%、至少約16%、至少約18%、至少約22%、至少約26%、至少約32%、至少約36%、 至少約42%、至少約48%、以及不大於約80%。
  35. 如申請專利範圍第23項所述之方法，其中在除去之後形成該上表面的一部分包括使該半導體層的一部分再生長，其中再生長包括取向附生，其中再生長包括將半導體材料聚結在由該半導體層中的該永久性坑的一部分界定的開孔中，其中再生長包括藉由三維(3D)生長模式進行取向附生生長，其中再生長包括藉由二維(2D)生長模式進行取向附生生長，其中再生長進一步包括使該半導體層的厚度增加。
  36. 一種形成獨立式半導體晶圓之方法，該方法包括：形成上覆在基底基板上的緩衝層；形成上覆在該緩衝層上的半導體層，其中該半導體層包含包括永久性坑的永久性缺陷區；更改在該半導體層內的永久性缺陷區，該永久性缺陷區包括該永久性坑的一部分；並且在更改該永久性缺陷區並且閉合該坑之後形成該半導體層的一部分。
  37. 如申請專利範圍第36項所述之方法，其中形成該半導體層的一部分包括使該半導體層的一部分再生長，其中再生長包括取向附生，其中再生長包括藉由該半導體材料在由該半導體層中的該永久性坑的一部分界定的一開孔中的過度生長來發展多個刻面，其中再生長包括藉由三維(3D)生長模式進行取向附生生長，其中再生長包括藉由二維(2D)生長模式進行取向附生生長，其中再生長進一步包括使該半導體層的厚度增加。
  38. 如申請專利範圍第36項所述之方法，其中該永久性缺陷區由該永久性坑的一底表面界定，其中該底表面界定至少一個包裹體，一個多晶晶粒、一個單晶晶粒、一個反轉疇、一個邊界及其組合， 其中該邊界界定該半導體層的在多個結晶平面的規則排列中具有一個位移的一個區域。
  39. 如申請專利範圍第36項所述之方法，其中該半導體層上覆在半導體基板上，其中該半導體層包括背表面、上表面、以及從該半導體層的上表面延伸到該半導體層中到達底表面的該永久性坑，其中該基底基板包含無機材料，其中該基底基板包含選自下組的材料，該組由以下各項組成：氧化物類、碳化物類、氮化物類、硼化物類、碳氧化物類、硼氧化物類、氮氧化物類及其組合，其中該基底基板包含氧化鋁，其中該基底基板包含藍寶石，其中該基底基板基本上由藍寶石組成。
  40. 如申請專利範圍第39項所述之方法，其中形成該緩衝層包括將材料沈積上覆在該基底基板的主表面上，其中沈積包括金屬-有機化學氣相沈積(MOCVD)。
  41. 如申請專利範圍第36項所述之方法，其中該緩衝層與該基底基板的表面直接相接觸的該緩衝層之薄膜包含矽，而上覆的第二薄膜包括鎵、鋁、銦及其組合。
  42. 如申請專利範圍第36項所述之方法，其中該半導體層係經由取向附生沈積或氫化物氣相取向附生(HVPE)所形成。
  43. 如申請專利範圍第36項所述之方法，其中該半導體層包含第13-15族材料，其中該半導體層包含氮化物材料，其中該半導體層包含鎵，其中該半導體層包含氮化鎵，其中該半導體層基本上由氮化鎵組成。
  44. 如申請專利範圍第36項所述之方法，進一步包括藉由三維生長模式形成該半導體層，其中形成該半導體層包括自發形成過程，該過程包括形成多個島特徵，該等島特徵包含半導體材料，其中形成進一步包括該等島特徵到連續半導體層中的聚結。
  45. 如申請專利範圍第36項所述之方法，其中更改該永久性缺陷區包括除去該半導體層的該背表面的一部分，其中除去該永久性缺陷區包括除去該半導體層的該背表面的一部分和該永久性缺陷區，其中除去該永久性缺陷區包括除去該半導體層的該背表面的一部分和該永久性坑的底表面，其中除去包括以機械方式除去該背表面的一部分，其中除去包括研磨該半導體層的該背表面的一部分，其中除去包括以化學方式除去該永久性坑的該底表面的至少一部分。
  46. 如申請專利範圍第36項所述之方法，其中更改該永久性缺陷區包括除去該背表面的一部分並且將該半導體層的厚度減少該半導體層在更改之前的原始厚度的至少約5%、至少約10%、至少約12%、至少約16%、至少約18%、至少約22%、至少約26%、至少約32%、至少約36%、至少約42%、至少約48%、以及不大於約80%。
  47. 如申請專利範圍第36項所述之方法，其中更改該永久性缺陷區包括用掩模遮蔽該半導體層的該上表面的一部分，其中更改該永久性缺陷區包括遮蔽該永久性坑的底表面，其中該掩模包含氮化矽，其中該掩模的至少一部分在選擇性除去之後上覆在該永久性缺陷區上，其中在更改該永久性缺陷區之後形成該半導體層的一部分包括在選擇性除去之後在上覆在該永久性缺陷上的該掩模上形成半導體層，其中選擇性除去包括蝕刻該掩模的一部分。
  48. 如申請專利範圍第36項所述之方法，其中更改該永久性缺陷區包括用掩模部分選擇性遮蔽該半導體層的該上表面的一部分，其中更改該永久性缺陷區包括選擇性遮蔽該永久性缺陷，而使該半導體層的多個未被覆蓋部分由該掩模中的多個開孔界定，其中該掩模包含氮化矽，其中在更改該永久性缺陷區之後形成該半導體 層的一部分包括在上覆在該永久性缺陷區上的該掩模部分上形成半導體層。
  49. 一種形成獨立式半導體晶圓之方法，該方法包括：形成上覆在基底基板上的緩衝層；形成上覆於該緩衝層上的半導體層，其中該半導體層具有上表面、背表面、以及開孔，該開孔延伸穿過該半導體層從該上表面到達該背表面，該開孔界定永久性坑的一部分並且包括多個刻面；並且使該半導體層的一部分生長並且閉合該開孔。
  50. 如申請專利範圍第49項所述之方法，其中該開孔的該等刻面表示該半導體層的不同結晶平面，其中該等刻面包括選自下組的平面，該組由以下各項組成：{11-22}和{1-101}平面。
  51. 如申請專利範圍第50項所述之方法，其中該開孔在上表面處具有的直徑顯著大於在該背表面處的直徑，其中該開孔由第一刻面界定，該第一刻面與該上表面相交，延伸穿過該半導體層整個厚度並且與該半導體層的該背表面相交。
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