JP2013534052A5 - - Google Patents

Claims (20)

1. 半導体基板１２の上面上に位置するする少なくとも１つのＦＥＴゲート・スタックであって、この少なくとも１つのＦＥＴゲート・スタックの設置場所において前記半導体基板内に位置するソース拡張領域およびドレイン拡張領域を含み、前記ソース拡張領域と前記ドレイン拡張領域との間であって前記少なくとも１つの ゲート・スタックの下に位置するデバイス・チャネルを含む、少なくとも１つのＦＥＴゲート・スタックと、
   前記少なくとも１つのＦＥＴゲート・スタックの対向側であって前記半導体基板内に位置する埋め込みストレッサ要素であって、各埋め込みストレッサ要素は、下方から上方に、前記半導体基板の格子定数とは異なる格子定数を有すると共に前記デバイス・チャネルにおいて歪みを与える第１のエピタキシ・ドーピング半導体材料の第１の層と、前記第１の層の上に位置する第２のエピタキシ・ドーピング半導体材料の第２の層と、を含み、前記第１のエピタキシ・ドーピング半導体材料の前記第１の層が前記第２のエピタキシ・ドーピング半導体材料の前記第２の層よりもドーパント含有量が少なく、更に、前記第２のエピタキシ・ドーピング半導体材料の前記第２の層の上面上に位置するドーパントのデルタ単層を含む、埋め込みストレッサ要素と、
   前記ドーパントのデルタ単層の上面上に位置する金属半導体合金と、
   を含む、半導体構造。
2. 前記半導体基板がバルクＳｉまたはシリコン・オン・インシュレータで形成されている、請求項１に記載の半導体構造。
3. 前記少なくとも１つのＦＥＴゲート・スタックがｐＦＥＴゲート・スタックであり、各埋め込みストレッサ要素の前記第１の層がＳｉＧｅまたはＳｉＧｅ：Ｃを含む、請求項１に記載の半導体構造。
4. 前記少なくとも１つのＦＥＴゲート・スタックがｎＦＥＴゲート・スタックであり、各埋め込みストレッサ要素の前記第１の層がＳｉ：Ｃを含む、請求項１に記載の半導体構造。
5. 前記第１および第２のエピタキシ・ドーピング半導体材料がｐ型ドーパントを含み、前記ドーパントのデルタ単層もｐ型である、請求項３に記載の半導体構造。
6. 前記第１および第２のエピタキシ・ドーピング半導体材料がｎ型ドーパントを含み、前記ドーパントのデルタ単層もｎ型である、請求項４に記載の半導体構造。
7. 前記少なくとも１つのＦＥＴゲート・スタックに隣接して、第３のエピタキシ・ドーピング半導体材料の第３の層の上に位置するシリサイド・スペーサを更に含む、請求項１に記載の半導体構造。
8. 半導体基板１２の上面上に位置するする少なくとも１つのｐＦＥＴゲート・スタックおよび少なくとも１つのｎＦＥＴゲート・スタックであって、前記少なくとも１つのｐＦＥＴゲート・スタックおよび前記少なくとも１つのｎＦＥＴゲート・スタックの各々が、前記少なくとも１つのｐＦＥＴゲート・スタックおよび前記少なくとも１つのｎＦＥＴゲート・スタックの双方の設置場所において前記半導体基板内に位置するソース拡張領域およびドレイン拡張領域を含み、前記ソース拡張領域と前記ドレイン拡張領域との間であって前記ゲート・スタックの各々の下に位置するデバイス・チャネルを含む、少なくとも１つのｐＦＥＴゲート・ スタックおよび少なくとも１つのｎＦＥＴゲート・スタックと、
   前記少なくとも１つのｐＦＥＴゲート・スタックの対向側であって前記半導体基板内に位置するｐＦＥＴ埋め込みストレッサ要素および前記少なくとも１つのｎＦＥＴゲート・スタックの対向側であって前記半導体基板内に位置するｎＦＥＴ埋め込みストレッサ要素であって、前記埋め込みストレッサ要素の各々は、下方から上方に、前記半導体基板の格子定数とは異なる格子定数を有すると共に前記デバイス・チャネルにおいて歪みを与える第１のエピタキシ・ドーピング半導体材料の第１の層と、前記第１の層の上に位置する第２のエピタキシ・ドーピング半導体材料の第２の層と、を含み、前記第１のエピタキシ・ドーピング半導体材料の前記第１の層が前記第２のエピタキシ・ドーピング半導体材料の前記第２の層よりもドーパント含有量が少なく、更に、前記埋め込みストレッサ要素の各々の前記第２の層の上面上に位置するドーパントのデルタ単層を含む、埋め込みストレッサ要素と、
   前記ドーパントのデルタ単層の上面上に位置する金属半導体合金と、
   を含む、半導体構造。
9. 前記ｐＦＥＴ各埋め込みストレッサ要素の各々の前記第１の層がＳｉＧｅまたはＳｉＧｅ：Ｃを含む、請求項８に記載の半導体構造。
10. 前記ｎＦＥＴ埋め込みストレッサ要素の前記第１の層がＳｉ：Ｃを含む、請求項８に記載の半導体構造。
11. 前記ｐＦＥＴストレッサ要素の前記第１および第２のエピタキシ・ドーピング半導体材料がｐ型ドーパントを含み、前記ドーパントのデルタ単層もｐ型である、請求項９に記載の半導体構造。
12. 前記ｎＦＥＴストレッサ要素の前記第１および第２のエピタキシ・ドーピング半導体材料がｎ型ドーパントを含み、前記ドーパントのデルタ単層もｎ型である、請求項１０に記載の半導体構造。
13. ＦＥＴゲート・スタックの各々に隣接して、第３のエピタキシ・ドーピング半導体材料の第３の層の上に位置するシリサイド・スペーサを更に含む、請求項９に記載の半導体構造。
14. 半導体基板の上面上に少なくとも１つのＦＥＴゲート・スタックを形成することと、
    前記少なくとも１つのＦＥＴゲート・スタックの設置場所において前記半導体基板１２内にソース拡張領域およびドレイン拡張領域を形成することと、
    前記少なくとも１つのＦＥＴゲート・スタックの対向側であって前記半導体基板内にくぼみ領域を形成することと、
    実質的に前記くぼみ領域内に予め埋め込まれたストレッサ要素を形成することであって、前記予め埋め込まれたストレッサ要素の各々が、下方から上方に、前記半導体基板の格子定数とは異なる格子定数を有すると共に前記デバイス・チャネルにおいて歪みを与える第１のエピタキシ・ドーピング半導体材料の第１の層と、前記第１の層の上に位置する第２のエピタキシ・ドーピング半導体材料の第２の層と、を含み、前記第１のエピタキシ・ドーピング半導体材料の前記第１の層が前記第２のエピタキシ・ドーピング半導体材料の前記第２の層よりもドーパント含有量が少なく、更に、前記第２の層の上面上に位置するドーパントのデルタ単層と、前記デルタ単層の上に位置するエピタキシ・ドーピング半導体層の第３の層と、を含む、形成することと、
    前記予め埋め込まれたストレッサ要素の前記第３の層の一部を金属半導体合金コンタクトに変換することであって、前記金属半導体合金コンタクトが前記デルタ単層の上面上に直接位置する、変換することと、
    を含む、構造を製造する方法。
15. 各予め埋め込まれたストレッサ要素の前記第１、第２、および第３の層が、インシチューのドーピング・エピタキシャル成長プロセスによって形成される、請求項１４に記載の方法。
16. 前記ドーパントのデルタ単層が原子層堆積によって形成され、前記原子層堆積が、前記第２のエピタキシ・ドーピング半導体材料の前記第２の層の成長を中断させることによって行われる、請求項１４に記載の方法。
17. 前記変換することがシリサイド化プロセスを含む、請求項１４に記載の方法。
18. 前記少なくとも１つのＦＥＴゲート・スタックがｐＦＥＴゲート・スタックであり、前記埋め込みストレッサ要素の各々の前記第１の層がＳｉＧｅまたはＳｉＧｅ：Ｃを含み、前記第１および第２のエピタキシ・ドーピング半導体材料がｐ型ドーパントを含み、前記ドーパントのデルタ単層がｐ型ドーパントを含む、請求項１４に記載の方法。
19. 前記少なくとも１つのＦＥＴゲート・スタックがｎＦＥＴゲート・スタックであり、前記埋め込みストレッサ要素の各々の前記第１の層がＳｉ：Ｃを含み、前記第１および第２のエピタキシ・ドーピング半導体材料がｎ型ドーパントを含み、前記ドーパントのデルタ単層がｎ型ドーパントを含む、請求項１４に記載の方法。
20. 前記少なくとも１つのゲート・スタックに隣接したシリサイド・スペーサを形成することを更に含み、
    前記シリサイド・スペーサの下面が前記第３のエピタキシ・ドーピング半導体材料の前記第３の層の残り部分の上に位置し、前記シリサイド・スペーサが前記変換の前に形成される、請求項１４に記載の方法。