JP2013524553A5

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Info

Publication number: JP2013524553A5
Application number: JP2013505198A
Authority: JP
Filing date: 2011-04-15
Publication date: 2014-05-08
Anticipated expiration: 2031-04-15

Claims

マイクロチャネルを備えた集積回路を形成する方法であって、
基板上のフォトレジスト内にマイクロチャネルパターンを形成することであって、前記マイクロチャネルパターンの少なくとも１つが前記基板の一部を囲むトレンチパターンである、前記形成することと、
前記基板内にトレンチをエッチングすることと、
前記トレンチの底部を露出させるように前記基板の裏側を薄化することと、
前記マイクロチャネルを形成するように前記基板の前記一部を取り除くことと、
前記裏側を薄化することの前に、前記トレンチをトレンチ充填材料で充填することと、
前記トレンチ充填材料のオーバーフィルを取り除くことと、
前記裏側の薄化することの後に、前記トレンチから前記トレンチ充填材料を取り除くことと、
を含む、方法。
請求項１に記載の方法であって、
前記マイクロチャネルパターンを形成する前に前記集積回路が製造され、前記トレンチが前記基板内にエッチングされる前に前記集積回路を形成する層を介して前記トレンチがエッチングされる、方法。
請求項１に記載の方法であって、
前記マイクロチャネルが形成された後に前記集積回路が製造される、方法。
マイクロチャネルを備えた集積回路を形成する方法であって、
回路構造の形成前に前記集積回路の基板上に少なくとも２つのマイクロチャネルパターンを形成することであって、前記少なくとも２つのマイクロチャネルパターンの少なくとも１つが前記基板の一部を囲むトレンチパターンである、前記形成することと、
前記基板内にトレンチをエッチングすることと、
前記回路構造を形成するために用いられる処理条件に耐えることが可能なトレンチ充填材料で前記トレンチを充填することと、
前記トレンチ充填材料のオーバーフィルを取り除くことと、
前記トレンチを含む前記基板上に回路構造を形成することと、
前記トレンチの底部を露出させるように前記基板の裏側を薄化することと、
前記トレンチから前記材料を取り除くことと、
前記基板の前記一部を取り除くことと、
を含む、方法。
請求項４に記載の方法であって、
前記トレンチ充填材料で前記トレンチを充填する前に、前記トレンチの側壁上に誘電体ライナーを形成することを更に含む、方法。
請求項５に記載の方法であって、
前記誘電体ライナーが、酸化物、窒化物、及びオキシナイトライドのうち少なくとも１つであり、前記トレンチ充填材料がポリシリコンである、方法。
請求項４に記載の方法であって、
前記基板の前記囲まれる部分の少なくとも１つの寸法が２０ミクロンより大きい、方法。
請求項４に記載の方法であって、
前記トレンチの深さが１５〜５０ミクロンの範囲であり、前記トレンチの幅が５〜５０ミクロンの範囲である、方法。
請求項４に記載の方法であって、
前記マイクロチャネルパターンが全て同じ寸法である、方法。
請求項４に記載の方法であって、
前記マイクロチャネルパターンが複数の寸法を有する、方法。
請求項４に記載の方法であって、
前記マイクロチャネルのトレンチの形成の前にアイソレーションを形成することを更に含み、前記アイソレーションがＳＴＩとＬＯＣＯＳの少なくとも１つである、方法。
請求項４に記載の方法であって、
前記マイクロチャネルのトレンチの形成の後にアイソレーションを形成することを更に含み、前記アイソレーションがＳＴＩとＬＯＣＯＳの少なくとも１つである、方法。