JP2013508894A - 構成可能なマルチゲートスイッチ回路 - Google Patents

Abstract

構成可能なマルチゲートスイッチ回路を伴う集積回路を提供する。スイッチ回路は、スイッチ制御回路と、マルチゲートスイッチのアレイとを含んでもよい。各マルチゲートスイッチは、第１および第２の端子と、第１および第２のゲートと、金属ブリッジとを有してもよい。金属ブリッジは、第１の端子に取り付けられる。金属ブリッジは、ゲートを越えて延在してもよく、オフ状態で第２の端子に覆いかぶさってもよい。金属ブリッジは、オン状態で第２の端子と物理的に接触するように下方に曲がる先端を有してもよい。スイッチ制御回路は、スイッチアレイに所望のスイッチ状態をロードするように、行および列制御信号を提供してもよい。スイッチアレイは、マルチプレクサを形成するスイッチのグループに分割されてもよい。マルチプレクサは、プログラム可能論理デバイス回路等のプログラム可能回路において使用されてもよい。

Description

本願は、２００９年１０月１５日出願の米国特許出願第１２／５７９，７９２号に対する優先権を主張する。

本発明は、マルチゲートスイッチに関し、より具体的には、所望のスイッチ状態を記憶するように構成することができるマルチゲート電気機械スイッチに関する。

集積回路は、スイッチを含むことが多い。スイッチは、スイッチにわたって電気的接続を形成するようにオンにされてもよく、または電気的接続を断つようにオフにされてもよい。スイッチは、典型的に、金属酸化物半導体（ＭＯＳ）トランジスタ等のトランジスタから形成される。微小電気機械（ＭＥＭ）スイッチ等の電気機械スイッチの使用もまた提唱されている。ナノ電気機械（ＮＥＭ）スイッチと呼ばれることもあるこれらのスイッチは、フォトリソグラフィパターン形成技法等の半導体処理技法を利用する微細加工操作を使用して形成されてもよい。

従来の電気機械スイッチは、基板上に形成される。従来の電気機械スイッチは、基板上に形成される、ソース端子、ドレイン端子、およびゲートを有する。片持ち梁は、ゲート上に形成される。梁は、ソース端子に取り付けられる。そのオフ状態において、スイッチのゲートは、低電圧に駆動される。梁は、ドレイン端子上を延在する先端を有する。スイッチのオフ状態において、先端およびドレイン端子は、空気によって分離される。したがって、オフ状態において、電気的接続は、ソースとドレイン端子との間に形成されない（例えば、スイッチが開放されている）。

従来のスイッチのゲートは、スイッチをオン状態に置くように、高電圧に駆動することができる。ソース端子は、オン状態で低電圧に駆動される。オン状態において、ゲート・ソース間電圧（例えば、ゲートとソース端子との間の電圧差）は、梁の先端がドレイン端子に接触するように梁を曲げる、静電力を生成する。梁は、電子のための導電性経路として機能し、それによって、ソースとドレイン端子との間に電気的接続を形成する（例えば、スイッチは閉鎖されている）。

従来の電気機械スイッチは、概して、単一ゲートを有する。結果として、専用制御回路（すなわち、アドレストランジスタ）が必要とされる。制御回路は、スイッチのゲートに接続される。制御回路は、スイッチがオンにされているか、またはオフにされているかを判定する。例えば、制御回路は、スイッチをそれぞれオンまたはオン状態に置くように、ゲートを高電圧または低電圧に駆動することができる。

１つを超えるスイッチが使用されるシナリオにおいて、各スイッチは、スイッチを所望の状態に置くために、対応する制御回路を必要とする。例えば、６４×１２８アレイのスイッチは、８１９２（６４×１２８）の制御回路を必要とする。したがって、多数の単一ゲートスイッチを使用する用途において、各スイッチを制御するために多数の制御回路がまた必要とされる。制御回路は、集積回路上の容認し難いほど大きな面積を消費し得る。

したがって、向上された電気機械スイッチ回路を提供することができることが望ましい。

集積回路は、構成可能なマルチゲートスイッチ回路が提供されてもよい。構成可能なマルチゲートスイッチ回路は、スイッチ制御回路と、マルチゲート電気機械スイッチのアレイとを含んでもよい。スイッチ制御回路は、行制御信号および列制御信号を提供してもよい。

マルチゲートスイッチのアレイ内の各マルチゲートスイッチは、第１の端子と、第２の端子と、第１のゲートと、第２のゲートとを含んでもよい。導電性の可撓性ブリッジ構造（例えば、片持ち梁、あるいは導電性材料から形成されるか、または導電性材料で被覆される、他の可撓性であり、したがって偏向可能な構造）は、第１の端子に取り付けられてもよい。ブリッジ構造は、ゲートを越えて延在してもよい。ブリッジは、マルチゲートスイッチがオフ状態の時に第２の端子に覆いかぶさる先端を有してもよい。先端は、第１および第２のゲート上の制御信号を調整することによって、変形されてもよい。例えば、マルチゲートスイッチがオン状態の時に、第２の端子と物理的に接触するように下方に曲げることによって、可撓性ブリッジ構造を変形させる第１および第２のゲート上に、制御信号は置かれてもよい。

マルチゲートスイッチは、スイッチのゲートにおいて印加される電圧に基づいて構成（開放または閉鎖されるように設定）されてもよい。

列制御信号は、マルチゲートスイッチの第１のゲートに提供されてもよい。行制御信号は、マルチゲートスイッチの第２のゲートに提供されてもよい。列および行制御信号は、マルチゲートスイッチアレイに所望のスイッチ状態をロードするために調整されてもよい。

スイッチアレイは、スイッチのグループに配設されてもよい。例えば、４つのスイッチのグループが形成されてもよい。４つのスイッチの各グループは、マルチプレクサを実装するために使用されてもよい。マルチプレクサは、プログラム可能論理デバイス回路等のプログラム可能回路において使用されてもよい。

スイッチアレイ回路のさらなる特徴、その性質、および種々の利点は、添付の図面および以下の発明を実施するための形態からより明らかになるであろう。

図１Ａは、従来の電気機械スイッチの概略断面側面図である。 図１Ｂは、従来の電気機械スイッチの概略図である。 図２は、従来の電気機械スイッチの切替挙動を示すグラフである。 図３Ａは、本発明の実施形態に従う、例示的なマルチゲート電気機械スイッチの概略断面側面図である。 図３Ｂは、本発明の実施形態に従う、例示的なマルチゲート電気機械スイッチの概略図である。 図４、５、および６は、本発明の実施形態に従う、マルチゲートスイッチのゲートに印加されてもよい例示的な電圧値を示す表である。 図４、５、および６は、本発明の実施形態に従う、マルチゲートスイッチのゲートに印加されてもよい例示的な電圧値を示す表である。 図４、５、および６は、本発明の実施形態に従う、マルチゲートスイッチのゲートに印加されてもよい例示的な電圧値を示す表である。 図７は、本発明の実施形態に従う、印加されたゲート電圧の種々の組み合わせの関数としてのマルチゲート電気機械スイッチの例示的な動作モードを示す表である。 図８および９は、本発明の実施形態に従う、マルチゲート電気機械スイッチの切替挙動を示す図である。 図８および９は、本発明の実施形態に従う、マルチゲート電気機械スイッチの切替挙動を示す図である。 図１０は、本発明の実施形態に従う、構成可能なマルチゲートスイッチ回路の概略図である。 図１１は、本発明の実施形態に従う、図１０に示される種類の構成可能なマルチゲートスイッチ回路を構成することに関わる例示的なステップのフローチャートである。 図１２は、本発明の実施形態に従う、二段階の構成可能なマルチゲートスイッチ回路の概略図である。 図１３は、本発明の実施形態に従う、図１２に示される種類の二段階の構成可能なマルチゲートスイッチ回路を構成することに関わる例示的なステップのフローチャートである。

集積回路は、スイッチの使用を必要とすることが多い。スイッチは、オフ状態で動作してもよく（すなわち、スイッチは開放されていてもよい）、またはオン状態で動作してもよい（すなわち、スイッチは閉鎖されていてもよい）。スイッチは、電気回路において、２つの別々の端子に接続されてもよい。オフ状態において、２つの端子は、電流がスイッチを通って２つの端子間を流れないように、電気的に切断される。オン状態において、２つの端子は、電流が２つの端子間を流れることができるように、電気的に接続される。スイッチのアレイを含む集積回路は、クロスバースイッチ回路、プログラム可能論理デバイス集積回路等のプログラム可能集積回路、回路の構成可能なブロックを伴う特定用途向け集積回路等を含んでもよい。

集積回路は、種々の種類のスイッチを有してもよい。集積回路は、金属酸化物半導体（ＭＯＳ）トランジスタを含んでもよい。ＭＯＳトランジスタは、ソース端子、ドレイン端子、およびゲートを含む。ソース−ドレイン端子は、典型的に、シリコン基板上に直接形成される高ドープ領域である。ゲート（例えば、ポリシリコンゲート）は、ソースとドレイン端子を分離させる基板内の低ドープ領域上に形成される。ゲート酸化物の薄層は、ポリシリコンゲートと低ドープ領域との間に形成される。

チャネルは、ゲート酸化物の真下にある基板（例えば、低ドープ領域）の表面において形成される。ＭＯＳトランジスタをオンにする第１のセットの電圧に、ソース−ドレイン端子およびゲートを駆動することができる。オン状態において、電流は、チャネルを通ってソースとドレイン端子との間を流れる。ＭＯＳトランジスタをオフにする第２のセットの電圧に、ソース−ドレイン端子およびゲートを駆動することができる。オフ状態において、電流は、ソースとドレイン端子との間を流れることを止める。

チャネル内の電場（例えば、ゲートとソース端子との間の電圧差から生じる電場）の制御は、電流がＭＯＳトランジスタを通って流れるかどうかを判定する。ＭＯＳトランジスタが（例えば、オフ状態からオン状態またはその逆に）切り替わる時、ＭＯＳトランジスタのゲートは、決して物理的に移動しない。

ＭＯＳトランジスタに加えて、集積回路は、微小電気機械システム（ＭＥＭＳ）スイッチ等の電気機械スイッチを含んでもよい。小さいバージョンのこれらのスイッチは、ナノ電気機械（ＮＥＭ）スイッチと呼ばれることもある。集積回路上での使用のために、ＭＥＭＳスイッチは、モダントランジスタ回路の寸法（例えば、１０平方ミクロン未満、１平方ミクロン未満、０．１平方ミクロン未満等）におよそ匹敵する寸法で製造されてもよい。典型的な製造スキームにおいて、シリコン基板は、半導体製造技法（例えば、リソグラフィ、ウェットおよび／またはドライエッチング、蒸着、酸化等）を使用してエッチングされ、パターン形成されてもよい。ＭＥＭＳスイッチを形成するための半導体製造技法の使用は、スイッチを小型の寸法で製造することを可能にする。

ＭＯＳトランジスタと対照的に、電気機械スイッチは、切替時に物理的に移動する部分を有する。いくつかの種類の電気機械スイッチは、特定のＭＯＳトランジスタスイッチよりもいくらか大きな面積を消費し得るが、電気機械スイッチは、強化された性能を示し得る。例えば、電気機械スイッチは、ゼロ漏洩電流およびＭＯＳトランジスタスイッチと比べて向上した放射線耐性を示し得る。所望される場合、ＭＯＳトランジスタおよび電気機械スイッチは、両方の種類の技術に適合する半導体製造技法を使用して、同じシリコン上で製造されてもよい。

従来の電気機械スイッチ１０の断面図が図１Ａに示される（図１Ｂは、対応する回路図記号を示す）。従来のスイッチ１０は、基板１２上に形成される。スイッチ１０は、基板１２上に形成される、ソース端子１６、ドレイン端子１８、およびゲート１４を有する。スイッチ１０は、ソース端子１６に取り付けられる片持ち梁２０を含む。梁２０は、ゲート１４を越えて延在し、ドレイン端子１８に覆いかぶさる先端を有する。

スイッチのオフ状態において、梁２０の先端は、空気によってドレイン端子１８から分離される。スイッチのオン状態において、先端がドレイン端子１８と直接接触するように、梁２０は、物理的に下方に曲がる。物理的に下方に曲がる梁２０の動作は、大幅な機械的遅延を発生させる。結果として、電気機械スイッチの切替時間は、典型的には、ＭＯＳトランジスタの切替時間よりも遅い。

従来のスイッチ１０の状態は、ゲート・ソース間電圧（ＶＧＳ）に依存する。ゲート・ソース間電圧は、ゲート１４とソース端子１６との間の電圧差である。図２は、ドレイン電流対ＶＧＳを示す（例えば、従来のスイッチ１０の切替挙動を図示する）。図２は、ソース端子１６およびドレイン端子１８がそれぞれ接地および供給電圧で保持されると想定する。

従来のスイッチ１０は、ゲート１４が接地電圧ＶＯＦＦに駆動される時に、開放されている（例えば、図２参照）。ゼロ電流ＩＯＦＦに示されるように、電流は、オフ状態でスイッチ１０を通って流れない。スイッチ１０が現在開放されている場合、ゲート１４が中間電圧ＶＨＯＬＤに上昇されたとしても、スイッチ１０は開放されたままである。これは、電圧ＶＨＯＬＤが、スイッチを閉鎖するのに十分なほどには、スイッチの梁を曲げるには不十分であるためである。

従来のスイッチ１０が現在開放されている場合、スイッチ１０は、ゲート１４が供給電圧ＶＯＮに上昇された場合にオンとなる（例えば、閉鎖される）。供給電圧ＶＯＮは、プルイン電圧ＶＰＩより大きい。プルイン電圧ＶＰＩは、ゲート電圧が開放スイッチを閉鎖するために克服する必要がある、最小閾値電圧である。経路２２は、オフ状態からオン状態に移行するスイッチ１０の挙動を図示する。電流ＩＯＮに示されるように、電流は、オン状態でスイッチ１０を通って流れる。

従来のスイッチ１０が現在閉鎖されている場合、ゲート１４が中間電圧ＶＨＯＬＤに低下されたとしても、スイッチ１０は閉鎖されたままである。中間電圧ＶＨＯＬＤは、ＶＰＩより小さいが、プルアウト電圧ＶＰＯより大きい。ゲート電圧は、閉鎖スイッチを開放させるために（すなわち、ドレイン１８との物理的接触から片持ち梁２９を離脱させるために）、プルアウト電圧ＶＰＯより低い電圧に駆動されなければならない。経路２４は、オン状態からオフ状態に移行するスイッチ１０の挙動を図示する。図２の曲線で示されるヒステリシスは、ＭＥＭＳスイッチの機械構造間の相互作用によって生じる。

従来のスイッチ１０は、（例えば、スイッチをオンまたはオフにするために）ゲート１４上の電圧を制御するように専用制御回路（例えば、アドレストランジスタ）を必要とする。したがって、多数のスイッチ１０を使用する用途は、多数の対応する制御回路を必要とする。例えば、１２８×２５６スイッチのアレイは、３２，７６８（１２８×２５６）の制御回路を必要とする。したがって、従来のスイッチに対する制御回路は、集積回路チップ上で所望されるよりもより大きな面積を占め得る。

構成可能なマルチゲート電気機械スイッチを使用することによって、スイッチを構成するために必要とされる制御回路の数を減少させ得る集積回路が提供されてもよい。集積回路上のスイッチのアレイにおいて使用されてもよい種類の、構成可能なマルチゲート電気機械スイッチ２６の断面図が図３Ａに示される。図３Ｂは、マルチゲートスイッチ２６の回路図記号を示す。

図３Ａに示されるように、マルチゲートスイッチ２６は、基板２８上に形成される。基板２８は、シリコン、ゲルマニウム、シリコンオンインシュレータ、ガラス、および他の絶縁材料等であってもよい。マルチゲートスイッチ２６は、基板２８上に形成される、第１の端子３４、第２の端子３６、第１のゲート３０（Ｇ１）、および第２のゲート３２（Ｇ２）を有してもよい。典型的な配設において、スイッチ２６の構造の一部または全ては、ＭＥＭＳ技術を使用して（例えば、小型デバイス構造を形成するように、ウェットおよび／またはドライエッチング、フォトリソグラフィパターン形成、蒸着等の半導体製造技法を使用して）形成されてもよい。端子３４および３６は、スイッチ２６に対するメインスイッチ端子を形成する。スイッチ２６が閉鎖されている時、電流は、端子３４と３６との間を自由に流れる。ゲート端子３０および３２は、制御端子として機能する。スイッチ２６の状態は、ゲート端子３０および３２に印加される電圧を制御することによって、制御することができる。

端子３０および３２上の電圧はそれぞれ、ゲート電圧ＶＧ１およびＶＧ２と呼ばれてもよい。端子３４の電圧は、ソース電圧ＶＳと呼ばれてもよい。Ｇ１と第２の端子３６との間の電圧差（例えば、ＶＧ１マイナスＶＳ）は、ＶＧＳ１と呼ばれてもよい。Ｇ２と第２の端子３６との間の電圧差（例えば、ＶＧ２マイナスＶＳ）は、ＶＧＳ２と呼ばれてもよい。マルチゲートスイッチ２６は、第１の端子３４に取り付けられるブリッジ３８等の導電性ブリッジ構造を含んでもよい。ブリッジ３８は、（一例として）片持ち梁構造を使用して実装されてもよい。図３Ａの図に示されるように、ブリッジ３８は、第１のゲート３０および第２のゲート３２を越えて延在してもよく、第２の端子３６に覆いかぶさる先端を有してもよい。第１および第２の端子３４および３６は、ソース−ドレイン端子と呼ばれることがあってもよい。

マルチゲートスイッチ２６は、プルアウト電圧ＶＰＯおよびプルイン電圧ＶＰＩ等の２つの臨界閾値電圧を有してもよい。スイッチ２６をオフ状態からオン状態にするためには、総ゲート・ソース間電圧ＶＧＳ１２（例えば、ＶＧＳ１およびＶＧＳ２の和）を、ＶＰＩより大きくなるように増加させなければならない。スイッチ２６をオン状態からオフ状態にするためには、総ＶＧＳ１２を、ＶＰＯより小さくなるまで低下させなければならない。例えば、プルアウト電圧ＶＰＯおよびプルイン電圧ＶＰＩはそれぞれ、（図４に示されるように）２ボルト（Ｖ）および１１Ｖに等しくてもよい。実際には、ＶＧＳ１およびＶＧＳ２の値は、総ゲート電圧ＶＧＳ１２を形成するように、完全に直線的に、等しく加重される様式で組み合わされなくてもよい。本明細書に説明される方法は、ＶＧＳ１およびＶＧＳ２の加重和または他の何らかの関数を使用することによって、容易にそのようなケースに拡張することができる。

スイッチ２６のアレイを構成するために、スイッチ制御回路は、ゲートＧ１およびＧ２の電圧を調整してもよい。これは、行および列制御信号線を使用して効率的に達成されてもよい。

第１のゲート３０（Ｇ１）は、動作の様々な段階中に、種々の電圧値に駆動されてもよい。一例として、Ｇ１は、所与の時間において、４つの異なる電圧値Ｖ１、Ｖ２、Ｖ３、およびＶ４のうちの１つに駆動されてもよい。図５に示されるように、電圧値Ｖ１、Ｖ２、Ｖ３、およびＶ４はそれぞれ、０Ｖ、５Ｖ、１０Ｖ、および３Ｖに等しくてもよい。

同様に、第２のゲート３２（Ｇ２）は、種々の電圧値に駆動されてもよい。例えば、Ｇ２は、３つの異なる電圧値ＶＡ、ＶＢ、およびＶＣのうちのいずれか１つに駆動されてもよい。電圧値ＶＡ、ＶＢ、およびＶＣはそれぞれ、（図６に示されるように）０Ｖ、５Ｖ、および３Ｖに等しくてもよい。

図４〜７に示される電圧値は、単なる例示である。第１のゲート３０は、所望される場合、４つを超えるまたは４つ未満の電圧値に駆動されてもよい。第１のゲート３０は、少なくとも２つの電圧値（例えば、低電圧値および中間電圧値）に駆動されてもよい。ＶＧ１上で２つの電圧のみを使用するように構成されるマルチゲートスイッチは、より低い雑音マージンを有してもよい。同様に、第２のゲート３２は、３つを超える電圧値に駆動されてもよい。所望される場合、Ｇ１およびＧ２を駆動するために、他の適した電圧値が使用されてもよい。

図７の表は、マルチゲートスイッチ２６に印加することができるゲート電圧の可能な組み合わせを列挙する。行ＡおよびＢは、Ｇ１の電圧（ＶＧ１）がＶ１（例えば、０Ｖ）に駆動される第１のシナリオに対応する。行ＣおよびＤは、ＶＧ１がＶ２（例えば、５Ｖ）に駆動される第２のシナリオに対応する。行およびＦは、ＶＧ１がＶ３（例えば、１０Ｖ）に駆動される第３のシナリオに対応する。行Ｇは、ＶＧ１がＶ４（例えば、３Ｖ）に駆動される第４のシナリオに対応する。

第１に、第１の端子（「ソース」）３４の電圧が０Ｖであると想定する。第１のシナリオにおいて、ＶＧ２は、ＶＡまたはＶＢに駆動されてもよい。ＶＧ２がＶＡ（例えば、０Ｖ）に駆動される場合、総ＶＧＳ１２は、（行Ａ、列４に示されるように）０Ｖに等しい。この総ＶＧＳは、ＶＰＯおよびＶＰＩより小さい。したがって、Ｖ１でのＶＧ１ならびにＶＧ２およびＶＡの組み合わせは、常にスイッチ２６を開放させる。行Ａは、消去モード（リセットまたはクリアモードと呼ばれることもある）に対応する。ＶＧ２がＶＢ（例えば、５Ｖ）に駆動される場合、総ＶＧＳ１２は、５Ｖ（行Ｂ、列４）に等しい。

第２のシナリオにおいて、ＶＧ２はまた、ＶＡまたはＶＢにも駆動される。ＶＧ２がＶＡに駆動される場合、総ＶＧＳ１２は、５Ｖ（行Ｃ、列４）に等しい。ＶＧ２がＶＢに駆動される場合、総ＶＧＳ１２は、１０Ｖ（行Ｄ、列４）に等しい。

第３のシナリオにおいて、ＶＧ２は、同様に、ＶＡまたはＶＢに駆動されてもよい。ＶＧ２がＶＡに駆動される場合、総ＶＧＳ１２は、１０Ｖ（行Ｅ、列４）に等しい。ＶＧ２がＶＢに駆動される場合、総ＶＧＳ１２は、１５Ｖ（行Ｆ、列４）に等しい。

行Ｂ〜Ｅの総ＶＧＳ１２は、ＶＰＩ（例えば、１１Ｖ）より小さい。したがって、行Ｂ〜Ｅは、マルチゲートスイッチがその現在の状態に留まっている（例えば、スイッチが現在オフの場合はオフ状態にあり、またはスイッチが現在オンの場合はオン状態にある）保留モードに対応する。行Ｆの総ＶＧＳ１２は、ＶＰＩより大きくてもよい。したがって、行Ｆは、マルチゲートスイッチがオフ状態からオン状態に移行する閉鎖モードに対応してもよい。

第４のシナリオにおいて、ＶＧ１およびＶＧ２はそれぞれ、３Ｖに駆動されてもよい。したがって、総ＶＧＳ１２は、６Ｖに等しい。６ＶのＶＧＳ１２は、ＶＰＯとＶＰＩとの間にあるため、行Ｇは、動作モードに対応する。動作モードにおいて、ＶＳの値に関係なく、先に開放されているスイッチは、開放されたままであり、その一方、先に閉鎖されているスイッチは、閉鎖されたままである。行Ｂ〜Ｅの種々の保留モードとは異なり、動作モードの電圧ＶＳＧ１２は、最適動作点（すなわち、制御信号変動、ならびにソース−ドレイン端子３４および３６を通過する電圧の変動によって妨害されそうにない動作電圧）に等しくなるように選択されてもよい。

図７に示されるマルチゲートスイッチの挙動は、行および列制御信号を使用して、スイッチのアレイに所望のスイッチ状態のパターンをプログラムすることを可能にする。特定の列内のスイッチを消去またはプログラムするために取られる措置は、他の列に先にロードされた状態を乱すことなく、スイッチのその列上で実施することができる。

第１の端子３４の電圧（例えば、ソース電圧ＶＳ）は、特にデバイスの動作中は、常に０Ｖでなくてもよい。したがって、総ＶＧＳ１２は、ＶＳの値に応じて変化してもよい。ＶＧＳ１２は、ＶＧＳ１（例えば、ＶＧ１マイナスＶＳ）およびＶＧＳ２（例えば、ＶＧ２マイナスＶＳ）の和に等しいため、ＶＳにおける変化は、総和において２倍現れる。例えば、ＶＳは、１Ｖに等しくてもよい。結果として、総ＶＧＳは、ＶＳの２倍（例えば、本実施例においては、２Ｖ）低下されてもよい。

総ＶＧＳ１２におけるこの変化は、図７の５列目に反映される。行Ａの新しいＶＧＳ１２は、依然としてＶＰＯおよびＶＰＩより小さいままである（例えば、消去モード）。行Ｂ〜Ｅの新しいＶＧＳは、依然としてＶＰＯより大きく、ＶＰＩより小さい（例えば、保留モード）。行Ｆの新しいＶＧＳは、依然としてＶＰＩより大きい（例えば、閉鎖モードまたはプログラムモード）。行Ｇの新しいＶＧＳは、依然としてＶＰＯとＶＰＩとの間である（例えば、動作モード）。動作モードでは、Ｖ３の値は、ＶＧＳ１２の動作マージンと下限（例えば、ＶＧＳ１２がＶＰＯにより近い時）のＶＰＯの動作マージンとの間の、ならびにＶＰＩの動作マージンと上限（例えば、ＶＧＳ１２がＶＰＩにより近い時）のＶＰＩとの間の電圧マージンを最大にするように選択されてもよい。

図７の表のグラフ表示が図８に示される。スイッチ２６は、オフ状態からオン状態に移行する時に経路４０を横断してもよく、オン状態からオフ状態に移行する時に経路４２を横断してもよい。プルイン電圧ＶＰＩは、スイッチを閉鎖するように十分に大きい静電ポテンシャルが、ゲート（例えば、Ｇ１およびＧ２）と第１の端子３４との間に形成される閾値電圧を表してもよい。十分に大きい静電力は、ブリッジ３８を下方に曲げ、第２の端子３６と接触させてもよい。ＶＧＳ１２が、ＶＰＩより小さいより低い電圧に低下されるまで、原子間力は、ブリッジ３８を端子３６に取り付けた（例えば、「固着」）ままにさせてもよい。より低い電圧は、プルアウト電圧ＶＰＯであってもよい。

ヒステリシスループは、閾値電圧ＶＰＩとＶＰＯとの間の領域に存在してもよい（例えば、経路４０および４２の移行）。ヒステリシスループは、マルチゲートスイッチ２６における記憶効果を提供する。言い換えれば、スイッチに所望の状態（例えば、オンまたはオフ状態）がロードされると、スイッチは、（例えば、総ＶＧＳ１２をＶＰＩより上またはＶＰＯより下に駆動することによって）ヒステリシスループを出るのに十分な圧力がスイッチに印加されるまで、所望の状態を保持してもよい。

所望のスイッチ状態がロードされると、マルチゲートスイッチ２６は、動作モードに置かれてもよい。動作モードにおいて、総ＶＧＳ１２は、動作電圧（例えば、Ｖ４およびＶＣの和）に駆動されてもよい。図９に示されるように、ＶＳにおける正の変化は、総ＶＧＳ１２をＶＳの２倍減少させてもよい。動作時にソース上に伝送される信号に起因して、ＶＳにおける変化（例えば、０Ｖから−１Ｖ）もまた可能である。ＶＳにおけるこの負の変化は、総ＶＧＳ１２を、例えば、２Ｖの２倍増加させてもよい。したがって、ヒステリシスループの中間点において（例えば、ＶＰＯおよびＶＰＩの平均に等しい最適電圧値において）動作電圧を設定することが所望され得る。このような方法で動作される場合、スイッチ２６は、ＶＳ差異に対して最大の耐性を有してもよい。

構成可能なマルチゲートスイッチ回路は、図１０の集積回路４４等の集積回路上に形成されてもよい。集積回路４４は、オフチップソースからの電力供給信号および接地信号を受信する外部供給ピン４６を有してもよい。ピン４６はまた、集積回路４４に、および該集積回路４４からデータを伝達する入出力回路に結合されてもよい。

回路４４上のマルチゲートスイッチ回路は、スイッチ制御回路４８と、マルチゲートスイッチ２６のアレイとを含んでもよい。スイッチ制御回路４８は、行制御信号および列制御信号を提供してもよい。行および列制御信号は、マルチゲートスイッチのアレイを構成するために使用されてもよい。行および列制御信号は、バッファ５１を使用してバッファされてもよい。

マルチゲートスイッチのアレイは、行および列に配設されるスイッチ２６を有してもよい。各行制御信号は、対応する行に沿って配設されるマルチゲートスイッチの第２のゲートに接続されてもよい。各列制御信号は、対応する列に沿って配設されるマルチゲートスイッチの第１のゲートに接続されてもよい。各列内のスイッチは、４つのグループに配設さてもよい。４つのマルチゲートスイッチの各グループは、マルチプレクサ５０（例えば、４対１マルチプレクサ）を形成してもよい。４つのスイッチの各グループにおいて、スイッチの第２の端子は、マルチプレクサ出力５２を形成するように一緒に接続されてもよい。各マルチプレクサ５０の中の各マルチゲートスイッチの第１の端子は、集積回路４４上の他の回路（図示せず）から供給される別々の入力（例えば、入力（０，０）、入力（１，０）等）に接続されてもよい。別々の入力は、それらは異なる信号経路に接続されるため、一緒に接続されなくてもよい。所望される場合、別々の入力のうちの少なくともいくつかは、共通信号経路に接続されてもよい。

図１０のスイッチ回路は、単なる例示である。例えば、所望される場合、２対１マルチプレクサ、８対１マルチプレクサ、または他の種類の回路が回路４４上に実装されてもよい。さらに、スイッチがあらゆる行および列の交点に位置する必要はない。

図１０の実施例は、マルチゲートスイッチの８×２アレイを含む（例えば、１６のスイッチが示される）。実際には、スイッチのより大きなまたはより小さなアレイが形成されてもよい。図１０の構成で、スイッチ制御回路は、１６のスイッチを構成するように、８つの対応する行制御信号および２つの対応する列制御信号を提供してもよい。各制御信号は、１つの制御回路を必要としてもよい。したがって、図１０の構成可能なスイッチ回路は、１０の制御回路を必要としてもよい。従来の単一ゲートスイッチが使用された場合、１６の専用制御回路が必要とされる。したがって、従来の単一ゲートスイッチの代わりにマルチゲートスイッチ２６を使用することは、特に大きなスイッチアレイにおいて、所与のアレイに使用される制御回路の数を著しく減少させ得る。例えば、１２８×２５６スイッチアレイにおいて、（前述のように）従来の単一ゲートスイッチが使用された場合、３２，７６８の制御回路が必要とされる。しかしながら、マルチゲートスイッチ２６が使用された場合、３８４の制御回路（例えば、１２８プラス２５６）のみが必要とされる。所望される場合、任意の寸法および数のスイッチのアレイが形成されてもよい。図１０の構成は、単なる例示である。

図１１は、図１０と関連して説明される種類のマルチゲートスイッチ回路を構成することに関わる例示的なステップを示す。最初に、スイッチアレイは、電圧Ｖ１およびＶＡをそれぞれ、全ての列および行制御信号線上に置くことによってクリア（例えば、リセット）されてもよい（ステップ５４）。列および行制御信号のこの組み合わせは、全てのスイッチを開放させる消去モードに対応するＶＧＳ１２値をもたらす。行および列制御信号は、同時に、または連続的にアサートされてもよい。

リセット段階の後、行制御信号の所望のパターンをアサートする一方で、所与の列制御信号を体系的にアサートすることによって、アレイに所望のスイッチ状態が構成されてもよい（ちなわち、所望のセットのスイッチ構成がロードされてもよい）（ステップ５６）。例えば、ステップ５８において、所与の列は、対応する列制御信号をＶ３にすることによって選択されてもよい。その他の列制御信号は、Ｖ２に駆動されてもよい。この種類の配設では、その他の列にあるスイッチは、ＶＧ２に印加される電圧値に関係なく、保留モードのままである（例えば、図７の行ＣおよびＤ参照）。

電圧ＶＢを対応する行制御信号線上に駆動させることによって、選択された列上の特定のスイッチが閉鎖されてもよい（例えば、図７の行Ｆ参照）。

あるいは、電圧ＶＡを対応する行制御信号線上に置くことにより、スイッチを開放させたまま保ってもよい（ステップ６０）。行制御信号は、同時に（例えば、スキャンチェーンを使用して）、または連続的に（例えば、デコーダを使用して）アサートされてもよい。

構成されるより多くの列がある場合（ステップ６２）、ロードする別の列が選択されてもよい（ステップ６４）。別の列は、ステップ６０において前述したのと同じ方法でロードされてもよい。

アレイ全体に所望のスイッチ状態がロードされると、スイッチは、電圧Ｖ４およびＶＣをそれぞれ、全ての列および行制御信号上に駆動させることによって、動作モードに置かれてもよい（ステップ６６）。このような方法で駆動される場合、スイッチは、ヒステリシスループ内（ＶＰＯとＶＰＩとの間）に留まり、それらの所望のロードされたスイッチ状態を保持する。

次いで、スイッチは、コンピュータシステム等のシステムの一部として使用されてもよい（ステップ６８）。スイッチは、構成可能な切替ネットワークとして使用されてもよい。スイッチは、所望のカスタム論理関数（例えば、ユーザ回路設計）を提供するように、プログラム可能論理デバイス回路等のプログラム可能回路において使用されてもよい。この種類の環境において、スイッチは、コンピュータ支援設計システムを使用して作成されるプログラミングデータに基づいて、所望の電気的接続を形成するように構成されてもよい。所望される場合、スイッチは、（例えば、クロスバースイッチ、特定用途向け集積回路の一部等として）他の種類の集積回路において使用されてもよい。

マルチゲートスイッチ回路は、起動後、１回を超えて構成されてもよい。新しいセットのスイッチ状態は、所望の機能性を提供するように、いつでもロードされてもよい。

所望される場合、マルチプレクサは、多段階マルチプレクサを形成するようにカスケードされてもよい。図１２に示されるように、２つの４対１マルチプレクサ５０は、２つの出力経路５２を有してもよい。２対１マルチプレクサ７２は、２つの入力端子を有してもよい。２つの出力経路は、マルチプレクサ７２の２つの入力端子に接続されてもよい。２つのマルチプレクサ５０は、第１の状態を形成してもよい。マルチプレクサ７２は、第２の段階を形成してもよい。第２の段階でカスケードされた第１の段階は、８対１マルチプレクサ７０を形成してもよい。マルチプレクサ７２は、マルチプレクサ７０の出力７４を形成する出力を有してもよい。マルチプレクサ７０は、出力７４に接続するように、８つの入力信号（例えば、入力０から入力７）のうちの１つを選択してもよい。この種類のカスケード構成を使用して、より複雑なマルチプレクサが形成されてもよい（例えば、１６対ｌマルチプレクサ、３２対１マルチプレクサ等）。

図１２に示される種類の二段階マルチプレクサの構成は、図１３に示されるような追加のローディングステップを含んでもよい。ステップ７６において、第１の段階（マルチプレクサ５０）におけるスイッチがクリアされてもよい。リセット後、第１の段階におけるスイッチは、初期化スイッチ状態をロードされてもよい。このような方法で構成される場合、第２の段階（マルチプレクサ７２）への入力（例えば、経路５２）は、非浮動である。

ステップ８０において、第２の段階におけるスイッチがクリアされてもよい。第２の段階におけるスイッチがクリアされると、第２の段階におけるスイッチに所望のスイッチ状態がロードされてもよい（ステップ８２）。

この時点で、第１の段階におけるスイッチが再度クリアされてもよい（ステップ８４）。ステップ８６において、第１の段階おけるスイッチに所望のスイッチ状態がロードされてもよい。第１および第２の段階におけるスイッチに所望のスイッチ状態がロードされると、マルチプレクサ７０の中の全てのスイッチは、動作モードに置かれてもよい。

追加の実施形態
追加の実施形態１。複数のマルチゲートスイッチを備え、各マルチゲートスイッチは、第１および第２の端子と、可撓性の導電性構造と、第１および第２の制御ゲートとを有し、可撓性の導電性構造は、第１および第２の制御ゲート上の電圧に応じて、第１および第２の端子を短絡するように変形する、回路。

追加の実施形態２。マルチプレクサを形成するように、複数のマルチゲートスイッチの第２の端子を一緒に電気的に接続する導電性経路をさらに備える、追加の実施形態１の回路。

追加の実施形態３。第１および第２の制御信号線をさらに備え、複数のマルチゲートスイッチの第１の制御ゲートは、第１の制御信号線に接続され、複数のマルチゲートスイッチの第２の制御ゲートは、第２の制御信号線に接続される、追加の実施形態２の回路。

追加の実施形態４。複数の異なる信号経路をさらに備え、複数のマルチゲートスイッチの第１の端子はそれぞれ、複数の異なる信号経路のうちの異なるそれぞれ１つに接続される、追加の実施形態３の回路。

追加の実施形態５。行および列に配設されるマルチゲートスイッチのアレイであって、スイッチはそれぞれ、可撓性の導電性構造と、第１および第２のゲートと、可撓性の導電性構造を変形させることによって、一緒に選択的に短絡される第１および第２の端子とを有する、マルチゲートスイッチのアレイと、それぞれがアレイのそれぞれの列にあるスイッチの第１の端子に連結される、複数の列制御信号線と、それぞれがアレイのそれぞれの列にあるスイッチの第２の端子に連結される、複数の行制御信号線と、を備える、構成可能なマルチゲートスイッチ回路。

追加の実施形態６。行制御信号を複数の行制御信号線に提供し、かつ列制御信号を複数の列制御信号線に提供する、スイッチ制御回路をさらに備える、追加の実施形態５の構成可能なマルチゲートスイッチ回路。

追加の実施形態７。行制御信号を複数の行制御信号線上に駆動させ、かつ列制御信号を列制御信号線上に駆動させる、バッファをさらに備える、追加の実施形態６の構成可能なマルチゲートスイッチ回路。

追加の実施形態８。スイッチのうちの少なくともいくつかの第２の端子は、マルチプレクサを形成するように一緒に接続される、追加の実施形態５の構成可能なマルチゲートスイッチ回路。

追加の実施形態９。各マルチプレクサの第１の端子は、マルチプレクサ入力を形成し、各マルチプレクサの第１の端子のそれぞれは、それぞれの信号経路に接続される、追加の実施形態８の構成可能なマルチゲートスイッチ回路。

追加の実施形態１０。スイッチは、４つのグループに配設され、４つのスイッチの各グループの第２の端子は、それぞれのマルチプレクサを形成するように一緒に接続される、追加の実施形態５の構成可能なマルチゲートスイッチ回路。

追加の実施形態１１。スイッチの第１のグループの第２の端子は、第１のマルチプレクサ出力を有する第１のマルチプレクサを形成するように一緒に接続され、スイッチの第２のグループの第２の端子は、第２のマルチプレクサ出力を有する第２のマルチプレクサを形成するように一緒に接続され、スイッチの第３のグループの第２の端子は、第３のマルチプレクサを形成するように一緒に接続され、第３のマルチプレクサの中のスイッチのうちの第１のスイッチの第１の端子は、第１のマルチプレクサ出力に接続され、第３のマルチプレクサの中のスイッチのうちの第２のスイッチの第１の端子は、第２のマルチプレクサ出力に接続される、追加の実施形態５の構成可能なマルチゲートスイッチ回路。

追加の実施形態１２。マルチゲートスイッチ回路を構成するための方法であって、マルチゲートスイッチ回路は、行および列に配設されるマルチゲートスイッチのアレイを含み、各スイッチは、第１および第２の端子と、第１および第２の制御ゲートと、第１および第２の制御ゲート上の信号に応じて変形する可撓性の導電性構造と、を含み、方法は、第１および第２の制御ゲート上の電圧を制御することによって、アレイのマルチゲートスイッチを、オンおよびオフ状態のパターンに置くステップを含む、方法。

追加の実施形態１３。アレイのマルチゲートスイッチを、オンおよびオフ状態のパターンに置くステップは、行制御信号および列制御信号を、スイッチ制御回路伴うアレイに提供するステップを含む、追加の実施形態１２の方法。

追加の実施形態１４。行および列制御信号をアレイに提供するステップは、行制御信号を、アレイのそれぞれの行にあるスイッチの第２の端子に提供し、かつ列制御信号を、それぞれの列にあるスイッチの第１の端子に提供するステップを含む、追加の実施形態１３の方法。

追加の実施形態１５。各マルチゲートスイッチは、プルアウト閾値電圧を有し、各マルチゲートスイッチは、プルイン閾値電圧を有し、プルアウト閾値電圧は、プルイン閾値電圧より小さく、行および列制御信号をアレイに提供するステップは、対応する行および列制御信号の電圧の和に等しい総ゲート電圧を、各マルチゲートスイッチに供給するステップを含む、追加の実施形態１４の方法。

追加の実施形態１６。マルチゲートスイッチのうちの少なくとも１つを、そのマルチゲートスイッチの総ゲート電圧をプルアウト電圧より小さい電圧に駆動することによって、オフ状態に強いるステップさらに含む、追加の実施形態１５の方法。

追加の実施形態１７。マルチゲートスイッチのうちの少なくとも１つを、そのマルチゲートスイッチの総ゲート電圧をプルイン電圧より大きい電圧に駆動することによって、オン状態に強いるステップさらに含む、追加の実施形態１５の方法。

追加の実施形態１８。マルチゲートスイッチのうちの少なくとも１つを、そのマルチゲートスイッチの総ゲート電圧をプルアウト電圧より大きく、プルイン電圧より小さい電圧に駆動することによって、その状態を保持するように構成するステップさらに含む、追加の実施形態１５の方法。

追加の実施形態１９。マルチゲートスイッチのそれぞれの総ゲート電圧を、プルアウト電圧とプルイン電圧との間の電圧に駆動することによって、マルチゲートスイッチのアレイを、動作モードで動作するように構成するステップをさらに含む、追加の実施形態１５の方法。

追加の実施形態２０。マルチゲートスイッチ回路は、プログラム可能集積回路上にプログラム可能論理回路の一部を形成し、方法は、マルチゲートスイッチのアレイを動作モードで動作するように構成するステップと、マルチゲートスイッチのアレイを使用して、複数のマルチプレクサを形成するステップと、マルチプレクサを用いて、プログラム可能論理回路に対する論理関数を実装するステップと、をさらに含む、追加の実施形態１９の方法。

追加の実施形態２１。第１の端子および第２の端子と、第１の制御ゲートおよび第２の制御ゲートと、第１の制御ゲートおよび第２の制御ゲートと関連する電圧に応じて屈曲するように動作可能な可撓性の導電性構造とを備える、少なくとも１つのマルチゲートスイッチを備え、可撓性の導電性構造の屈曲は、第１の端子および第２の端子を短絡するように動作可能である、マルチゲートスイッチ回路。

追加の実施形態２２。マルチプレクサを形成するように、複数のマルチゲートスイッチの中の第２のマルチゲートスイッチの第２の端子に電気的に連結する、導電性経路をさらに備える、追加の実施形態２１のマルチゲートスイッチ回路。

追加の実施形態２３。第１および第２の制御信号線をさらに備え、第１の制御ゲートは、第１の制御信号線にさらに連結される複数のマルチゲートスイッチの中の第２のマルチゲートスイッチの第１の制御ゲートに連結され、第２の制御ゲートは、第２の制御信号線にさらに連結される複数のマルチゲートスイッチの中の第３のマルチゲートスイッチの第２の制御ゲートに連結される、追加の実施形態２１のマルチゲートスイッチ回路。

追加の実施形態２４。複数の信号経路をさらに備え、マルチゲートスイッチの第１の端子は、複数の信号経路のうちの選択された１つに連結される、追加の実施形態２１のマルチゲートスイッチ回路。

追加の実施形態２５。マルチゲートスイッチは、それぞれが第１の端子および第２の端子と、第１の制御ゲートおよび第２の制御ゲートと、第１の制御ゲートおよび第２の制御ゲートと関連する電圧に応じて屈曲するように動作可能な可撓性の導電性構造とを有する、複数のマルチゲートスイッチのうちの１つを備え、マルチゲートスイッチは、マルチゲートスイッチの行および列を備えるアレイに配設され、マルチゲートスイッチ回路はさらに、複数の列制御信号線であって、列制御信号線のうちの少なくとも１つは、アレイ内の対応する列にあるマルチゲートスイッチの第１の制御ゲートに連結される、複数の列制御信号線と、複数の行制御信号線であって、行制御信号線のうちの少なくとも１つは、アレイ内の対応する行にあるマルチゲートスイッチの第２の制御ゲートに連結される、複数の行制御信号線と、を備える、追加の実施形態２１のマルチゲートスイッチ回路。

追加の実施形態２６。行制御信号を複数の行制御信号線に提供するように動作可能であり、かつ列制御信号を複数の列制御信号線に提供するように動作可能である、スイッチ制御回路をさらに備える、追加の実施形態２５のマルチゲートスイッチ回路。

追加の実施形態２７。行制御信号を複数の行制御信号線上に駆動させるように動作可能であり、かつ列制御信号を列制御信号線上に駆動させるようにさらに動作可能である、バッファをさらに備える、追加の実施形態２６のマルチゲートスイッチ回路。

追加の実施形態２８。複数のマルチゲートスイッチのうちの少なくともいくつかの第２の端子は、マルチプレクサを形成するように一緒に連結される、追加の実施形態２５のマルチゲートスイッチ回路。

追加の実施形態２９。マルチゲートスイッチのうちの少なくとも１つの第１の端子は、信号経路に連結されるマルチプレクサ入力を形成する、追加の実施形態２５のマルチゲートスイッチ回路。

追加の実施形態３０。マルチゲートスイッチは、４つのグループに配設され、４つのマルチゲートスイッチの少なくとも１つのグループの第２の端子は、マルチプレクサを形成するように一緒に連結される、追加の実施形態２５のマルチゲートスイッチ回路。

追加の実施形態３１。スイッチの第１のグループの第２の端子は、第１のマルチプレクサ出力を備える第１のマルチプレクサを形成するように一緒に連結され、スイッチの第２のグループの第２の端子は、第２のマルチプレクサ出力を備える第２のマルチプレクサを形成するように一緒に連結され、スイッチの第３のグループの第２の端子は、第３のマルチプレクサを形成するように一緒に連結され、第３のマルチプレクサの中のスイッチのうちの第１のスイッチの第１の端子は、第１のマルチプレクサ出力に連結され、第３のマルチプレクサの中のスイッチのうちの第２のスイッチの第１の端子は、第２のマルチプレクサ出力に連結される、追加の実施形態２５のマルチゲートスイッチ回路。

追加の実施形態３２。マルチゲートスイッチは、プルイン電圧より大きい第１および第２の制御ゲート上の全電圧に応じてオン状態で動作し、マルチゲートスイッチは、プルアウト電圧より小さい第１および第２の制御ゲート上の全電圧に応じてオフ状態で動作し、プルアウト電圧は、プルイン電圧より小さい、追加の実施形態２１のマルチゲートスイッチ回路。

追加の実施形態３３。マルチゲートスイッチはさらに、プルアウト電圧より大きく、プルイン電圧より小さい第１および第２の制御ゲート上の全電圧に応じて保留状態で動作する、追加の実施形態３２のマルチゲートスイッチ回路。

追加の実施形態３４。マルチゲートスイッチは、プルアウト電圧より大きく、プルイン電圧より小さい第１および第２の制御ゲート上の全電圧に応じて保留状態で動作し、プルアウト電圧は、プルイン電圧より小さい、追加の実施形態２１のマルチゲートスイッチ回路。

追加の実施形態３５。マルチゲートスイッチは、プログラム可能論理回路の一部を形成し、マルチゲートスイッチは、プログラム可能論理回路に対する論理関数を実装するように動作可能である、追加の実施形態２１のマルチゲートスイッチ回路。

上述は本発明の原理の単なる例示であり、本発明の範囲および精神から逸脱することなく、種々の変更が当業者によりなされ得る。

本願は、２００９年１０月１５日出願の米国特許出願第１２／５７９，７９２号に対する優先権を主張する。

本発明は、マルチゲートスイッチに関し、より具体的には、所望のスイッチ状態を記憶するように構成することができるマルチゲート電気機械スイッチに関する。

集積回路は、スイッチを含むことが多い。スイッチは、スイッチにわたって電気的接続を形成するようにオンにされてもよく、または電気的接続を断つようにオフにされてもよい。スイッチは、典型的に、金属酸化物半導体（ＭＯＳ）トランジスタ等のトランジスタから形成される。微小電気機械（ＭＥＭ）スイッチ等の電気機械スイッチの使用もまた提唱されている。ナノ電気機械（ＮＥＭ）スイッチと呼ばれることもあるこれらのスイッチは、フォトリソグラフィパターン形成技法等の半導体処理技法を利用する微細加工操作を使用して形成されてもよい。

従来の電気機械スイッチは、基板上に形成される。従来の電気機械スイッチは、基板上に形成される、ソース端子、ドレイン端子、およびゲートを有する。片持ち梁は、ゲート上に形成される。梁は、ソース端子に取り付けられる。そのオフ状態において、スイッチのゲートは、低電圧に駆動される。梁は、ドレイン端子上を延在する先端を有する。スイッチのオフ状態において、先端およびドレイン端子は、空気によって分離される。したがって、オフ状態において、電気的接続は、ソースとドレイン端子との間に形成されない（例えば、スイッチが開放されている）。

従来のスイッチのゲートは、スイッチをオン状態に置くように、高電圧に駆動することができる。ソース端子は、オン状態で低電圧に駆動される。オン状態において、ゲート・ソース間電圧（例えば、ゲートとソース端子との間の電圧差）は、梁の先端がドレイン端子に接触するように梁を曲げる、静電力を生成する。梁は、電子のための導電性経路として機能し、それによって、ソースとドレイン端子との間に電気的接続を形成する（例えば、スイッチは閉鎖されている）。

従来の電気機械スイッチは、概して、単一ゲートを有する。結果として、専用制御回路（すなわち、アドレストランジスタ）が必要とされる。制御回路は、スイッチのゲートに接続される。制御回路は、スイッチがオンにされているか、またはオフにされているかを判定する。例えば、制御回路は、スイッチをそれぞれオンまたはオン状態に置くように、ゲートを高電圧または低電圧に駆動することができる。

１つを超えるスイッチが使用されるシナリオにおいて、各スイッチは、スイッチを所望の状態に置くために、対応する制御回路を必要とする。例えば、６４×１２８アレイのスイッチは、８１９２（６４×１２８）の制御回路を必要とする。したがって、多数の単一ゲートスイッチを使用する用途において、各スイッチを制御するために多数の制御回路がまた必要とされる。制御回路は、集積回路上の容認し難いほど大きな面積を消費し得る。

集積回路は、構成可能なマルチゲートスイッチ回路が提供されてもよい。構成可能なマルチゲートスイッチ回路は、スイッチ制御回路と、マルチゲート電気機械スイッチのアレイとを含んでもよい。スイッチ制御回路は、行制御信号および列制御信号を提供してもよい。

マルチゲートスイッチのアレイ内の各マルチゲートスイッチは、第１の端子と、第２の端子と、第１のゲートと、第２のゲートとを含んでもよい。導電性の可撓性ブリッジ構造（例えば、片持ち梁、あるいは導電性材料から形成されるか、または導電性材料で被覆される、他の可撓性であり、したがって偏向可能な構造）は、第１の端子に取り付けられてもよい。ブリッジ構造は、ゲートを越えて延在してもよい。ブリッジは、マルチゲートスイッチがオフ状態の時に第２の端子に覆いかぶさる先端を有してもよい。先端は、第１および第２のゲート上の制御信号を調整することによって、変形されてもよい。例えば、マルチゲートスイッチがオン状態の時に、第２の端子と物理的に接触するように下方に曲げることによって、可撓性ブリッジ構造を変形させる第１および第２のゲート上に、制御信号は置かれてもよい。

マルチゲートスイッチは、スイッチのゲートにおいて印加される電圧に基づいて構成（開放または閉鎖されるように設定）されてもよい。

列制御信号は、マルチゲートスイッチの第１のゲートに提供されてもよい。行制御信号は、マルチゲートスイッチの第２のゲートに提供されてもよい。列および行制御信号は、マルチゲートスイッチアレイに所望のスイッチ状態をロードするために調整されてもよい。

スイッチアレイは、スイッチのグループに配設されてもよい。例えば、４つのスイッチのグループが形成されてもよい。４つのスイッチの各グループは、マルチプレクサを実装するために使用されてもよい。マルチプレクサは、プログラム可能論理デバイス回路等のプログラム可能回路において使用されてもよい。

スイッチアレイ回路のさらなる特徴、その性質、および種々の利点は、添付の図面および以下の発明を実施するための形態からより明らかになるであろう。
例えば、本願は、以下の項目も提供する。
（項目１）
第１の端子および第２の端子と、第１の制御ゲートおよび第２の制御ゲートと、該第１の制御ゲートおよび該第２の制御ゲートと関連する電圧に応じて屈曲するように動作可能な可撓性の導電性構造とを備える、少なくとも１つのマルチゲートスイッチを備え、該可撓性の導電性構造の屈曲は、該第１の端子および該第２の端子を短絡するように動作可能である、マルチゲートスイッチ回路。
（項目２）
マルチプレクサを形成するように、前記マルチゲートスイッチの前記第２の端子を、複数のマルチゲートスイッチの中の第２のマルチゲートスイッチの第２の端子に電気的に連結する、導電性経路をさらに備える、項目１に記載のマルチゲートスイッチ回路。
（項目３）
第１および第２の制御信号線をさらに備え、前記第１の制御ゲートは、前記第１の制御信号線にさらに連結される複数のマルチゲートスイッチの中の第２のマルチゲートスイッチの第１の制御ゲートに連結され、前記第２の制御ゲートは、前記第２の制御信号線にさらに連結される前記複数のマルチゲートスイッチの中の第３のマルチゲートスイッチの第２の制御ゲートに連結される、項目１に記載のマルチゲートスイッチ回路。
（項目４）
複数の信号経路をさらに備え、前記マルチゲートスイッチの前記第１の端子は、前記複数の信号経路のうちの選択された１つに連結される、項目１に記載のマルチゲートスイッチ回路。
（項目５）
前記マルチゲートスイッチは、それぞれが第１の端子および第２の端子と、第１の制御ゲートおよび第２の制御ゲートと、前記第１の制御ゲートおよび前記第２の制御ゲートと関連する電圧に応じて屈曲するように動作可能な可撓性の導電性構造とを有する、複数のマルチゲートスイッチのうちの１つを備え、前記マルチゲートスイッチは、マルチゲートスイッチの行および列を備えるアレイに配設され、前記マルチゲートスイッチ回路はさらに、
複数の列制御信号線であって、前記列制御信号線のうちの少なくとも１つは、前記アレイ内の対応する列にある前記マルチゲートスイッチの前記第１の制御ゲートに連結される、複数の列制御信号線と、
複数の行制御信号線であって、前記行制御信号線のうちの少なくとも１つは、前記アレイ内の対応する行にある前記マルチゲートスイッチの前記第２の制御ゲートに連結される、複数の行制御信号線と
を備える、項目１に記載のマルチゲートスイッチ回路。
（項目６）
行制御信号を前記複数の行制御信号線に提供するように動作可能であり、かつ列制御信号を前記複数の列制御信号線に提供するように動作可能である、スイッチ制御回路をさらに備える、項目５に記載のマルチゲートスイッチ回路。
（項目７）
前記行制御信号を前記複数の行制御信号線上に駆動させるように動作可能であり、かつ前記列制御信号を前記列制御信号線上に駆動させるようにさらに動作可能である、バッファをさらに備える、項目６に記載のマルチゲートスイッチ回路。
（項目８）
前記複数のマルチゲートスイッチのうちの少なくともいくつかの前記第２の端子は、マルチプレクサを形成するように一緒に連結される、項目５に記載のマルチゲートスイッチ回路。
（項目９）
前記マルチゲートスイッチのうちの少なくとも１つの前記第１の端子は、信号経路に連結されるマルチプレクサ入力を形成する、項目５に記載のマルチゲートスイッチ回路。
（項目１０）
前記マルチゲートスイッチは、４つのグループに配設され、４つのマルチゲートスイッチの少なくとも１つのグループの前記第２の端子は、マルチプレクサを形成するように一緒に連結される、項目５に記載のマルチゲートスイッチ回路。
（項目１１）
前記スイッチの第１のグループの前記第２の端子は、第１のマルチプレクサ出力を備える第１のマルチプレクサを形成するように一緒に連結され、前記スイッチの第２のグループの前記第２の端子は、第２のマルチプレクサ出力を備える第２のマルチプレクサを形成するように一緒に連結され、前記スイッチの第３のグループの前記第２の端子は、第３のマルチプレクサを形成するように一緒に連結され、前記第３のマルチプレクサの中の前記スイッチのうちの第１のスイッチの前記第１の端子は、前記第１のマルチプレクサ出力に連結され、前記第３のマルチプレクサの中の前記スイッチのうちの第２のスイッチの前記第１の端子は、前記第２のマルチプレクサ出力に連結される、項目５に記載のマルチゲートスイッチ回路。
（項目１２）
前記マルチゲートスイッチは、プルイン電圧より大きい前記第１および第２の制御ゲート上の全電圧に応じてオン状態で動作し、前記マルチゲートスイッチは、プルアウト電圧より小さい前記第１および第２の制御ゲート上の前記全電圧に応じてオフ状態で動作し、前記プルアウト電圧は、前記プルイン電圧より小さい、項目１に記載のマルチゲートスイッチ回路。
（項目１３）
前記マルチゲートスイッチはさらに、前記プルアウト電圧より大きく、前記プルイン電圧より小さい前記第１および第２の制御ゲート上の前記全電圧に応じて保留状態で動作する、項目１２に記載のマルチゲートスイッチ回路。
（項目１４）
前記マルチゲートスイッチは、プルアウト電圧より大きく、プルイン電圧より小さい前記第１および第２の制御ゲート上の全電圧に応じて保留状態で動作し、前記プルアウト電圧は、前記プルイン電圧より小さい、項目１に記載のマルチゲートスイッチ回路。
（項目１５）
前記マルチゲートスイッチは、プログラム可能論理回路の一部を形成し、前記マルチゲートスイッチは、前記プログラム可能論理回路に対する論理関数を実装するように動作可能である、項目１に記載のマルチゲートスイッチ回路。

図１Ａは、従来の電気機械スイッチの概略断面側面図である。 図１Ｂは、従来の電気機械スイッチの概略図である。 図２は、従来の電気機械スイッチの切替挙動を示すグラフである。 図３Ａは、本発明の実施形態に従う、例示的なマルチゲート電気機械スイッチの概略断面側面図である。 図３Ｂは、本発明の実施形態に従う、例示的なマルチゲート電気機械スイッチの概略図である。 図４、５、および６は、本発明の実施形態に従う、マルチゲートスイッチのゲートに印加されてもよい例示的な電圧値を示す表である。 図４、５、および６は、本発明の実施形態に従う、マルチゲートスイッチのゲートに印加されてもよい例示的な電圧値を示す表である。 図４、５、および６は、本発明の実施形態に従う、マルチゲートスイッチのゲートに印加されてもよい例示的な電圧値を示す表である。 図７は、本発明の実施形態に従う、印加されたゲート電圧の種々の組み合わせの関数としてのマルチゲート電気機械スイッチの例示的な動作モードを示す表である。 図８および９は、本発明の実施形態に従う、マルチゲート電気機械スイッチの切替挙動を示す図である。 図８および９は、本発明の実施形態に従う、マルチゲート電気機械スイッチの切替挙動を示す図である。 図１０は、本発明の実施形態に従う、構成可能なマルチゲートスイッチ回路の概略図である。 図１１は、本発明の実施形態に従う、図１０に示される種類の構成可能なマルチゲートスイッチ回路を構成することに関わる例示的なステップのフローチャートである。 図１２は、本発明の実施形態に従う、二段階の構成可能なマルチゲートスイッチ回路の概略図である。 図１３は、本発明の実施形態に従う、図１２に示される種類の二段階の構成可能なマルチゲートスイッチ回路を構成することに関わる例示的なステップのフローチャートである。

集積回路は、スイッチの使用を必要とすることが多い。スイッチは、オフ状態で動作してもよく（すなわち、スイッチは開放されていてもよい）、またはオン状態で動作してもよい（すなわち、スイッチは閉鎖されていてもよい）。スイッチは、電気回路において、２つの別々の端子に接続されてもよい。オフ状態において、２つの端子は、電流がスイッチを通って２つの端子間を流れないように、電気的に切断される。オン状態において、２つの端子は、電流が２つの端子間を流れることができるように、電気的に接続される。スイッチのアレイを含む集積回路は、クロスバースイッチ回路、プログラム可能論理デバイス集積回路等のプログラム可能集積回路、回路の構成可能なブロックを伴う特定用途向け集積回路等を含んでもよい。

集積回路は、種々の種類のスイッチを有してもよい。集積回路は、金属酸化物半導体（ＭＯＳ）トランジスタを含んでもよい。ＭＯＳトランジスタは、ソース端子、ドレイン端子、およびゲートを含む。ソース−ドレイン端子は、典型的に、シリコン基板上に直接形成される高ドープ領域である。ゲート（例えば、ポリシリコンゲート）は、ソースとドレイン端子を分離させる基板内の低ドープ領域上に形成される。ゲート酸化物の薄層は、ポリシリコンゲートと低ドープ領域との間に形成される。

チャネルは、ゲート酸化物の真下にある基板（例えば、低ドープ領域）の表面において形成される。ＭＯＳトランジスタをオンにする第１のセットの電圧に、ソース−ドレイン端子およびゲートを駆動することができる。オン状態において、電流は、チャネルを通ってソースとドレイン端子との間を流れる。ＭＯＳトランジスタをオフにする第２のセットの電圧に、ソース−ドレイン端子およびゲートを駆動することができる。オフ状態において、電流は、ソースとドレイン端子との間を流れることを止める。

チャネル内の電場（例えば、ゲートとソース端子との間の電圧差から生じる電場）の制御は、電流がＭＯＳトランジスタを通って流れるかどうかを判定する。ＭＯＳトランジスタが（例えば、オフ状態からオン状態またはその逆に）切り替わる時、ＭＯＳトランジスタのゲートは、決して物理的に移動しない。

ＭＯＳトランジスタに加えて、集積回路は、微小電気機械システム（ＭＥＭＳ）スイッチ等の電気機械スイッチを含んでもよい。小さいバージョンのこれらのスイッチは、ナノ電気機械（ＮＥＭ）スイッチと呼ばれることもある。集積回路上での使用のために、ＭＥＭＳスイッチは、モダントランジスタ回路の寸法（例えば、１０平方ミクロン未満、１平方ミクロン未満、０．１平方ミクロン未満等）におよそ匹敵する寸法で製造されてもよい。典型的な製造スキームにおいて、シリコン基板は、半導体製造技法（例えば、リソグラフィ、ウェットおよび／またはドライエッチング、蒸着、酸化等）を使用してエッチングされ、パターン形成されてもよい。ＭＥＭＳスイッチを形成するための半導体製造技法の使用は、スイッチを小型の寸法で製造することを可能にする。

ＭＯＳトランジスタと対照的に、電気機械スイッチは、切替時に物理的に移動する部分を有する。いくつかの種類の電気機械スイッチは、特定のＭＯＳトランジスタスイッチよりもいくらか大きな面積を消費し得るが、電気機械スイッチは、強化された性能を示し得る。例えば、電気機械スイッチは、ゼロ漏洩電流およびＭＯＳトランジスタスイッチと比べて向上した放射線耐性を示し得る。所望される場合、ＭＯＳトランジスタおよび電気機械スイッチは、両方の種類の技術に適合する半導体製造技法を使用して、同じシリコン上で製造されてもよい。

従来の電気機械スイッチ１０の断面図が図１Ａに示される（図１Ｂは、対応する回路図記号を示す）。従来のスイッチ１０は、基板１２上に形成される。スイッチ１０は、基板１２上に形成される、ソース端子１６、ドレイン端子１８、およびゲート１４を有する。スイッチ１０は、ソース端子１６に取り付けられる片持ち梁２０を含む。梁２０は、ゲート１４を越えて延在し、ドレイン端子１８に覆いかぶさる先端を有する。

スイッチのオフ状態において、梁２０の先端は、空気によってドレイン端子１８から分離される。スイッチのオン状態において、先端がドレイン端子１８と直接接触するように、梁２０は、物理的に下方に曲がる。物理的に下方に曲がる梁２０の動作は、大幅な機械的遅延を発生させる。結果として、電気機械スイッチの切替時間は、典型的には、ＭＯＳトランジスタの切替時間よりも遅い。

従来のスイッチ１０の状態は、ゲート・ソース間電圧（ＶＧＳ）に依存する。ゲート・ソース間電圧は、ゲート１４とソース端子１６との間の電圧差である。図２は、ドレイン電流対ＶＧＳを示す（例えば、従来のスイッチ１０の切替挙動を図示する）。図２は、ソース端子１６およびドレイン端子１８がそれぞれ接地および供給電圧で保持されると想定する。

従来のスイッチ１０は、ゲート１４が接地電圧ＶＯＦＦに駆動される時に、開放されている（例えば、図２参照）。ゼロ電流ＩＯＦＦに示されるように、電流は、オフ状態でスイッチ１０を通って流れない。スイッチ１０が現在開放されている場合、ゲート１４が中間電圧ＶＨＯＬＤに上昇されたとしても、スイッチ１０は開放されたままである。これは、電圧ＶＨＯＬＤが、スイッチを閉鎖するのに十分なほどには、スイッチの梁を曲げるには不十分であるためである。

従来のスイッチ１０が現在開放されている場合、スイッチ１０は、ゲート１４が供給電圧ＶＯＮに上昇された場合にオンとなる（例えば、閉鎖される）。供給電圧ＶＯＮは、プルイン電圧ＶＰＩより大きい。プルイン電圧ＶＰＩは、ゲート電圧が開放スイッチを閉鎖するために克服する必要がある、最小閾値電圧である。経路２２は、オフ状態からオン状態に移行するスイッチ１０の挙動を図示する。電流ＩＯＮに示されるように、電流は、オン状態でスイッチ１０を通って流れる。

従来のスイッチ１０が現在閉鎖されている場合、ゲート１４が中間電圧ＶＨＯＬＤに低下されたとしても、スイッチ１０は閉鎖されたままである。中間電圧ＶＨＯＬＤは、ＶＰＩより小さいが、プルアウト電圧ＶＰＯより大きい。ゲート電圧は、閉鎖スイッチを開放させるために（すなわち、ドレイン１８との物理的接触から片持ち梁２９を離脱させるために）、プルアウト電圧ＶＰＯより低い電圧に駆動されなければならない。経路２４は、オン状態からオフ状態に移行するスイッチ１０の挙動を図示する。図２の曲線で示されるヒステリシスは、ＭＥＭＳスイッチの機械構造間の相互作用によって生じる。

従来のスイッチ１０は、（例えば、スイッチをオンまたはオフにするために）ゲート１４上の電圧を制御するように専用制御回路（例えば、アドレストランジスタ）を必要とする。したがって、多数のスイッチ１０を使用する用途は、多数の対応する制御回路を必要とする。例えば、１２８×２５６スイッチのアレイは、３２，７６８（１２８×２５６）の制御回路を必要とする。したがって、従来のスイッチに対する制御回路は、集積回路チップ上で所望されるよりもより大きな面積を占め得る。

構成可能なマルチゲート電気機械スイッチを使用することによって、スイッチを構成するために必要とされる制御回路の数を減少させ得る集積回路が提供されてもよい。集積回路上のスイッチのアレイにおいて使用されてもよい種類の、構成可能なマルチゲート電気機械スイッチ２６の断面図が図３Ａに示される。図３Ｂは、マルチゲートスイッチ２６の回路図記号を示す。

図３Ａに示されるように、マルチゲートスイッチ２６は、基板２８上に形成される。基板２８は、シリコン、ゲルマニウム、シリコンオンインシュレータ、ガラス、および他の絶縁材料等であってもよい。マルチゲートスイッチ２６は、基板２８上に形成される、第１の端子３４、第２の端子３６、第１のゲート３０（Ｇ１）、および第２のゲート３２（Ｇ２）を有してもよい。典型的な配設において、スイッチ２６の構造の一部または全ては、ＭＥＭＳ技術を使用して（例えば、小型デバイス構造を形成するように、ウェットおよび／またはドライエッチング、フォトリソグラフィパターン形成、蒸着等の半導体製造技法を使用して）形成されてもよい。端子３４および３６は、スイッチ２６に対するメインスイッチ端子を形成する。スイッチ２６が閉鎖されている時、電流は、端子３４と３６との間を自由に流れる。ゲート端子３０および３２は、制御端子として機能する。スイッチ２６の状態は、ゲート端子３０および３２に印加される電圧を制御することによって、制御することができる。

端子３０および３２上の電圧はそれぞれ、ゲート電圧ＶＧ１およびＶＧ２と呼ばれてもよい。端子３４の電圧は、ソース電圧ＶＳと呼ばれてもよい。Ｇ１と第２の端子３６との間の電圧差（例えば、ＶＧ１マイナスＶＳ）は、ＶＧＳ１と呼ばれてもよい。Ｇ２と第２の端子３６との間の電圧差（例えば、ＶＧ２マイナスＶＳ）は、ＶＧＳ２と呼ばれてもよい。マルチゲートスイッチ２６は、第１の端子３４に取り付けられるブリッジ３８等の導電性ブリッジ構造を含んでもよい。ブリッジ３８は、（一例として）片持ち梁構造を使用して実装されてもよい。図３Ａの図に示されるように、ブリッジ３８は、第１のゲート３０および第２のゲート３２を越えて延在してもよく、第２の端子３６に覆いかぶさる先端を有してもよい。第１および第２の端子３４および３６は、ソース−ドレイン端子と呼ばれることがあってもよい。

マルチゲートスイッチ２６は、プルアウト電圧ＶＰＯおよびプルイン電圧ＶＰＩ等の２つの臨界閾値電圧を有してもよい。スイッチ２６をオフ状態からオン状態にするためには、総ゲート・ソース間電圧ＶＧＳ１２（例えば、ＶＧＳ１およびＶＧＳ２の和）を、ＶＰＩより大きくなるように増加させなければならない。スイッチ２６をオン状態からオフ状態にするためには、総ＶＧＳ１２を、ＶＰＯより小さくなるまで低下させなければならない。例えば、プルアウト電圧ＶＰＯおよびプルイン電圧ＶＰＩはそれぞれ、（図４に示されるように）２ボルト（Ｖ）および１１Ｖに等しくてもよい。実際には、ＶＧＳ１およびＶＧＳ２の値は、総ゲート電圧ＶＧＳ１２を形成するように、完全に直線的に、等しく加重される様式で組み合わされなくてもよい。本明細書に説明される方法は、ＶＧＳ１およびＶＧＳ２の加重和または他の何らかの関数を使用することによって、容易にそのようなケースに拡張することができる。

スイッチ２６のアレイを構成するために、スイッチ制御回路は、ゲートＧ１およびＧ２の電圧を調整してもよい。これは、行および列制御信号線を使用して効率的に達成されてもよい。

第１のゲート３０（Ｇ１）は、動作の様々な段階中に、種々の電圧値に駆動されてもよい。一例として、Ｇ１は、所与の時間において、４つの異なる電圧値Ｖ１、Ｖ２、Ｖ３、およびＶ４のうちの１つに駆動されてもよい。図５に示されるように、電圧値Ｖ１、Ｖ２、Ｖ３、およびＶ４はそれぞれ、０Ｖ、５Ｖ、１０Ｖ、および３Ｖに等しくてもよい。

同様に、第２のゲート３２（Ｇ２）は、種々の電圧値に駆動されてもよい。例えば、Ｇ２は、３つの異なる電圧値ＶＡ、ＶＢ、およびＶＣのうちのいずれか１つに駆動されてもよい。電圧値ＶＡ、ＶＢ、およびＶＣはそれぞれ、（図６に示されるように）０Ｖ、５Ｖ、および３Ｖに等しくてもよい。

図４〜７に示される電圧値は、単なる例示である。第１のゲート３０は、所望される場合、４つを超えるまたは４つ未満の電圧値に駆動されてもよい。第１のゲート３０は、少なくとも２つの電圧値（例えば、低電圧値および中間電圧値）に駆動されてもよい。ＶＧ１上で２つの電圧のみを使用するように構成されるマルチゲートスイッチは、より低い雑音マージンを有してもよい。同様に、第２のゲート３２は、３つを超える電圧値に駆動されてもよい。所望される場合、Ｇ１およびＧ２を駆動するために、他の適した電圧値が使用されてもよい。

図７の表は、マルチゲートスイッチ２６に印加することができるゲート電圧の可能な組み合わせを列挙する。行ＡおよびＢは、Ｇ１の電圧（ＶＧ１）がＶ１（例えば、０Ｖ）に駆動される第１のシナリオに対応する。行ＣおよびＤは、ＶＧ１がＶ２（例えば、５Ｖ）に駆動される第２のシナリオに対応する。行およびＦは、ＶＧ１がＶ３（例えば、１０Ｖ）に駆動される第３のシナリオに対応する。行Ｇは、ＶＧ１がＶ４（例えば、３Ｖ）に駆動される第４のシナリオに対応する。

第１に、第１の端子（「ソース」）３４の電圧が０Ｖであると想定する。第１のシナリオにおいて、ＶＧ２は、ＶＡまたはＶＢに駆動されてもよい。ＶＧ２がＶＡ（例えば、０Ｖ）に駆動される場合、総ＶＧＳ１２は、（行Ａ、列４に示されるように）０Ｖに等しい。この総ＶＧＳは、ＶＰＯおよびＶＰＩより小さい。したがって、Ｖ１でのＶＧ１ならびにＶＧ２およびＶＡの組み合わせは、常にスイッチ２６を開放させる。行Ａは、消去モード（リセットまたはクリアモードと呼ばれることもある）に対応する。ＶＧ２がＶＢ（例えば、５Ｖ）に駆動される場合、総ＶＧＳ１２は、５Ｖ（行Ｂ、列４）に等しい。

第２のシナリオにおいて、ＶＧ２はまた、ＶＡまたはＶＢにも駆動される。ＶＧ２がＶＡに駆動される場合、総ＶＧＳ１２は、５Ｖ（行Ｃ、列４）に等しい。ＶＧ２がＶＢに駆動される場合、総ＶＧＳ１２は、１０Ｖ（行Ｄ、列４）に等しい。

第３のシナリオにおいて、ＶＧ２は、同様に、ＶＡまたはＶＢに駆動されてもよい。ＶＧ２がＶＡに駆動される場合、総ＶＧＳ１２は、１０Ｖ（行Ｅ、列４）に等しい。ＶＧ２がＶＢに駆動される場合、総ＶＧＳ１２は、１５Ｖ（行Ｆ、列４）に等しい。

行Ｂ〜Ｅの総ＶＧＳ１２は、ＶＰＩ（例えば、１１Ｖ）より小さい。したがって、行Ｂ〜Ｅは、マルチゲートスイッチがその現在の状態に留まっている（例えば、スイッチが現在オフの場合はオフ状態にあり、またはスイッチが現在オンの場合はオン状態にある）保留モードに対応する。行Ｆの総ＶＧＳ１２は、ＶＰＩより大きくてもよい。したがって、行Ｆは、マルチゲートスイッチがオフ状態からオン状態に移行する閉鎖モードに対応してもよい。

第４のシナリオにおいて、ＶＧ１およびＶＧ２はそれぞれ、３Ｖに駆動されてもよい。したがって、総ＶＧＳ１２は、６Ｖに等しい。６ＶのＶＧＳ１２は、ＶＰＯとＶＰＩとの間にあるため、行Ｇは、動作モードに対応する。動作モードにおいて、ＶＳの値に関係なく、先に開放されているスイッチは、開放されたままであり、その一方、先に閉鎖されているスイッチは、閉鎖されたままである。行Ｂ〜Ｅの種々の保留モードとは異なり、動作モードの電圧ＶＳＧ１２は、最適動作点（すなわち、制御信号変動、ならびにソース−ドレイン端子３４および３６を通過する電圧の変動によって妨害されそうにない動作電圧）に等しくなるように選択されてもよい。

図７に示されるマルチゲートスイッチの挙動は、行および列制御信号を使用して、スイッチのアレイに所望のスイッチ状態のパターンをプログラムすることを可能にする。特定の列内のスイッチを消去またはプログラムするために取られる措置は、他の列に先にロードされた状態を乱すことなく、スイッチのその列上で実施することができる。

第１の端子３４の電圧（例えば、ソース電圧ＶＳ）は、特にデバイスの動作中は、常に０Ｖでなくてもよい。したがって、総ＶＧＳ１２は、ＶＳの値に応じて変化してもよい。ＶＧＳ１２は、ＶＧＳ１（例えば、ＶＧ１マイナスＶＳ）およびＶＧＳ２（例えば、ＶＧ２マイナスＶＳ）の和に等しいため、ＶＳにおける変化は、総和において２倍現れる。例えば、ＶＳは、１Ｖに等しくてもよい。結果として、総ＶＧＳは、ＶＳの２倍（例えば、本実施例においては、２Ｖ）低下されてもよい。

総ＶＧＳ１２におけるこの変化は、図７の５列目に反映される。行Ａの新しいＶＧＳ１２は、依然としてＶＰＯおよびＶＰＩより小さいままである（例えば、消去モード）。行Ｂ〜Ｅの新しいＶＧＳは、依然としてＶＰＯより大きく、ＶＰＩより小さい（例えば、保留モード）。行Ｆの新しいＶＧＳは、依然としてＶＰＩより大きい（例えば、閉鎖モードまたはプログラムモード）。行Ｇの新しいＶＧＳは、依然としてＶＰＯとＶＰＩとの間である（例えば、動作モード）。動作モードでは、Ｖ３の値は、ＶＧＳ１２の動作マージンと下限（例えば、ＶＧＳ１２がＶＰＯにより近い時）のＶＰＯの動作マージンとの間の、ならびにＶＰＩの動作マージンと上限（例えば、ＶＧＳ１２がＶＰＩにより近い時）のＶＰＩとの間の電圧マージンを最大にするように選択されてもよい。

図７の表のグラフ表示が図８に示される。スイッチ２６は、オフ状態からオン状態に移行する時に経路４０を横断してもよく、オン状態からオフ状態に移行する時に経路４２を横断してもよい。プルイン電圧ＶＰＩは、スイッチを閉鎖するように十分に大きい静電ポテンシャルが、ゲート（例えば、Ｇ１およびＧ２）と第１の端子３４との間に形成される閾値電圧を表してもよい。十分に大きい静電力は、ブリッジ３８を下方に曲げ、第２の端子３６と接触させてもよい。ＶＧＳ１２が、ＶＰＩより小さいより低い電圧に低下されるまで、原子間力は、ブリッジ３８を端子３６に取り付けた（例えば、「固着」）ままにさせてもよい。より低い電圧は、プルアウト電圧ＶＰＯであってもよい。

ヒステリシスループは、閾値電圧ＶＰＩとＶＰＯとの間の領域に存在してもよい（例えば、経路４０および４２の移行）。ヒステリシスループは、マルチゲートスイッチ２６における記憶効果を提供する。言い換えれば、スイッチに所望の状態（例えば、オンまたはオフ状態）がロードされると、スイッチは、（例えば、総ＶＧＳ１２をＶＰＩより上またはＶＰＯより下に駆動することによって）ヒステリシスループを出るのに十分な圧力がスイッチに印加されるまで、所望の状態を保持してもよい。

所望のスイッチ状態がロードされると、マルチゲートスイッチ２６は、動作モードに置かれてもよい。動作モードにおいて、総ＶＧＳ１２は、動作電圧（例えば、Ｖ４およびＶＣの和）に駆動されてもよい。図９に示されるように、ＶＳにおける正の変化は、総ＶＧＳ１２をＶＳの２倍減少させてもよい。動作時にソース上に伝送される信号に起因して、ＶＳにおける変化（例えば、０Ｖから−１Ｖ）もまた可能である。ＶＳにおけるこの負の変化は、総ＶＧＳ１２を、例えば、２Ｖの２倍増加させてもよい。したがって、ヒステリシスループの中間点において（例えば、ＶＰＯおよびＶＰＩの平均に等しい最適電圧値において）動作電圧を設定することが所望され得る。このような方法で動作される場合、スイッチ２６は、ＶＳ差異に対して最大の耐性を有してもよい。

構成可能なマルチゲートスイッチ回路は、図１０の集積回路４４等の集積回路上に形成されてもよい。集積回路４４は、オフチップソースからの電力供給信号および接地信号を受信する外部供給ピン４６を有してもよい。ピン４６はまた、集積回路４４に、および該集積回路４４からデータを伝達する入出力回路に結合されてもよい。

回路４４上のマルチゲートスイッチ回路は、スイッチ制御回路４８と、マルチゲートスイッチ２６のアレイとを含んでもよい。スイッチ制御回路４８は、行制御信号および列制御信号を提供してもよい。行および列制御信号は、マルチゲートスイッチのアレイを構成するために使用されてもよい。行および列制御信号は、バッファ５１を使用してバッファされてもよい。

マルチゲートスイッチのアレイは、行および列に配設されるスイッチ２６を有してもよい。各行制御信号は、対応する行に沿って配設されるマルチゲートスイッチの第２のゲートに接続されてもよい。各列制御信号は、対応する列に沿って配設されるマルチゲートスイッチの第１のゲートに接続されてもよい。各列内のスイッチは、４つのグループに配設さてもよい。４つのマルチゲートスイッチの各グループは、マルチプレクサ５０（例えば、４対１マルチプレクサ）を形成してもよい。４つのスイッチの各グループにおいて、スイッチの第２の端子は、マルチプレクサ出力５２を形成するように一緒に接続されてもよい。各マルチプレクサ５０の中の各マルチゲートスイッチの第１の端子は、集積回路４４上の他の回路（図示せず）から供給される別々の入力（例えば、入力（０，０）、入力（１，０）等）に接続されてもよい。別々の入力は、それらは異なる信号経路に接続されるため、一緒に接続されなくてもよい。所望される場合、別々の入力のうちの少なくともいくつかは、共通信号経路に接続されてもよい。

図１０のスイッチ回路は、単なる例示である。例えば、所望される場合、２対１マルチプレクサ、８対１マルチプレクサ、または他の種類の回路が回路４４上に実装されてもよい。さらに、スイッチがあらゆる行および列の交点に位置する必要はない。

図１０の実施例は、マルチゲートスイッチの８×２アレイを含む（例えば、１６のスイッチが示される）。実際には、スイッチのより大きなまたはより小さなアレイが形成されてもよい。図１０の構成で、スイッチ制御回路は、１６のスイッチを構成するように、８つの対応する行制御信号および２つの対応する列制御信号を提供してもよい。各制御信号は、１つの制御回路を必要としてもよい。したがって、図１０の構成可能なスイッチ回路は、１０の制御回路を必要としてもよい。従来の単一ゲートスイッチが使用された場合、１６の専用制御回路が必要とされる。したがって、従来の単一ゲートスイッチの代わりにマルチゲートスイッチ２６を使用することは、特に大きなスイッチアレイにおいて、所与のアレイに使用される制御回路の数を著しく減少させ得る。例えば、１２８×２５６スイッチアレイにおいて、（前述のように）従来の単一ゲートスイッチが使用された場合、３２，７６８の制御回路が必要とされる。しかしながら、マルチゲートスイッチ２６が使用された場合、３８４の制御回路（例えば、１２８プラス２５６）のみが必要とされる。所望される場合、任意の寸法および数のスイッチのアレイが形成されてもよい。図１０の構成は、単なる例示である。

図１１は、図１０と関連して説明される種類のマルチゲートスイッチ回路を構成することに関わる例示的なステップを示す。最初に、スイッチアレイは、電圧Ｖ１およびＶＡをそれぞれ、全ての列および行制御信号線上に置くことによってクリア（例えば、リセット）されてもよい（ステップ５４）。列および行制御信号のこの組み合わせは、全てのスイッチを開放させる消去モードに対応するＶＧＳ１２値をもたらす。行および列制御信号は、同時に、または連続的にアサートされてもよい。

リセット段階の後、行制御信号の所望のパターンをアサートする一方で、所与の列制御信号を体系的にアサートすることによって、アレイに所望のスイッチ状態が構成されてもよい（ちなわち、所望のセットのスイッチ構成がロードされてもよい）（ステップ５６）。例えば、ステップ５８において、所与の列は、対応する列制御信号をＶ３にすることによって選択されてもよい。その他の列制御信号は、Ｖ２に駆動されてもよい。この種類の配設では、その他の列にあるスイッチは、ＶＧ２に印加される電圧値に関係なく、保留モードのままである（例えば、図７の行ＣおよびＤ参照）。

電圧ＶＢを対応する行制御信号線上に駆動させることによって、選択された列上の特定のスイッチが閉鎖されてもよい（例えば、図７の行Ｆ参照）。

あるいは、電圧ＶＡを対応する行制御信号線上に置くことにより、スイッチを開放させたまま保ってもよい（ステップ６０）。行制御信号は、同時に（例えば、スキャンチェーンを使用して）、または連続的に（例えば、デコーダを使用して）アサートされてもよい。

構成されるより多くの列がある場合（ステップ６２）、ロードする別の列が選択されてもよい（ステップ６４）。別の列は、ステップ６０において前述したのと同じ方法でロードされてもよい。

アレイ全体に所望のスイッチ状態がロードされると、スイッチは、電圧Ｖ４およびＶＣをそれぞれ、全ての列および行制御信号上に駆動させることによって、動作モードに置かれてもよい（ステップ６６）。このような方法で駆動される場合、スイッチは、ヒステリシスループ内（ＶＰＯとＶＰＩとの間）に留まり、それらの所望のロードされたスイッチ状態を保持する。

次いで、スイッチは、コンピュータシステム等のシステムの一部として使用されてもよい（ステップ６８）。スイッチは、構成可能な切替ネットワークとして使用されてもよい。スイッチは、所望のカスタム論理関数（例えば、ユーザ回路設計）を提供するように、プログラム可能論理デバイス回路等のプログラム可能回路において使用されてもよい。この種類の環境において、スイッチは、コンピュータ支援設計システムを使用して作成されるプログラミングデータに基づいて、所望の電気的接続を形成するように構成されてもよい。所望される場合、スイッチは、（例えば、クロスバースイッチ、特定用途向け集積回路の一部等として）他の種類の集積回路において使用されてもよい。

マルチゲートスイッチ回路は、起動後、１回を超えて構成されてもよい。新しいセットのスイッチ状態は、所望の機能性を提供するように、いつでもロードされてもよい。

所望される場合、マルチプレクサは、多段階マルチプレクサを形成するようにカスケードされてもよい。図１２に示されるように、２つの４対１マルチプレクサ５０は、２つの出力経路５２を有してもよい。２対１マルチプレクサ７２は、２つの入力端子を有してもよい。２つの出力経路は、マルチプレクサ７２の２つの入力端子に接続されてもよい。２つのマルチプレクサ５０は、第１の状態を形成してもよい。マルチプレクサ７２は、第２の段階を形成してもよい。第２の段階でカスケードされた第１の段階は、８対１マルチプレクサ７０を形成してもよい。マルチプレクサ７２は、マルチプレクサ７０の出力７４を形成する出力を有してもよい。マルチプレクサ７０は、出力７４に接続するように、８つの入力信号（例えば、入力０から入力７）のうちの１つを選択してもよい。この種類のカスケード構成を使用して、より複雑なマルチプレクサが形成されてもよい（例えば、１６対ｌマルチプレクサ、３２対１マルチプレクサ等）。

図１２に示される種類の二段階マルチプレクサの構成は、図１３に示されるような追加のローディングステップを含んでもよい。ステップ７６において、第１の段階（マルチプレクサ５０）におけるスイッチがクリアされてもよい。リセット後、第１の段階におけるスイッチは、初期化スイッチ状態をロードされてもよい。このような方法で構成される場合、第２の段階（マルチプレクサ７２）への入力（例えば、経路５２）は、非浮動である。

ステップ８０において、第２の段階におけるスイッチがクリアされてもよい。第２の段階におけるスイッチがクリアされると、第２の段階におけるスイッチに所望のスイッチ状態がロードされてもよい（ステップ８２）。

この時点で、第１の段階におけるスイッチが再度クリアされてもよい（ステップ８４）。ステップ８６において、第１の段階おけるスイッチに所望のスイッチ状態がロードされてもよい。第１および第２の段階におけるスイッチに所望のスイッチ状態がロードされると、マルチプレクサ７０の中の全てのスイッチは、動作モードに置かれてもよい。

追加の実施形態
追加の実施形態１。複数のマルチゲートスイッチを備え、各マルチゲートスイッチは、第１および第２の端子と、可撓性の導電性構造と、第１および第２の制御ゲートとを有し、可撓性の導電性構造は、第１および第２の制御ゲート上の電圧に応じて、第１および第２の端子を短絡するように変形する、回路。

追加の実施形態２。マルチプレクサを形成するように、複数のマルチゲートスイッチの第２の端子を一緒に電気的に接続する導電性経路をさらに備える、追加の実施形態１の回路。

追加の実施形態３。第１および第２の制御信号線をさらに備え、複数のマルチゲートスイッチの第１の制御ゲートは、第１の制御信号線に接続され、複数のマルチゲートスイッチの第２の制御ゲートは、第２の制御信号線に接続される、追加の実施形態２の回路。

追加の実施形態４。複数の異なる信号経路をさらに備え、複数のマルチゲートスイッチの第１の端子はそれぞれ、複数の異なる信号経路のうちの異なるそれぞれ１つに接続される、追加の実施形態３の回路。

追加の実施形態５。行および列に配設されるマルチゲートスイッチのアレイであって、スイッチはそれぞれ、可撓性の導電性構造と、第１および第２のゲートと、可撓性の導電性構造を変形させることによって、一緒に選択的に短絡される第１および第２の端子とを有する、マルチゲートスイッチのアレイと、それぞれがアレイのそれぞれの列にあるスイッチの第１の端子に連結される、複数の列制御信号線と、それぞれがアレイのそれぞれの列にあるスイッチの第２の端子に連結される、複数の行制御信号線と、を備える、構成可能なマルチゲートスイッチ回路。

追加の実施形態６。行制御信号を複数の行制御信号線に提供し、かつ列制御信号を複数の列制御信号線に提供する、スイッチ制御回路をさらに備える、追加の実施形態５の構成可能なマルチゲートスイッチ回路。

追加の実施形態７。行制御信号を複数の行制御信号線上に駆動させ、かつ列制御信号を列制御信号線上に駆動させる、バッファをさらに備える、追加の実施形態６の構成可能なマルチゲートスイッチ回路。

追加の実施形態８。スイッチのうちの少なくともいくつかの第２の端子は、マルチプレクサを形成するように一緒に接続される、追加の実施形態５の構成可能なマルチゲートスイッチ回路。

追加の実施形態９。各マルチプレクサの第１の端子は、マルチプレクサ入力を形成し、各マルチプレクサの第１の端子のそれぞれは、それぞれの信号経路に接続される、追加の実施形態８の構成可能なマルチゲートスイッチ回路。

追加の実施形態１０。スイッチは、４つのグループに配設され、４つのスイッチの各グループの第２の端子は、それぞれのマルチプレクサを形成するように一緒に接続される、追加の実施形態５の構成可能なマルチゲートスイッチ回路。

追加の実施形態１１。スイッチの第１のグループの第２の端子は、第１のマルチプレクサ出力を有する第１のマルチプレクサを形成するように一緒に接続され、スイッチの第２のグループの第２の端子は、第２のマルチプレクサ出力を有する第２のマルチプレクサを形成するように一緒に接続され、スイッチの第３のグループの第２の端子は、第３のマルチプレクサを形成するように一緒に接続され、第３のマルチプレクサの中のスイッチのうちの第１のスイッチの第１の端子は、第１のマルチプレクサ出力に接続され、第３のマルチプレクサの中のスイッチのうちの第２のスイッチの第１の端子は、第２のマルチプレクサ出力に接続される、追加の実施形態５の構成可能なマルチゲートスイッチ回路。

追加の実施形態１２。マルチゲートスイッチ回路を構成するための方法であって、マルチゲートスイッチ回路は、行および列に配設されるマルチゲートスイッチのアレイを含み、各スイッチは、第１および第２の端子と、第１および第２の制御ゲートと、第１および第２の制御ゲート上の信号に応じて変形する可撓性の導電性構造と、を含み、方法は、第１および第２の制御ゲート上の電圧を制御することによって、アレイのマルチゲートスイッチを、オンおよびオフ状態のパターンに置くステップを含む、方法。

追加の実施形態１３。アレイのマルチゲートスイッチを、オンおよびオフ状態のパターンに置くステップは、行制御信号および列制御信号を、スイッチ制御回路伴うアレイに提供するステップを含む、追加の実施形態１２の方法。

追加の実施形態１４。行および列制御信号をアレイに提供するステップは、行制御信号を、アレイのそれぞれの行にあるスイッチの第２の端子に提供し、かつ列制御信号を、それぞれの列にあるスイッチの第１の端子に提供するステップを含む、追加の実施形態１３の方法。

追加の実施形態１５。各マルチゲートスイッチは、プルアウト閾値電圧を有し、各マルチゲートスイッチは、プルイン閾値電圧を有し、プルアウト閾値電圧は、プルイン閾値電圧より小さく、行および列制御信号をアレイに提供するステップは、対応する行および列制御信号の電圧の和に等しい総ゲート電圧を、各マルチゲートスイッチに供給するステップを含む、追加の実施形態１４の方法。

追加の実施形態１６。マルチゲートスイッチのうちの少なくとも１つを、そのマルチゲートスイッチの総ゲート電圧をプルアウト電圧より小さい電圧に駆動することによって、オフ状態に強いるステップさらに含む、追加の実施形態１５の方法。

追加の実施形態１７。マルチゲートスイッチのうちの少なくとも１つを、そのマルチゲートスイッチの総ゲート電圧をプルイン電圧より大きい電圧に駆動することによって、オン状態に強いるステップさらに含む、追加の実施形態１５の方法。

追加の実施形態１８。マルチゲートスイッチのうちの少なくとも１つを、そのマルチゲートスイッチの総ゲート電圧をプルアウト電圧より大きく、プルイン電圧より小さい電圧に駆動することによって、その状態を保持するように構成するステップさらに含む、追加の実施形態１５の方法。

追加の実施形態１９。マルチゲートスイッチのそれぞれの総ゲート電圧を、プルアウト電圧とプルイン電圧との間の電圧に駆動することによって、マルチゲートスイッチのアレイを、動作モードで動作するように構成するステップをさらに含む、追加の実施形態１５の方法。

追加の実施形態２０。マルチゲートスイッチ回路は、プログラム可能集積回路上にプログラム可能論理回路の一部を形成し、方法は、マルチゲートスイッチのアレイを動作モードで動作するように構成するステップと、マルチゲートスイッチのアレイを使用して、複数のマルチプレクサを形成するステップと、マルチプレクサを用いて、プログラム可能論理回路に対する論理関数を実装するステップと、をさらに含む、追加の実施形態１９の方法。

追加の実施形態２１。第１の端子および第２の端子と、第１の制御ゲートおよび第２の制御ゲートと、第１の制御ゲートおよび第２の制御ゲートと関連する電圧に応じて屈曲するように動作可能な可撓性の導電性構造とを備える、少なくとも１つのマルチゲートスイッチを備え、可撓性の導電性構造の屈曲は、第１の端子および第２の端子を短絡するように動作可能である、マルチゲートスイッチ回路。

追加の実施形態２２。マルチプレクサを形成するように、複数のマルチゲートスイッチの中の第２のマルチゲートスイッチの第２の端子に電気的に連結する、導電性経路をさらに備える、追加の実施形態２１のマルチゲートスイッチ回路。

追加の実施形態２３。第１および第２の制御信号線をさらに備え、第１の制御ゲートは、第１の制御信号線にさらに連結される複数のマルチゲートスイッチの中の第２のマルチゲートスイッチの第１の制御ゲートに連結され、第２の制御ゲートは、第２の制御信号線にさらに連結される複数のマルチゲートスイッチの中の第３のマルチゲートスイッチの第２の制御ゲートに連結される、追加の実施形態２１のマルチゲートスイッチ回路。

追加の実施形態２４。複数の信号経路をさらに備え、マルチゲートスイッチの第１の端子は、複数の信号経路のうちの選択された１つに連結される、追加の実施形態２１のマルチゲートスイッチ回路。

追加の実施形態２５。マルチゲートスイッチは、それぞれが第１の端子および第２の端子と、第１の制御ゲートおよび第２の制御ゲートと、第１の制御ゲートおよび第２の制御ゲートと関連する電圧に応じて屈曲するように動作可能な可撓性の導電性構造とを有する、複数のマルチゲートスイッチのうちの１つを備え、マルチゲートスイッチは、マルチゲートスイッチの行および列を備えるアレイに配設され、マルチゲートスイッチ回路はさらに、複数の列制御信号線であって、列制御信号線のうちの少なくとも１つは、アレイ内の対応する列にあるマルチゲートスイッチの第１の制御ゲートに連結される、複数の列制御信号線と、複数の行制御信号線であって、行制御信号線のうちの少なくとも１つは、アレイ内の対応する行にあるマルチゲートスイッチの第２の制御ゲートに連結される、複数の行制御信号線と、を備える、追加の実施形態２１のマルチゲートスイッチ回路。

追加の実施形態２６。行制御信号を複数の行制御信号線に提供するように動作可能であり、かつ列制御信号を複数の列制御信号線に提供するように動作可能である、スイッチ制御回路をさらに備える、追加の実施形態２５のマルチゲートスイッチ回路。

追加の実施形態２７。行制御信号を複数の行制御信号線上に駆動させるように動作可能であり、かつ列制御信号を列制御信号線上に駆動させるようにさらに動作可能である、バッファをさらに備える、追加の実施形態２６のマルチゲートスイッチ回路。

追加の実施形態２８。複数のマルチゲートスイッチのうちの少なくともいくつかの第２の端子は、マルチプレクサを形成するように一緒に連結される、追加の実施形態２５のマルチゲートスイッチ回路。

追加の実施形態２９。マルチゲートスイッチのうちの少なくとも１つの第１の端子は、信号経路に連結されるマルチプレクサ入力を形成する、追加の実施形態２５のマルチゲートスイッチ回路。

追加の実施形態３０。マルチゲートスイッチは、４つのグループに配設され、４つのマルチゲートスイッチの少なくとも１つのグループの第２の端子は、マルチプレクサを形成するように一緒に連結される、追加の実施形態２５のマルチゲートスイッチ回路。

追加の実施形態３１。スイッチの第１のグループの第２の端子は、第１のマルチプレクサ出力を備える第１のマルチプレクサを形成するように一緒に連結され、スイッチの第２のグループの第２の端子は、第２のマルチプレクサ出力を備える第２のマルチプレクサを形成するように一緒に連結され、スイッチの第３のグループの第２の端子は、第３のマルチプレクサを形成するように一緒に連結され、第３のマルチプレクサの中のスイッチのうちの第１のスイッチの第１の端子は、第１のマルチプレクサ出力に連結され、第３のマルチプレクサの中のスイッチのうちの第２のスイッチの第１の端子は、第２のマルチプレクサ出力に連結される、追加の実施形態２５のマルチゲートスイッチ回路。

追加の実施形態３２。マルチゲートスイッチは、プルイン電圧より大きい第１および第２の制御ゲート上の全電圧に応じてオン状態で動作し、マルチゲートスイッチは、プルアウト電圧より小さい第１および第２の制御ゲート上の全電圧に応じてオフ状態で動作し、プルアウト電圧は、プルイン電圧より小さい、追加の実施形態２１のマルチゲートスイッチ回路。

追加の実施形態３３。マルチゲートスイッチはさらに、プルアウト電圧より大きく、プルイン電圧より小さい第１および第２の制御ゲート上の全電圧に応じて保留状態で動作する、追加の実施形態３２のマルチゲートスイッチ回路。

追加の実施形態３４。マルチゲートスイッチは、プルアウト電圧より大きく、プルイン電圧より小さい第１および第２の制御ゲート上の全電圧に応じて保留状態で動作し、プルアウト電圧は、プルイン電圧より小さい、追加の実施形態２１のマルチゲートスイッチ回路。

追加の実施形態３５。マルチゲートスイッチは、プログラム可能論理回路の一部を形成し、マルチゲートスイッチは、プログラム可能論理回路に対する論理関数を実装するように動作可能である、追加の実施形態２１のマルチゲートスイッチ回路。

上述は本発明の原理の単なる例示であり、本発明の範囲および精神から逸脱することなく、種々の変更が当業者によりなされ得る。上述の実施形態は、個別に、あるいは、任意の組み合わせで実装され得る。

Claims (15)

1. 第１の端子および第２の端子と、第１の制御ゲートおよび第２の制御ゲートと、該第１の制御ゲートおよび該第２の制御ゲートと関連する電圧に応じて屈曲するように動作可能な可撓性の導電性構造とを備える、少なくとも１つのマルチゲートスイッチを備え、該可撓性の導電性構造の屈曲は、該第１の端子および該第２の端子を短絡するように動作可能である、マルチゲートスイッチ回路。
2. マルチプレクサを形成するように、前記マルチゲートスイッチの前記第２の端子を、複数のマルチゲートスイッチの中の第２のマルチゲートスイッチの第２の端子に電気的に連結する、導電性経路をさらに備える、請求項１に記載のマルチゲートスイッチ回路。
3. 第１および第２の制御信号線をさらに備え、前記第１の制御ゲートは、前記第１の制御信号線にさらに連結される複数のマルチゲートスイッチの中の第２のマルチゲートスイッチの第１の制御ゲートに連結され、前記第２の制御ゲートは、前記第２の制御信号線にさらに連結される前記複数のマルチゲートスイッチの中の第３のマルチゲートスイッチの第２の制御ゲートに連結される、請求項１に記載のマルチゲートスイッチ回路。
4. 複数の信号経路をさらに備え、前記マルチゲートスイッチの前記第１の端子は、前記複数の信号経路のうちの選択された１つに連結される、請求項１に記載のマルチゲートスイッチ回路。
5. 前記マルチゲートスイッチは、それぞれが第１の端子および第２の端子と、第１の制御ゲートおよび第２の制御ゲートと、前記第１の制御ゲートおよび前記第２の制御ゲートと関連する電圧に応じて屈曲するように動作可能な可撓性の導電性構造とを有する、複数のマルチゲートスイッチのうちの１つを備え、前記マルチゲートスイッチは、マルチゲートスイッチの行および列を備えるアレイに配設され、前記マルチゲートスイッチ回路はさらに、
   複数の列制御信号線であって、前記列制御信号線のうちの少なくとも１つは、前記アレイ内の対応する列にある前記マルチゲートスイッチの前記第１の制御ゲートに連結される、複数の列制御信号線と、
   複数の行制御信号線であって、前記行制御信号線のうちの少なくとも１つは、前記アレイ内の対応する行にある前記マルチゲートスイッチの前記第２の制御ゲートに連結される、複数の行制御信号線と
   を備える、請求項１に記載のマルチゲートスイッチ回路。
6. 行制御信号を前記複数の行制御信号線に提供するように動作可能であり、かつ列制御信号を前記複数の列制御信号線に提供するように動作可能である、スイッチ制御回路をさらに備える、請求項５に記載のマルチゲートスイッチ回路。
7. 前記行制御信号を前記複数の行制御信号線上に駆動させるように動作可能であり、かつ前記列制御信号を前記列制御信号線上に駆動させるようにさらに動作可能である、バッファをさらに備える、請求項６に記載のマルチゲートスイッチ回路。
8. 前記複数のマルチゲートスイッチのうちの少なくともいくつかの前記第２の端子は、マルチプレクサを形成するように一緒に連結される、請求項５に記載のマルチゲートスイッチ回路。
9. 前記マルチゲートスイッチのうちの少なくとも１つの前記第１の端子は、信号経路に連結されるマルチプレクサ入力を形成する、請求項５に記載のマルチゲートスイッチ回路。
10. 前記マルチゲートスイッチは、４つのグループに配設され、４つのマルチゲートスイッチの少なくとも１つのグループの前記第２の端子は、マルチプレクサを形成するように一緒に連結される、請求項５に記載のマルチゲートスイッチ回路。
11. 前記スイッチの第１のグループの前記第２の端子は、第１のマルチプレクサ出力を備える第１のマルチプレクサを形成するように一緒に連結され、前記スイッチの第２のグループの前記第２の端子は、第２のマルチプレクサ出力を備える第２のマルチプレクサを形成するように一緒に連結され、前記スイッチの第３のグループの前記第２の端子は、第３のマルチプレクサを形成するように一緒に連結され、前記第３のマルチプレクサの中の前記スイッチのうちの第１のスイッチの前記第１の端子は、前記第１のマルチプレクサ出力に連結され、前記第３のマルチプレクサの中の前記スイッチのうちの第２のスイッチの前記第１の端子は、前記第２のマルチプレクサ出力に連結される、請求項５に記載のマルチゲートスイッチ回路。
12. 前記マルチゲートスイッチは、プルイン電圧より大きい前記第１および第２の制御ゲート上の全電圧に応じてオン状態で動作し、前記マルチゲートスイッチは、プルアウト電圧より小さい前記第１および第２の制御ゲート上の前記全電圧に応じてオフ状態で動作し、前記プルアウト電圧は、前記プルイン電圧より小さい、請求項１に記載のマルチゲートスイッチ回路。
13. 前記マルチゲートスイッチはさらに、前記プルアウト電圧より大きく、前記プルイン電圧より小さい前記第１および第２の制御ゲート上の前記全電圧に応じて保留状態で動作する、請求項１２に記載のマルチゲートスイッチ回路。
14. 前記マルチゲートスイッチは、プルアウト電圧より大きく、プルイン電圧より小さい前記第１および第２の制御ゲート上の全電圧に応じて保留状態で動作し、前記プルアウト電圧は、前記プルイン電圧より小さい、請求項１に記載のマルチゲートスイッチ回路。
15. 前記マルチゲートスイッチは、プログラム可能論理回路の一部を形成し、前記マルチゲートスイッチは、前記プログラム可能論理回路に対する論理関数を実装するように動作可能である、請求項１に記載のマルチゲートスイッチ回路。